JP3599990B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するもので、特に書き換え可能回数が増えたり、保持時間が長くなっても確実にセル情報を読み出すことができる半導体メモリ装置に関する。
【０００２】
【従来の技術】
近年、ＦｅＲＡＭ（Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性半導体メモリが注目されている。ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値電圧の変化を制御ゲートによって検出することで、データの記憶を行わせるようになっている。また、ＥＥＰＲＯＭには、メモリチップ全体でデータの消去を行うか、あるいは、メモリセルアレイを任意のブロックに分けてその各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】
フラッシュＥＥＰＲＯＭを構成するメモリセルは、スプリットゲート型とスタックトゲート型に大きく分類される。
スプリットゲート型のフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０（Ｇ１１Ｃ １３／００）に開示されている。
図２に、同公報（ＷＯ９２／１８９８０）に記載されているスプリットゲート型メモリセル１０１の断面構造を示す。
【０００４】
Ｐ型単結晶シリコン基板１０２上にＮ型のソースＳおよびドレインＤが形成されている。ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲートＣＧが形成されている。制御ゲートＣＧの一部は、第１の絶縁膜１０３を介してチャネルＣＨ上に配置され、選択ゲート１０５を構成している。第２の絶縁膜１０４に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータの記憶を行う。
【０００５】
【発明が解決しようとする課題】
ところで、浮遊ゲートＦＧに電子を蓄えるものでは書き換え回数が多くなるとメモリセルに流れるセル電流が減少し、データの安定な書き込み及び読み出しが出来なくなるという問題がある。これは、書き換え回数が多くなると第２の絶縁膜１０４の劣化が生じ、浮遊ゲートＦＧから電子が抜けにくくなるとともに、一旦抜けた電子が第２の絶縁膜１０４にトラップされてから再び浮遊ゲートＦＧに戻るようになり、浮遊ゲートＦＧの電位が低下して、浮遊ゲートＦＧ下にチャネルが形成されずらくなることが原因と思われる。
【０００６】
この劣化はセルにより異なり、バラツキを持つ。極端に悪い場合には読み出しできなくなる。
この問題は、不揮発性半導体メモリ装置において顕著であるが通常の半導体メモリ装置においてもメモリセルの欠陥などによりセル情報が読み出されない場合がある。重要なデータがそのようなメモリセルに記憶されていると問題となる。
【０００７】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、同一のアドレスを有するメモリセルを備える複数のメモリセルアレイに長期間保持させたいデータや書き換え回数の多いデータを記憶させる半導体メモリ装置であって、ｎビットのデータを入出力するデータピンと、スペシャルセクター用のデータを入出力するスペシャルセクター用データピンと、前記スペシャルセクター用のデータが到来したことを示す制御信号が印加されるスペシャルセクター用制御ピンと、前記ｎビットのデータ中の１ビットのデータと前記スペシャルセクター用データピンからのデータとが印加されるスイッチを複数個備えるスイッチ群と、該スイッチ群からのｎビットのデータを記憶するｎ枚のメモリセルアレイと、該ｎ枚のメモリセルアレイからのｎビットのデータをアンプするセンスアンプ群と、電流源トランジスタと、前記センスアンプ群からの読み出し信号がゲートに印加されソース・ドレインが前記電流源トランジスタに接続された第１のトランジスタ群と、前記ｎビットのデータの読み出し電流の和に応じた電圧値の中間値近傍の電圧を発生する基準電圧源と、前記電流源トランジスタと前記第１のトランジスタ群との接続点の電圧と前記基準電圧源の基準電圧とを比較する比較回路とを備え、該比較回路のレベル比較結果を読み出しデータとして出力するようにしたことを特徴とする。
【０００８】
【発明の実施の形態】
本発明の半導体メモリ装置を不揮発性半導体メモリ装置を用いて説明する。本発明の不揮発性半導体メモリ装置では同一のｎビットのデータ（重要データ）を各々アドレスが共通なｎ枚（ｎは正の整数）のメモリセルアレイに記憶させ、該ｎ枚のメモリセルアレイを同時に読み出して、そのｎ個の読み出し電流の和に応じた電圧と基準電圧とをレベル比較し、そのレベル比較結果をメモリセルアレイの読み出しデータとして出力する。
【０００９】
これにより、ｎ個のメモリセルのフローテイングゲートに電子が注入されていなければ、読みだし時のセル電流がトータルでｎ倍流れる。そこで、そのｎ倍の電流に応じた電圧と、その中間の基準電圧とのレベル比較を行う。そのレベル比較結果を読み出し出力として導出する。
これにより、ｎ個の読み出しセル電流の内いくつかが流れなくてもトータルでは基準電圧に対して十分な余裕を持って判別できる。
【００１０】
逆に、ｎ個のメモリセルのフローテイングゲートに電子が注入されており、セル電流が流れないとする。この状態で何らかの理由でいくつかのセル電流が流れたとしても基準値に達せなければ、電流が流れていないと判別される。
従って、読み出しの検出精度が上昇することになり、半導体メモリ装置の書き換え可能回数と保持時間を長くできる。
【００１１】
例えば、８枚のメモリセルアレイを使用する場合に８Ｉ（Ｉは１メモリセルに応じて流れる電流）が流れるとすると、基準電圧作成には４Ｉ近傍の例えば３．９Ｉ又は４．１の電流を使用する。これにより、８個のメモリセルの内、３個が仮に動作しなくなり電流がゼロとなっても判別ができる。基準電圧の大きさは設計思想に応じて自由に変えられる。例えば、３．８Ｉにしてもよいし、４．２Ｉにしてもよい。
【００１２】
図１は本発明の半導体メモリ装置の全体図を示す。図１において、２００は８ビットのデータを入出力するデータピン、２０１はスペシャルセクター用（重要データ）の１ビットのデータを入出力するスペシャルセクター用データピン、２０２は前記スペシャルセクター用のデータが到来したことを示す制御信号が印加されるスペシャルセクター用制御ピン、２０３は前記８ビットのデータ中の１ビットのデータと前記スペシャルセクター用データピン２０１からのデータとが印加されるスイッチ（２０３Ａ、２０３Ｂ、２０３Ｃ・・・）を複数備えるスイッチ群、２０４は該スイッチ群２０３からの８ビットのデータを記憶する８枚のメモリセルアレイ、２０５は該８枚のメモリセルアレイ２０４からの８ビットのデータをアンプするセンスアンプ群、２０６は該センスアンプ群２０５からの８ビットのデータの読み出し電流の和に応じた電圧と基準電源２０７の基準電圧とを比較する比較回路である。
【００１３】
まず、図１の装置が通常のデータを記憶及び読み出しする場合について説明し、その後、長期間保持させたいデータや書き換え回数の多いデータを記憶させる場合について説明する。
通常のデータの入出力は、データピン２００を介して行われる。今、８ビットの入力データがデータピン２００に印加されたとすると、該入力データはスイッチ群２０３を構成するスイッチ（２０３Ａ、２０３Ｂ、２０３Ｃ・・・）に並列に印加される。スイッチ群２０３は、スペシャルセクター用制御ピン２０２からの制御信号に応じて、データピン２００又はスペシャルセクター用データピン２０１からのデータを選択出力する。
【００１４】
この場合にはデータピン２００からのデータが選択され８ビットのデータが入力バッファ２０８を介してカラムデコーダ２０９に印加される。
一方、アドレスラッチ２１０からはアドレス情報がカラムデコーダ２０９とロウデコーダ２１１に印加され、メモリセルアレイのアドレスが指定される。
メモリセルアレイＭ１乃至Ｍ８では各々同じアドレスが指定されカラムデコーダ２０９からのデータが記憶される。
【００１５】
読み出し時には、やはりカラムデコーダ２０９とロウデコーダ２１１により読み出しアドレスの指定が行われ、指定されたメモリセルがカラムデコーダ２０９からセンスアンプ群２０５に接続され、センスアンプ群２０５によって読み出されたデータが出力バッファ２１２を介してデータピン２００に印加される。
次に、長期間保持させたいデータや書き換え回数の多いデータを記憶させる場合には、スペシャルセクター用制御ピンからの制御信号に応じてスイッチ群２０３が反対に切り替わる。このような記憶を行うデータの記憶領域をスペシャルセクタと称する。
【００１６】
スイッチ群２０３が反対に切り替わると、スペシャルセクター用データピン２０１からの１ビットのデータが選択されて入力バッファ２０８に印加される。以降の記憶動作は前述の通りであり、８個の同じデータが８枚のメモリセルアレイに記憶されることになる。
読み出し時には前述の場合と同様にセンスアンプ群２０５から８ビットの同じデータが発生し、比較回路２０６で基準電源２０７の基準電圧と比較される。比較回路２０６は、８ビットの信号の和と、その中間値近傍に設定する基準電圧とのレベル比較を行う。これにより、８個の読み出しセル電流の内いくつかが動作しなくてもトータルでは基準電圧に対して十分な余裕を持って判別できる。
【００１７】
そして、その判別結果をスペシャルセクター用出力バッファ２１３を介してスペシャルセクター用データピン２０１から外部に導出する。
従って、図１の装置によれば、読み出しの検出精度が上昇することになり、半導体メモリ装置の書き換え可能回数と保持時間を長くできる。
比較回路２０６の具体的回路構成を図３に示す。図３では８ビットではなく３ビットの場合で説明する。尚、図１の説明ではメモリのすべてのメモリセルアレイを使用したが１部を使用してもよい。
【００１８】
図３の端子３０１乃至３０３には、センスアンプ群２０５の出力信号が印加される。
今、読み出されるべき信号が「Ｌ」レベルであり、端子３０１乃至３０３に全て「Ｈ」レベルの信号が印加されたとすると、トランジスタ３０４、３０５、３０６はオンする。
【００１９】
尚、メモリの読み出し時には端子３０７、３０８、３０９及び３１０に「Ｈ」レベルの信号が印加され、回路をリードイネーブル（ＲＥＡＤ ＥＮＡＢＬＥ）とする。 トランジスタ３０４、３０５、３０６は同じトランジスタサイズで構成するので、オン抵抗は同じであり、等しい電流Ｉｏが流れ３Ｉｏがトランジスタ３１４に流れる。このため、トランジスタ３１５のゲートには電流３Ｉｏとトランジスタ３１４のオン抵抗により定まる低い電圧が発生する。
【００２０】
一方、トランジスタ３１１、３１２、３１３は、トランジスタ３０４、３０５、３０６と同じトランジスタサイズで構成される。このため、トランジスタ３１１には電流Ｉｏが流れ、トランジスタ３１２、３１３には電流Ｉｏ／２が流れる。このため、電流１．５Ｉｏがトランジスタ３１６に流れる。そして、トランジスタ３１７のゲートには電流１．５Ｉｏとトランジスタ３１６のオン抵抗により定まる中間電圧が発生する。
【００２１】
トランジスタ３１５、３１７は差動増幅器を構成し、２つの入力電圧のレベル比較を行う。前述の状態ではトランジスタ３１７のゲートの方が高いので、トランジスタ３１７がオンし、トランジスタ３１５がオフする。トランジスタ３１８、３１９はオフしており、トランジスタ３２０、３２１からなる電流ミラー回路３２２が動作する。即ち、トランジスタ３１７のソース・ドレイン間に流れる電流と同一の電流がトランジスタ３１５のソース・ドレイン間に供給され、トランジスタ３１５のドレイン電圧は増加する。このため、出力端子３２３には「Ｌ」レベルの出力信号が得られる。
【００２２】
この場合に３つのメモリセルアレイからのセル電流のいずれかが流れず、端子３０１乃至３０３に加わる信号の大きさが低下したとしても、３つの合計を利用して判別しているので判別の確実性が増加する。
又、ワード線、ビット線、デコーダの不良などにより、３つの内の１つのセル電流が完全に流れない場合には、電流２Ｉｏがトランジスタ３１４に流れる。このため、トランジスタ３１５のゲートには電流２Ｉｏとトランジスタ３１４のオン抵抗により定まる電圧が発生する。この場合でもトランジスタ３１７のゲートには電流１．５Ｉｏとトランジスタ３１６のオン抵抗により定まる電圧が発生しているので、トランジスタ３１７のゲート電圧の方が高くなる。
【００２３】
次に、読み出されるべき信号が「Ｈ」レベルであり、端子３０１乃至３０３に全て「Ｌ」レベルの信号が印加されたとすると、トランジスタ３１５のゲートには電圧ＶＤＤが印加される。すると、トランジスタ３１５がオンし、出力端子３２３には「Ｈ」レベルの出力信号が得られる。この場合もトランジスタ３０４乃至３０６のいずれかがオンしたとしても「Ｈ」レベルの出力信号が得られる。
【００２４】
【発明の効果】
本発明によれば、読み出しの検出感度が上昇することになり、半導体メモリ装置の書き換え可能回数と保持時間を長くできる。
又、本発明によれば、スペシャルセクター用のデータピンと制御ピンとスイッチ群を従来のメモリ装置に追加するだけでよいので簡単に読み出しの検出精度が上昇する。
【００２５】
本発明の半導体メモリ装置は、データの保持時間が重要である不揮発性半導体メモリ装置に用いて特に好適である。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置を示すブロック図である。
【図２】スプリットゲート型メモリセルの断面図である。
【図３】本発明の半導体メモリ装置の比較回路２０６の具体的回路例である。
【符号の説明】
２００ データピン
２０１ スペシャルセクター用データピン
２０２ スペシャルセクター用制御ピン
２０３ スイッチ群
２０４ メモリセルアレイ
２０６ 比較回路
３２３ 出力端子
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するもので、特に書き換え可能回数が増えたり、保持時間が長くなっても確実にセル情報を読み出すことができる半導体メモリ装置に関する。
【０００２】
【従来の技術】
近年、ＦｅＲＡＭ（Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性半導体メモリが注目されている。ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値電圧の変化を制御ゲートによって検出することで、データの記憶を行わせるようになっている。また、ＥＥＰＲＯＭには、メモリチップ全体でデータの消去を行うか、あるいは、メモリセルアレイを任意のブロックに分けてその各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】
フラッシュＥＥＰＲＯＭを構成するメモリセルは、スプリットゲート型とスタックトゲート型に大きく分類される。
スプリットゲート型のフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０（Ｇ１１Ｃ １３／００）に開示されている。
図２に、同公報（ＷＯ９２／１８９８０）に記載されているスプリットゲート型メモリセル１０１の断面構造を示す。
【０００４】
Ｐ型単結晶シリコン基板１０２上にＮ型のソースＳおよびドレインＤが形成されている。ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲートＣＧが形成されている。制御ゲートＣＧの一部は、第１の絶縁膜１０３を介してチャネルＣＨ上に配置され、選択ゲート１０５を構成している。第２の絶縁膜１０４に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータの記憶を行う。
【０００５】
【発明が解決しようとする課題】
ところで、浮遊ゲートＦＧに電子を蓄えるものでは書き換え回数が多くなるとメモリセルに流れるセル電流が減少し、データの安定な書き込み及び読み出しが出来なくなるという問題がある。これは、書き換え回数が多くなると第２の絶縁膜１０４の劣化が生じ、浮遊ゲートＦＧから電子が抜けにくくなるとともに、一旦抜けた電子が第２の絶縁膜１０４にトラップされてから再び浮遊ゲートＦＧに戻るようになり、浮遊ゲートＦＧの電位が低下して、浮遊ゲートＦＧ下にチャネルが形成されずらくなることが原因と思われる。
【０００６】
この劣化はセルにより異なり、バラツキを持つ。極端に悪い場合には読み出しできなくなる。
この問題は、不揮発性半導体メモリ装置において顕著であるが通常の半導体メモリ装置においてもメモリセルの欠陥などによりセル情報が読み出されない場合がある。重要なデータがそのようなメモリセルに記憶されていると問題となる。
【０００７】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、同一のアドレスを有するメモリセルを備える複数のメモリセルアレイに長期間保持させたいデータや書き換え回数の多いデータを記憶させる半導体メモリ装置であって、ｎビットのデータを入出力するデータピンと、スペシャルセクター用のデータを入出力するスペシャルセクター用データピンと、前記スペシャルセクター用のデータが到来したことを示す制御信号が印加されるスペシャルセクター用制御ピンと、前記ｎビットのデータ中の１ビットのデータと前記スペシャルセクター用データピンからのデータとが印加されるスイッチを複数個備えるスイッチ群と、該スイッチ群からのｎビットのデータを記憶するｎ枚のメモリセルアレイと、該ｎ枚のメモリセルアレイからのｎビットのデータをアンプするセンスアンプ群と、電流源トランジスタと、前記センスアンプ群からの読み出し信号がゲートに印加されソース・ドレインが前記電流源トランジスタに接続された第１のトランジスタ群と、前記ｎビットのデータの読み出し電流の和に応じた電圧値の中間値近傍の電圧を発生する基準電圧源と、前記電流源トランジスタと前記第１のトランジスタ群との接続点の電圧と前記基準電圧源の基準電圧とを比較する比較回路とを備え、該比較回路のレベル比較結果を読み出しデータとして出力するようにしたことを特徴とする。
【０００８】
【発明の実施の形態】
本発明の半導体メモリ装置を不揮発性半導体メモリ装置を用いて説明する。本発明の不揮発性半導体メモリ装置では同一のｎビットのデータ（重要データ）を各々アドレスが共通なｎ枚（ｎは正の整数）のメモリセルアレイに記憶させ、該ｎ枚のメモリセルアレイを同時に読み出して、そのｎ個の読み出し電流の和に応じた電圧と基準電圧とをレベル比較し、そのレベル比較結果をメモリセルアレイの読み出しデータとして出力する。
【０００９】
これにより、ｎ個のメモリセルのフローテイングゲートに電子が注入されていなければ、読みだし時のセル電流がトータルでｎ倍流れる。そこで、そのｎ倍の電流に応じた電圧と、その中間の基準電圧とのレベル比較を行う。そのレベル比較結果を読み出し出力として導出する。
これにより、ｎ個の読み出しセル電流の内いくつかが流れなくてもトータルでは基準電圧に対して十分な余裕を持って判別できる。
【００１０】
逆に、ｎ個のメモリセルのフローテイングゲートに電子が注入されており、セル電流が流れないとする。この状態で何らかの理由でいくつかのセル電流が流れたとしても基準値に達せなければ、電流が流れていないと判別される。
従って、読み出しの検出精度が上昇することになり、半導体メモリ装置の書き換え可能回数と保持時間を長くできる。
【００１１】
例えば、８枚のメモリセルアレイを使用する場合に８Ｉ（Ｉは１メモリセルに応じて流れる電流）が流れるとすると、基準電圧作成には４Ｉ近傍の例えば３．９Ｉ又は４．１の電流を使用する。これにより、８個のメモリセルの内、３個が仮に動作しなくなり電流がゼロとなっても判別ができる。基準電圧の大きさは設計思想に応じて自由に変えられる。例えば、３．８Ｉにしてもよいし、４．２Ｉにしてもよい。
【００１２】
図１は本発明の半導体メモリ装置の全体図を示す。図１において、２００は８ビットのデータを入出力するデータピン、２０１はスペシャルセクター用（重要データ）の１ビットのデータを入出力するスペシャルセクター用データピン、２０２は前記スペシャルセクター用のデータが到来したことを示す制御信号が印加されるスペシャルセクター用制御ピン、２０３は前記８ビットのデータ中の１ビットのデータと前記スペシャルセクター用データピン２０１からのデータとが印加されるスイッチ（２０３Ａ、２０３Ｂ、２０３Ｃ・・・）を複数備えるスイッチ群、２０４は該スイッチ群２０３からの８ビットのデータを記憶する８枚のメモリセルアレイ、２０５は該８枚のメモリセルアレイ２０４からの８ビットのデータをアンプするセンスアンプ群、２０６は該センスアンプ群２０５からの８ビットのデータの読み出し電流の和に応じた電圧と基準電源２０７の基準電圧とを比較する比較回路である。
【００１３】
まず、図１の装置が通常のデータを記憶及び読み出しする場合について説明し、その後、長期間保持させたいデータや書き換え回数の多いデータを記憶させる場合について説明する。
通常のデータの入出力は、データピン２００を介して行われる。今、８ビットの入力データがデータピン２００に印加されたとすると、該入力データはスイッチ群２０３を構成するスイッチ（２０３Ａ、２０３Ｂ、２０３Ｃ・・・）に並列に印加される。スイッチ群２０３は、スペシャルセクター用制御ピン２０２からの制御信号に応じて、データピン２００又はスペシャルセクター用データピン２０１からのデータを選択出力する。
【００１４】
この場合にはデータピン２００からのデータが選択され８ビットのデータが入力バッファ２０８を介してカラムデコーダ２０９に印加される。
一方、アドレスラッチ２１０からはアドレス情報がカラムデコーダ２０９とロウデコーダ２１１に印加され、メモリセルアレイのアドレスが指定される。
メモリセルアレイＭ１乃至Ｍ８では各々同じアドレスが指定されカラムデコーダ２０９からのデータが記憶される。
【００１５】
読み出し時には、やはりカラムデコーダ２０９とロウデコーダ２１１により読み出しアドレスの指定が行われ、指定されたメモリセルがカラムデコーダ２０９からセンスアンプ群２０５に接続され、センスアンプ群２０５によって読み出されたデータが出力バッファ２１２を介してデータピン２００に印加される。
次に、長期間保持させたいデータや書き換え回数の多いデータを記憶させる場合には、スペシャルセクター用制御ピンからの制御信号に応じてスイッチ群２０３が反対に切り替わる。このような記憶を行うデータの記憶領域をスペシャルセクタと称する。
【００１６】
スイッチ群２０３が反対に切り替わると、スペシャルセクター用データピン２０１からの１ビットのデータが選択されて入力バッファ２０８に印加される。以降の記憶動作は前述の通りであり、８個の同じデータが８枚のメモリセルアレイに記憶されることになる。
読み出し時には前述の場合と同様にセンスアンプ群２０５から８ビットの同じデータが発生し、比較回路２０６で基準電源２０７の基準電圧と比較される。比較回路２０６は、８ビットの信号の和と、その中間値近傍に設定する基準電圧とのレベル比較を行う。これにより、８個の読み出しセル電流の内いくつかが動作しなくてもトータルでは基準電圧に対して十分な余裕を持って判別できる。
【００１７】
そして、その判別結果をスペシャルセクター用出力バッファ２１３を介してスペシャルセクター用データピン２０１から外部に導出する。
従って、図１の装置によれば、読み出しの検出精度が上昇することになり、半導体メモリ装置の書き換え可能回数と保持時間を長くできる。
比較回路２０６の具体的回路構成を図３に示す。図３では８ビットではなく３ビットの場合で説明する。尚、図１の説明ではメモリのすべてのメモリセルアレイを使用したが１部を使用してもよい。
【００１８】
図３の端子３０１乃至３０３には、センスアンプ群２０５の出力信号が印加される。
今、読み出されるべき信号が「Ｌ」レベルであり、端子３０１乃至３０３に全て「Ｈ」レベルの信号が印加されたとすると、トランジスタ３０４、３０５、３０６はオンする。
【００１９】
尚、メモリの読み出し時には端子３０７、３０８、３０９及び３１０に「Ｈ」レベルの信号が印加され、回路をリードイネーブル（ＲＥＡＤ ＥＮＡＢＬＥ）とする。 トランジスタ３０４、３０５、３０６は同じトランジスタサイズで構成するので、オン抵抗は同じであり、等しい電流Ｉｏが流れ３Ｉｏがトランジスタ３１４に流れる。このため、トランジスタ３１５のゲートには電流３Ｉｏとトランジスタ３１４のオン抵抗により定まる低い電圧が発生する。
【００２０】
一方、トランジスタ３１１、３１２、３１３は、トランジスタ３０４、３０５、３０６と同じトランジスタサイズで構成される。このため、トランジスタ３１１には電流Ｉｏが流れ、トランジスタ３１２、３１３には電流Ｉｏ／２が流れる。このため、電流１．５Ｉｏがトランジスタ３１６に流れる。そして、トランジスタ３１７のゲートには電流１．５Ｉｏとトランジスタ３１６のオン抵抗により定まる中間電圧が発生する。
【００２１】
トランジスタ３１５、３１７は差動増幅器を構成し、２つの入力電圧のレベル比較を行う。前述の状態ではトランジスタ３１７のゲートの方が高いので、トランジスタ３１７がオンし、トランジスタ３１５がオフする。トランジスタ３１８、３１９はオフしており、トランジスタ３２０、３２１からなる電流ミラー回路３２２が動作する。即ち、トランジスタ３１７のソース・ドレイン間に流れる電流と同一の電流がトランジスタ３１５のソース・ドレイン間に供給され、トランジスタ３１５のドレイン電圧は増加する。このため、出力端子３２３には「Ｌ」レベルの出力信号が得られる。
【００２２】
この場合に３つのメモリセルアレイからのセル電流のいずれかが流れず、端子３０１乃至３０３に加わる信号の大きさが低下したとしても、３つの合計を利用して判別しているので判別の確実性が増加する。
又、ワード線、ビット線、デコーダの不良などにより、３つの内の１つのセル電流が完全に流れない場合には、電流２Ｉｏがトランジスタ３１４に流れる。このため、トランジスタ３１５のゲートには電流２Ｉｏとトランジスタ３１４のオン抵抗により定まる電圧が発生する。この場合でもトランジスタ３１７のゲートには電流１．５Ｉｏとトランジスタ３１６のオン抵抗により定まる電圧が発生しているので、トランジスタ３１７のゲート電圧の方が高くなる。
【００２３】
次に、読み出されるべき信号が「Ｈ」レベルであり、端子３０１乃至３０３に全て「Ｌ」レベルの信号が印加されたとすると、トランジスタ３１５のゲートには電圧ＶＤＤが印加される。すると、トランジスタ３１５がオンし、出力端子３２３には「Ｈ」レベルの出力信号が得られる。この場合もトランジスタ３０４乃至３０６のいずれかがオンしたとしても「Ｈ」レベルの出力信号が得られる。
【００２４】
【発明の効果】
本発明によれば、読み出しの検出感度が上昇することになり、半導体メモリ装置の書き換え可能回数と保持時間を長くできる。
又、本発明によれば、スペシャルセクター用のデータピンと制御ピンとスイッチ群を従来のメモリ装置に追加するだけでよいので簡単に読み出しの検出精度が上昇する。
【００２５】
本発明の半導体メモリ装置は、データの保持時間が重要である不揮発性半導体メモリ装置に用いて特に好適である。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置を示すブロック図である。
【図２】スプリットゲート型メモリセルの断面図である。
【図３】本発明の半導体メモリ装置の比較回路２０６の具体的回路例である。
【符号の説明】
２００ データピン
２０１ スペシャルセクター用データピン
２０２ スペシャルセクター用制御ピン
２０３ スイッチ群
２０４ メモリセルアレイ
２０６ 比較回路
３２３ 出力端子
Claims (2)
- 同一のアドレスを有するメモリセルを備える複数のメモリセルアレイに長期間保持させたいデータや書き換え回数の多いデータを記憶させる半導体メモリ装置であって、
ｎビットのデータを入出力するデータピンと、
スペシャルセクター用のデータを入出力するスペシャルセクター用データピンと、
前記スペシャルセクター用のデータが到来したことを示す制御信号が印加されるスペシャルセクター用制御ピンと、
前記ｎビットのデータ中の１ビットのデータと前記スペシャルセクター用データピンからのデータとが印加されるスイッチを複数個備えるスイッチ群と、
該スイッチ群からのｎビットのデータを記憶するｎ枚のメモリセルアレイと、
該ｎ枚のメモリセルアレイからのｎビットのデータをアンプするセンスアンプ群と、
電流源トランジスタと、
前記センスアンプ群からの読み出し信号がゲートに印加されソース・ドレインが前記電流源トランジスタに接続された第１のトランジスタ群と、
前記ｎビットのデータの読み出し電流の和に応じた電圧値の中間値近傍の電圧を発生する基準電圧源と、
前記電流源トランジスタと前記第１のトランジスタ群との接続点の電圧と前記基準電圧源の基準電圧とを比較する比較回路とを備え、該比較回路のレベル比較結果を読み出しデータとして出力するようにしたことを特徴とする半導体メモリ装置。 - 前記比較回路は、ベースに前記電流源トランジスタと前記第１のトランジスタ群との接続点の電圧が印加されるトランジスタと、前記基準電圧源の基準電圧が印加されるトランジスタとを含むことを特徴とする請求項１記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35747397A JP3599990B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35747397A JP3599990B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11185487A JPH11185487A (ja) | 1999-07-09 |
| JP3599990B2 true JP3599990B2 (ja) | 2004-12-08 |
Family
ID=18454310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35747397A Expired - Fee Related JP3599990B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3599990B2 (ja) |
-
1997
- 1997-12-25 JP JP35747397A patent/JP3599990B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11185487A (ja) | 1999-07-09 |
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|
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