JP4252183B2 - 不揮発性半導体記憶装置、該不揮発性半導体記憶装置からのデータの読み出し方法及び、該不揮発性半導体記憶装置へのデータの書き込み方法 - Google Patents
不揮発性半導体記憶装置、該不揮発性半導体記憶装置からのデータの読み出し方法及び、該不揮発性半導体記憶装置へのデータの書き込み方法 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、しきい値電圧が多値に設定されるトランジスタをそれぞれ備える複数のメモリセル(以下、単に「セル」と称す)をひとまとめとしてデータの一単位が構成される不揮発性半導体多値記憶装置に関するものである。さらにこの発明は、該不揮発性半導体記憶装置からのデータの読み出し方法、及び該不揮発性半導体記憶装置へのデータの書き込み方法に関するものである。
【0002】
【従来の技術】
従来の不揮発性半導体多値記憶装置は、例えば特開平9−91971号公報に記載されている。図9は、上記公報に記載された従来の不揮発性半導体多値記憶装置に関して、データの書き込み方法を説明するための図である。図9では、1本のワード線Wに4個のMOSトランジスタ101〜104が接続されて、4個のセルC1〜C4でデータの一単位を構成する場合を想定している。MOSトランジスタ101〜104はコントロールゲートとフローティングゲートとをそれぞれ有しており、フローティングゲート内に存在する電荷の量によって、しきい値電圧VthをそれぞれVth1〜Vth4(Vth1<Vth2<Vth3<Vth4)の4値に設定可能である。ここでは、MOSトランジスタ101,102,103,104の各しきい値電圧Vthが、それぞれVth4,Vth3,Vth2,Vth1に設定される場合の書き込み動作について説明する。
【0003】
まず、図9(A)に示すように、全てのMOSトランジスタ101〜104のしきい値電圧Vthを、最も高い値であるVth4に設定する。このとき、MOSトランジスタ101〜104の各フローティングゲート内には、十分に電子が蓄積されている。次に、図9(B)に示すように、MOSトランジスタ102〜104の各フローティングゲート内から所定量の電子を放出することにより、MOSトランジスタ102〜104の各しきい値電圧VthをVth3に設定し、その後検証動作を行う。次に、図9(C)に示すように、MOSトランジスタ103,104の各フローティングゲート内から所定量の電子を放出することにより、MOSトランジスタ103,104の各しきい値電圧VthをVth2に設定し、その後検証動作を行う。最後に、図9(D)に示すように、MOSトランジスタ104のフローティングゲート内から所定量の電子を放出することにより、MOSトランジスタ104のしきい値電圧VthをVth1に設定し、その後検証動作を行う。
【0004】
図10は、上記公報に記載された従来の不揮発性半導体多値記憶装置に関して、データの読み出し方法を説明するための図である。従来の不揮発性半導体多値記憶装置における読み出し動作では、しきい値電圧VthがV6以上の範囲に属するMOSトランジスタは、しきい値電圧Vth4を有するMOSトランジスタと判断され、しきい値電圧VthがV4以上V5以下の範囲に属するMOSトランジスタは、しきい値電圧Vth3を有するMOSトランジスタと判断され、しきい値電圧VthがV2以上V3以下の範囲に属するMOSトランジスタは、しきい値電圧Vth2を有するセルとMOSトランジスタされ、しきい値電圧VthがV1以下の範囲に属するMOSトランジスタは、しきい値電圧Vth1を有するMOSトランジスタと判断される。
【0005】
【発明が解決しようとする課題】
このように従来の不揮発性半導体多値記憶装置では、複数のMOSトランジスタの各しきい値電圧を、Vth1,Vth2,Vth3,Vth4(あるいはV1,V2,V3,V4,V5,V6)という電圧の絶対的な値(絶対値)を用いて管理・制御している。ところで、チップ上に複数のMOSトランジスタが形成されている場合、全てのMOSトランジスタが全く同一の物理特性を有することはなく、各MOSトランジスタ間で少なからず特性のばらつきが生じているのが現実である。このため、書き込みの早いMOSトランジスタ(これは、同じ書き込みストレスに対して、フローティングゲートからの電荷の放出量、あるいはフローティングゲートへの電荷の注入量が他のMOSトランジスタよりも多く、しきい値電圧が大きくシフトするMOSトランジスタを意味する)もあれば、逆に書き込みの遅いMOSトランジスタも存在する。
【0006】
従って、従来の不揮発性半導体多値記憶装置のように、特性の異なる複数のMOSトランジスタの各しきい値電圧を電圧の絶対値を用いて制御するためには、上記のように、書き込み時間を複数の微小単位時間に分割し、各微小単位時間ごとに所定の書き込みストレスを印加してしきい値電圧をシフトさせ、その都度しきい値電圧を検証し、さらに、しきい値電圧が規定範囲内に達していなければ再度書き込みストレスを印加するというフローを繰り返す必要がある。このように従来の不揮発性半導体多値記憶装置によると、特にデータの書き込み動作において処理に長時間がかかるという問題がある。
【0007】
また、不揮発性半導体多値記憶装置においては、各MOSトランジスタの多値数を増加させることによって、単位面積あたりの記憶容量(即ち記憶密度)を増大することができる。しかし、上記した従来の不揮発性半導体多値記憶装置においてMOSトランジスタの多値数が増加すると、書き込み動作の所要時間が一層長くなるとともに、MOSトランジスタのしきい値電圧が一層細分化されるため、処理速度の低下及びデータ処理の正確性の低下の観点から、MOSトランジスタの多値化による記憶密度の向上を図ることが困難であるという問題もある。
【0008】
本発明はこれらの問題を解決するために成されたものであり、特にデータの書き込み動作の所要時間の短縮化、及びMOSトランジスタの多値化による記憶密度の向上を実現し得る不揮発性半導体記憶装置を得ることを目的とするものである。また、本発明は、該不揮発性半導体記憶装置からのデータの読み出し方法、及び該不揮発性半導体記憶装置へのデータの書き込み方法を得ることを目的とするものである。
【0009】
【課題を解決するための手段】
この発明のうち請求項1に記載の不揮発性半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイを備え、メモリセルは、しきい値電圧が4値以上に設定可能なトランジスタを有し、メモリセルアレイにおいて、4以上のメモリセルをひとまとめとしてデータの一単位が構成され、データの一単位に属する複数のメモリセルにおけるトランジスタのしきい値電圧は、全て異なる値に設定されていることを特徴とするものである。
【0010】
また、この発明のうち請求項2に記載の不揮発性半導体記憶装置は、請求項1に記載の不揮発性半導体記憶装置であって、トランジスタのしきい値電圧はN値(Nは4以上の自然数)に設定可能であり、M個(Mは4以上N以下の自然数)のメモリセルをひとまとめとしてデータの一単位が構成されていることを特徴とするものである。
【0011】
また、この発明のうち請求項3に記載の不揮発性半導体記憶装置は、請求項2に記載の不揮発性半導体記憶装置であって、N=Mであることを特徴とするものである。
【0012】
また、この発明のうち請求項4に記載の不揮発性半導体記憶装置は、請求項2又は3に記載の不揮発性半導体記憶装置であって、M個のメモリセルは、不揮発性半導体記憶装置が形成される基板内において隣接して形成されていることを特徴とするものである。
【0013】
また、この発明のうち請求項5に記載の不揮発性半導体記憶装置からのデータの読み出し方法は、請求項1に記載の不揮発性半導体記憶装置からのデータの読み出し方法であって、(a)データの一単位に属する複数のメモリセルの中から、リファレンスメモリセルを一つ特定するステップと、(b)リファレンスメモリセル以外のメモリセルが有するトランジスタのしきい値電圧が、リファレンスメモリセルが有するトランジスタのしきい値電圧よりも相対的に高いか低いかを判定するステップと、(c)ステップ(a)及び(b)を、データの一単位に属する複数のメモリセルの全てがリファレンスメモリセルとなるまで繰り返し実行するステップとを備えるものである。
【0014】
また、この発明のうち請求項6に記載の不揮発性半導体記憶装置からのデータの読み出し方法は、請求項5に記載の不揮発性半導体記憶装置からのデータの読み出し方法であって、不揮発性半導体記憶装置は、トランジスタのコントロールゲートとドレインとの間を選択的に短絡する短絡回路をさらに備え、ステップ(a)においては、短絡回路によってコントロールゲートとドレインとが短絡されたメモリセルをリファレンスメモリセルとして特定することを特徴とするものである。
【0015】
また、この発明のうち請求項7に記載の不揮発性半導体記憶装置へのデータの書き込み方法は、請求項1に記載の不揮発性半導体記憶装置へのデータの書き込み方法であって、トランジスタは、コントロールゲートとフローティングゲートとを有し、フローティングゲートへ注入された電荷の量によってしきい値電圧が可変に設定され、フローティングゲートへの電荷の注入時間、及び、フローティングゲートへ電荷を注入するためにコントロールゲートへ印加する電圧値のうちの少なくともいずれか一方を、データの一単位に属する複数のメモリセル間で相対的に異ならせることを特徴とするものである。
【0016】
【発明の実施の形態】
本発明は、しきい値電圧を多値に設定可能なMOSトランジスタをそれぞれ備える複数のセルをひとまとめとして、データの一単位(以下「1デジット」と称する)が構成される不揮発性半導体多値記憶装置に関するものである。しかし、以下では説明の容易化のため、4個のセルをひとまとめとして1デジットが構成され、各セルの備えるMOSトランジスタのしきい値電圧がそれぞれ4値に設定可能である不揮発性半導体多値記憶装置を例にとり説明する。
【0017】
図1は、本発明の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。メモリセルアレイは、それぞれが1デジットを構成する複数のグループ21〜2m(図1に示した例の場合、mは3以上の自然数)に分割されている。以下、グループ21に着目して構成・動作を説明する。
【0018】
グループ21は、4個のセルC1〜C4によって構成されている。セルC1〜C4はそれぞれ、コントロールゲート及びフローティングゲートを有するMOSトランジスタ10〜13を備えている。MOSトランジスタ10〜13の各コントロールゲートは、ワード線W1に共通に接続されている。ここで、1デジットを構成する4個のセルC1〜C4は、チップ内において隣接して形成されることが望ましい。これにより、MOSトランジスタ10〜13に関して、チップ内の形成位置に起因する製造上のばらつきを低減することができる。その結果、製造歩留まりが向上し、コストの低減を図ることができる。
【0019】
周辺回路1は、定電流源及び電圧センス部としての機能を有する。周辺回路1には複数のビット線が接続されている。但し図1では、4本のビット線B1〜B4のみが示されている。ビット線B1〜B4には、データの読み出し時にリファレンスセルを選択するためのMOSトランジスタ41〜44の各第1電極(PMOSの場合はソース)がそれぞれ接続されている。MOSトランジスタ41〜44の各第2電極(PMOSの場合はドレイン)は、信号線50にそれぞれ接続されている。信号線50には、データの読み出し時に所望のワード線を選択するためのMOSトランジスタ51〜5mの各第1電極(PMOSの場合はソース)がそれぞれ接続されている。MOSトランジスタ51〜5mの各第2電極(PMOSの場合はドレイン)は、ワード線W1〜Wmにそれぞれ接続されている。
【0020】
ビット線B1〜B4には、MOSトランジスタ31〜34の各第1電極(PMOSの場合はソース)がそれぞれ接続されている。MOSトランジスタ31〜34の各第2電極(PMOSの場合はドレイン)は、MOSトランジスタ10〜13の各ドレインに接続されている。MOSトランジスタ10〜13の各ソースは、信号線71〜74をそれぞれ介して、MOSトランジスタ61〜64の各第1電極(PMOSの場合はソース)にそれぞれ接続されている。MOSトランジスタ61〜64の各第2電極(PMOSの場合はドレイン)は、信号線80にそれぞれ接続されている。
【0021】
図2は、しきい値電圧を4値に設定可能なMOSトランジスタに関して、ゲート電圧−ドレイン電流特性を示すグラフである。MOSトランジスタのしきい値電圧は、ドレイン電流がある一定値I0の時のゲート電圧の値として認識することができる。図2に示した例によると、MOSトランジスタのしきい値電圧は、Vth1〜Vth4(Vth1<Vth2<Vth3<Vth4)の4値に設定可能である。しきい値電圧がVth1の状態は、データの書き込み動作終了後にフローティングゲートに存在する電荷量が最も少ない状態であり、逆にしきい値電圧がVth4の状態は、データの書き込み動作終了後にフローティングゲートに存在する電荷量が最も多い状態である。
【0022】
セルC1〜C4へのデータの書き込み時には、MOSトランジスタ10〜13の各しきい値電圧がいずれも異なるものとなるように、フローティングゲート内への電荷の注入量を調整する。ここでは、MOSトランジスタ10,11,12,13の各しきい値電圧を、それぞれVth2、Vth1、Vth3、Vth4に設定するものとする。この例のように、4個のセルをひとまとめとして1デジットが構成され、各セルの備えるMOSトランジスタのしきい値電圧がそれぞれ4値に設定可能である場合、1デジットがとり得る状態の数(即ち、1データ単位で表現できる数)Dは、D=4×3×2×1=24通りとなる。
【0023】
図3は、セルC1〜C4からのデータの読み出し動作を説明するための図である。以下、図1,3を参照して、データの読み出し動作について説明する。まず、セルC1〜C4の中から、リファレンスセルを一つ特定する。ここでは、セルC1を特定するものとする。次に、特定したセルC1に対応するビット線B1に接続されているMOSトランジスタ41をONする。また、グループ21に対応するワード線W1に接続されているMOSトランジスタ51をONする。次に、周辺回路1からビット線B1〜B4に定電流I0をそれぞれ流すとともに、MOSトランジスタ31〜34をONする。また、MOSトランジスタ61〜64をONするとともに、信号線80の電位を接地電位GNDに設定する。これにより、MOSトランジスタ10のゲートとドレインとが、MOSトランジスタ31,41,51、ビット線B1、信号線50、及びワード線W1を介して短絡され(この短絡関係は、図3においては符号Sを以て表されている。)、定電流I0がMOSトランジスタ10のソースに流れる(図3(A))。その結果、MOSトランジスタ10のゲート−ソース間電圧VC1はしきい値電圧Vth2に等しくなり、ワード線W1を介して、この電圧VC1が他のMOSトランジスタ11〜13のゲートに印加される。
【0024】
図4は、周辺回路1の具体的な構成の一例を示す回路図である。MOSトランジスタ81〜84の各第1電極(PMOSの場合はソース)は電源Vddにそれぞれ接続されており、各第2電極(PMOSの場合はドレイン)はビット線B1〜B4にそれぞれ接続されている。MOSトランジスタ81〜84は、各ゲートに所定の電圧を印加することによって、ビット線B1〜B4にそれぞれ定電流I0を供給可能である。また、ビット線B1〜B4には、ビット線B1〜B4の各電圧を検出するための電圧センス回路91〜94がそれぞれ接続されている。
【0025】
図3(A)に示したように、セルC1をリファレンスセルとして特定した場合、MOSトランジスタ10のしきい値電圧Vth2に等しい電圧VC1が、他のMOSトランジスタ11〜13のゲートに印加される。すると、MOSトランジスタ11のしきい値電圧はVth1であり、Vth2よりも低いため、ゲートへの電圧VC1の印加によってMOSトランジスタ11はONする。その結果、ビット線B2は、MOSトランジスタ32,11、信号線72、及びMOSトランジスタ62をこの順に介して信号線80に導通し、ビット線B2の電圧はほぼ接地電位GNDに等しくなる。一方、MOSトランジスタ12,13のしきい値電圧はそれぞれVth3,Vth4であり、Vth2よりも高いため、ゲートへの電圧VC1の印加によってもMOSトランジスタ12,13はONしない。その結果、ビット線B3,B4には定電流I0が流れず、ビット線B3,B4の電圧はほぼ電源電位Vddのままである。ビット線B2〜B4の各電圧は電圧センス回路92〜94によってそれぞれ検出され、ビット線の電圧が接地電位GNDに変化したか電源電位Vddのままであるかによって、MOSトランジスタ11〜13の各しきい値電圧がMOSトランジスタ10のしきい値電圧よりもそれぞれ高いか低いかを相対的に判断することができる。
【0026】
図3(B)〜(D)に示すように、以上の動作を、残りのセルC2〜C4を順番にリファレンスセルとして繰り返し実行することにより、MOSトランジスタ10〜13のしきい値電圧の高低を相対的に判断することができる。換言すれば、セルC1〜C4からデータを読み出すことができる。
【0027】
なお、一般的に、MOSトランジスタのしきい値電圧がN段階(Nは2以上の自然数)に設定可能な場合に、1デジットを構成する複数のセル内において、複数のMOSトランジスタの各しきい値電圧をいずれも異なる値に設定するためには、M個(Mは2以上N以下の自然数)のセルをひとまとめとして1デジットを構成すれば足りる。但し、メモリセルアレイの単位面積あたりの記憶容量を最大限に増大するためには、N=Mとするのが望ましい。
【0028】
セルC1〜C4へのデータの書き込み動作、及びデータの消去動作に関しては従来と同様の方法によっても行うことができるが、ここでは、本実施の形態に係る不揮発性半導体記憶装置に特に適した、データの書き込み方法を提案する。
【0029】
図5は、ファウラー・ノルトハイムトンネル効果を用いてデータの書き込みを行うために、MOSトランジスタの各電極に印加する電圧関係を示す図である。ソースをオープンとした状態で、コントロールゲート−ドレイン間に高電圧VGを印加する。例えば、ドレインに0Vを、コントロールゲートに17Vを印加する。
【0030】
図6は、データの書き込み時にMOSトランジスタ10〜13の各コントロールゲート−ドレイン間に印加する書き込みパルスの波形を示すタイミングチャートである。しきい値電圧をVth1に設定したいMOSトランジスタ11には、書き込みパルスを印加しない。この動作は、図1において、ワード線W1に高電圧VGが印加されている状態で、ビット線B2にも高電圧VGを印加し続けることにより実現できる。これにより、MOSトランジスタ11は、フローティングゲートに電荷が注入されていない状態になる。また、しきい値電圧をVth2に設定したいMOSトランジスタ10には、パルス幅がT2の書き込みパルスP2を印加する。この動作は、図1において、ワード線W1に高電圧VGが印加されている状態で、パルス幅T2に相当する時間だけビット線B2に0Vを印加することにより実現できる。同様に、しきい値電圧をそれぞれVth3、Vth4に設定したいMOSトランジスタ12,13には、パルス幅がそれぞれT3、T4(T2<T3<T4)の書き込みパルスP3,P4をそれぞれ印加する。このとき、書き込みパルスP2〜P4の各電圧値(即ち、コントロールゲート−ドレイン間の電圧値)はVGで一定である。
【0031】
図7は、データの書き込み時にMOSトランジスタ10〜13の各コントロールゲート−ドレイン間に印加する他の書き込みパルスの波形を示すタイミングチャートである。上記と同様に、しきい値電圧をVth1に設定したいMOSトランジスタ11には書き込みパルスを印加しない。また、しきい値電圧をVth2に設定したいMOSトランジスタ10には電圧値がVG2の書き込みパルスP2を印加する。同様に、しきい値電圧をそれぞれVth3、Vth4に設定したいMOSトランジスタ12,13には、電圧値がそれぞれVG3、VG4(VG2<VG3<VG4)の書き込みパルスP3,P4をそれぞれ印加する。このとき、書き込みパルスP2〜P4のパルス幅は一定である。
【0032】
図6,7に示したように、書き込みパルスのパルス幅及び電圧値のうちの少なくともいずれか一方をセルC1〜C4間で相対的に異ならせることにより、MOSトランジスタ10〜13間のしきい値電圧の高低関係を相対的に確定することができる。換言すれば、セルC1〜C4にデータを書き込むことができる。
【0033】
以上の説明では、各セルの備えるMOSトランジスタのしきい値電圧がそれぞれ4値に設定される場合について述べたが、5値以上に設定することもできる。図8は、MOSトランジスタの多値数N及び1デジットを構成するセル数MをN=Mの条件下で様々に変化させた場合の、1データ単位で表現できる数を表した図である。図8には、本願発明との比較のため、従来装置に関して、多値数Nを一定値4としてセル数Mを様々に変化させた場合に、1データ単位で表現できる数を併記している。図8を参照すると、N=M=9以上で、本願発明の方が従来装置よりも1データ単位で表現できる数が多くなっていること、即ち多くの情報を記憶できることが分かる。
【0034】
このように本実施の形態に係る不揮発性半導体記憶装置によれば、1デジットを構成する複数のセル内において、複数のMOSトランジスタの各しきい値電圧は、いずれも異なる値に設定されている。従って、データの読み出し動作においては、MOSトランジスタ間のしきい値電圧の高低関係を相対的に比較して判定することにより、容易にデータを読み出すことができる。また、データの書き込み動作においては、MOSトランジスタ間のしきい値電圧の高低関係を単に相対的に確定すればよいため、一度の書き込み動作によって短時間でデータの書き込みを行うことができる。
【0035】
また、1デジットを構成する複数のメモリセル内においては、MOSトランジスタ間のしきい値電圧の高低関係が単に相対的に確定されていればよく、この相対的な高低関係は、各MOSトランジスタの物理的特性のばらつきによる影響を受けにくい。従って、複数のMOSトランジスタの各しきい値電圧を電圧の絶対値を用いて制御する従来の不揮発性半導体多値記憶装置と比較すると、MOSトランジスタの多値数を容易に増加することができるため、大容量の不揮発性半導体多値記憶装置を容易に得ることができる。
【0036】
また、本実施の形態に係る不揮発性半導体記憶装置からのデータの読み出し方法によれば、リファレンスセルが備えるMOSトランジスタのしきい値電圧に対して、他のMOSトランジスタのしきい値電圧が高いか低いかは、従来のように電圧の絶対値を用いて判定されるのではなく、単に相対的に比較して判定される。従って、その判定が容易であり、処理時間の短縮化を図ることができる。
【0037】
さらに、本実施の形態に係る不揮発性半導体記憶装置へのデータの書き込み方法によれば、一度の書き込み動作によって、MOSトランジスタ間のしきい値電圧の高低関係を相対的に確定することができるため、データの書き込み動作の所要時間の短縮化を図ることができる。
【0038】
【発明の効果】
この発明のうち請求項1に係るものによれば、データの一単位を構成する4以上のメモリセル内において、複数のトランジスタの各しきい値電圧は全て異なる値に設定されている。従って、データの読み出し動作においては、トランジスタ間のしきい値電圧の高低関係を相対的に比較して判定することにより、容易にデータを読み出すことができる。また、データの書き込み動作においては、トランジスタ間のしきい値電圧の高低関係を単に相対的に確定すればよいため、一度の書き込み動作によって短時間でデータの書き込みを行うことができる。
【0039】
また、データの一単位を構成する複数のメモリセル内においては、トランジスタ間のしきい値電圧の高低関係が単に相対的に確定されていればよく、この相対的な高低関係は、各トランジスタの物理的特性のばらつきによる影響を受けにくい。従って、トランジスタの多値数を容易に増加することができるため、大容量の不揮発性半導体記憶装置を容易に得ることができる。
【0040】
また、この発明のうち請求項2に係るものによれば、トランジスタのしきい値電圧がN段階に設定可能な場合に、N以下のM個のメモリセルをひとまとめとしてデータの一単位を構成することにより、データの一単位を構成する複数のメモリセル内において、複数のトランジスタの各しきい値電圧を、全て異なる値に設定することができる。
【0041】
また、この発明のうち請求項3に係るものによれば、トランジスタのしきい値電圧がN段階に設定可能な場合に、N個のメモリセルをひとまとめとしてデータの一単位を構成することにより、単位面積あたりの記憶容量を最大限に増大することができる。
【0042】
また、この発明のうち請求項4に係るものによれば、データの一単位を構成する複数のメモリセルを隣接して形成することにより、上記複数のメモリセル内に含まれる複数のトランジスタに関して、基板内の形成位置に起因する製造上のばらつきを低減することができる。
【0043】
また、この発明のうち請求項5に係るものによれば、リファレンスメモリセルが有するトランジスタのしきい値電圧に対して、他のトランジスタのしきい値電圧が高いか低いかは、電圧の絶対値を用いて判定されるのではなく、単に相対的に比較して判定される。従って、その判定が容易であり、処理時間の短縮化を図ることができる。
【0044】
また、この発明のうち請求項6に係るものによれば、短絡回路を用いた簡単な構成・動作によって、リファレンスメモリセルを特定することができる。
【0045】
また、この発明のうち請求項7に係るものによれば、一度の書き込み動作によって、トランジスタ間のしきい値電圧の高低関係を相対的に確定することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図2】 しきい値電圧を4値に設定可能なMOSトランジスタに関して、ゲート電圧−ドレイン電流特性を示すグラフである。
【図3】 セルC1〜C4からのデータの読み出し動作を説明するための図である。
【図4】 周辺回路の具体的な構成の一例を示す回路図である。
【図5】 データの書き込みを行うために、MOSトランジスタの各電極に印加する電圧関係を示す図である。
【図6】 データの書き込み時にMOSトランジスタのコントロールゲート−ドレイン間に印加する書き込みパルスの波形を示すタイミングチャートである。
【図7】 データの書き込み時にMOSトランジスタのコントロールゲート−ドレイン間に印加する他の書き込みパルスの波形を示すタイミングチャートである。
【図8】 MOSトランジスタの多値数N及び1デジットを構成するセル数MをN=Mの条件下で様々に変化させた場合の、1データ単位で表現できる数を表した図である。
【図9】 従来の不揮発性半導体多値記憶装置に関して、データの書き込み方法を説明するための図である。
【図10】 従来の不揮発性半導体多値記憶装置に関して、データの読み出し方法を説明するための図である。
【符号の説明】
10〜13 MOSトランジスタ、C1〜C4 セル。
Claims (7)
- 複数のメモリセルが配列されたメモリセルアレイを備え、
前記メモリセルは、しきい値電圧が4値以上に設定可能なトランジスタを有し、
前記メモリセルアレイにおいて、4以上の前記メモリセルをひとまとめとしてデータの一単位が構成され、
前記データの一単位に属する複数の前記メモリセルにおける前記トランジスタの前記しきい値電圧は、全て異なる値に設定されていることを特徴とする不揮発性半導体記憶装置。 - 前記トランジスタの前記しきい値電圧はN値(Nは4以上の自然数)に設定可能であり、
M個(Mは4以上N以下の自然数)の前記メモリセルをひとまとめとして前記データの一単位が構成されていることを特徴とする、請求項1に記載の不揮発性半導体記憶装置。 - N=Mであることを特徴とする、請求項2に記載の不揮発性半導体記憶装置。
- 前記M個のメモリセルは、前記不揮発性半導体記憶装置が形成される基板内において隣接して形成されていることを特徴とする、請求項2又は3に記載の不揮発性半導体記憶装置。
- 請求項1に記載の不揮発性半導体記憶装置からのデータの読み出し方法であって、
(a)前記データの一単位に属する複数の前記メモリセルの中から、リファレンスメモリセルを一つ特定するステップと、
(b)前記リファレンスメモリセル以外の前記メモリセルが有する前記トランジスタの前記しきい値電圧が、前記リファレンスメモリセルが有する前記トランジスタの前記しきい値電圧よりも相対的に高いか低いかを判定するステップと、
(c)前記ステップ(a)及び(b)を、前記データの一単位に属する複数の前記メモリセルの全てが前記リファレンスメモリセルとなるまで繰り返し実行するステップと
を備える、不揮発性半導体記憶装置からのデータの読み出し方法。 - 前記不揮発性半導体記憶装置は、前記トランジスタのコントロールゲートとドレインとの間を選択的に短絡する短絡回路をさらに備え、
前記ステップ(a)においては、前記短絡回路によって前記コントロールゲートと前記ドレインとが短絡された前記メモリセルを前記リファレンスメモリセルとして特定する、請求項5に記載の不揮発性半導体記憶装置からのデータの読み出し方法。 - 請求項1に記載の不揮発性半導体記憶装置へのデータの書き込み方法であって、
前記トランジスタは、コントロールゲートとフローティングゲートとを有し、前記フローティングゲートへ注入された電荷の量によって前記しきい値電圧が可変に設定され、
前記フローティングゲートへの前記電荷の注入時間、及び、前記フローティングゲートへ前記電荷を注入するために前記コントロールゲートへ印加する電圧値のうちの少なくともいずれか一方を、前記データの一単位に属する複数の前記メモリセル間で相対的に異ならせることを特徴とする、不揮発性半導体記憶装置へのデータの書き込み方法。
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