TW201401284A - 記憶體裝置之數個操作 - Google Patents

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Abstract

一種積體電路裝置，包括半導體基板、設置於基板上包括NAND記憶胞的第一記憶方塊、設置於基板上包括NAND記憶胞的第二記憶方塊。第一記憶方塊用以儲存第一使用式樣的資料，回應於第一操作演算法以進行資料的讀取、編程及抹除，第二記憶方塊用以儲存第二使用式樣的資料，回應於第二操作演算法以進行資料的讀取、編程及抹除。控制電路耦接至第一記憶方塊及第二記憶方塊，以執行第一操作演算法以及第二操作演算法，其中第一操作演算法讀取操作時的字元線通過電壓低於第二操作演算法讀取操作時的第二字元線通過電壓。

Description

記憶體裝置之數個操作
本揭露係關於快閃記憶體技術，特別是關於適用於高密度的快閃記憶體。
非揮發性記憶體是一種可在未被供電的情形下仍能保存儲存資料的電腦記憶體，非揮發性記憶體包括快閃記憶體。快閃記憶體的應用可包括程式碼快閃記憶體(code flash memory)以及資料快閃記憶體(data flash memory)。程式碼快閃記憶體應用一般而言涉及較頻繁的讀取與較少的更新，相較之下，資料快閃記憶體應用一般而言涉及較頻繁的更新與較少的讀取。
資料快閃記憶體通常應用於大量儲存，其中大部份的編程、抹除及讀取操作涉及資料使用式樣為相對大量的資料。程式碼快閃記憶體通常應用於例如儲存電腦指令的資料，其中大部份的編程、抹除及讀取操作涉及資料使用式樣為相對小量的資料，例如更新電腦程式中的指令或一段副程式或設定及更改參數值。
一般而言，資料快閃記憶體與程式碼快閃記憶體的不同之處在於：編程、抹除、讀取資料的操作演算法，以及適用該演算法的記憶胞結構。將具有不同記憶胞結構的多個陣列，一部份作為程式碼快閃記憶體，一部份作為資料快閃記憶體，則可將傳統用於程式碼快閃記憶體及資料快閃記憶體的技術整合於單一晶片。以此方式整合需要於單一晶片上有不同的記憶胞結構以及適用於不同結構的複雜演算法。另一整合方式則為對程式碼快閃記憶體及資料快閃記憶體皆使用相同的記憶胞結構，但改變施加於相同結構記憶胞的偏壓，以滿足不同目的的條件。使用後者方式的其中一個問題在於，程式碼快閃記憶體應用相較於資料快閃記憶體應用，需要較佳的讀取抗干擾性(read disturbance immunity)以避免程式碼訛誤(code corruption)。
一種積體電路裝置，包括半導體基板、設置於基板上包括NAND記憶胞的第一記憶方塊、設置於基板上包括NAND記憶胞的第二記憶方塊。第一記憶方塊用以儲存第一使用式樣的資料，回應於第一操作演算法以進行資料的讀取、編程及抹除，第二記憶方塊用以儲存第二使用式樣的資料，回應於第二操作演算法以進行資料的讀取、編程及抹除。
控制電路耦接至第一記憶方塊及第二記憶方塊，以執行第一操作演算法以及第二操作演算法，其中第一操作演算法讀取操作時的字元線通過電壓低於第二操作演算法讀取操作時的第二字元線通過電壓。
本揭露亦提出一種操作此積體電路裝置的方法。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
10．．．半導體基板
11、19．．．接點
12~18．．．端點
100．．．積體電路
110．．．控制電路
122．．．第一記憶方塊
124．．．第二記憶方塊
1110．．．邊界暫存器
1160．．．NAND快閃記憶陣列
1161．．．行解碼器
1162．．．字元線
1163．．．頁面緩衝區
1164．．．全域位元線
1165．．．匯流排
1166．．．列解碼器
1167．．．資料匯流排
1168．．．電壓供應電路
1169．．．控制器
1173．．．線
1174．．．其他電路
1175．．．積體電路
21．．．地選擇線
22~27．．．字元線
28．．．串列選擇線
30．．．共同源極線
31、32．．．位元線
33、35．．．區域
600．．．NAND串列
602．．．被選擇記憶胞
604．．．未選擇記憶胞
606．．．地選擇開關
608．．．串列選擇開關
610．．．感測節點
612．．．參考節點
7、8．．．閘極介電質
714a、714b、716、718、720、722、724．．．線條
726a、726b、728、730、732、734．．．時間點
736．．．時段
740、830．．．電壓降
800a、800b、801a、801b、802a、802b．．．偏壓脈波
805a、805b、807a、807b、809a、809b．．．峰值電壓位準
806a、806b、808a、808b、810a、810b．．．位準
820a、820b、821a、821b、822a、822b．．．編程驗證周期
820．．．地電壓
9．．．電荷捕獲結構
第1圖繪示依照本實施例的一種積體電路。
第2A及2B圖繪示被選擇的NAND串列及未被選擇的NAND串列施加以編程偏壓與通過電壓的簡化截面圖。
第3圖繪示低度資料更新及高度資料更新的臨界電壓分布。
第4圖繪示讀取操作字元線通過電壓的下降。
第5圖繪示第一個編程脈波電壓降低的例子。
第6圖繪示被選擇NAND串列的電路圖。
第7A圖繪示第一操作演算法中的第一讀取操作之一例時序圖，以讀取第一記憶方塊的NAND串列中第一選擇記憶胞。
第7B圖繪示第二操作演算法中的第二讀取操作之一例時序圖，以讀取第二記憶方塊的NAND串列中第二選擇記憶胞。
第8A圖繪示第一操作演算法中的第一編程操作之一例圖，以編程第一記憶方塊的NAND串列中第一選擇記憶胞。
第8B圖繪示第二操作演算法中的第二編程操作之一例圖，以編程第二記憶方塊的NAND串列中第二選擇記憶胞。
第9圖繪示記憶方塊分為兩個群組。
第10圖繪示第一記憶方塊的方塊邊界。
第11圖繪示依照本實施例的積體電路簡化方塊圖，積體電路使用可配置程式碼與資料存取記憶區塊以及偏壓電路。
第12圖繪示如第11圖中的控制器對第一及第二記憶方塊所執行第一及第二操作演算法的簡化流程圖。
請參照第1圖~第7圖，底下詳細說明本發明的實施例。雖然本揭露以如下較佳實施例揭露，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
本揭露提出一種積體電路，包括一非揮發性記憶晶片，例如為NAND快閃記憶體。該非揮發性記憶晶片分為至少兩個方塊(block)，而每一方塊可再分為一個或多個區段(section)，每個區段可以是同樣大小也可以是不同大小。每一方塊有不同的操作條件以滿足不同應用，例如為程式碼快閃記憶應用及資料快閃記憶應用。區段的位置以及範圍可由記憶晶片製造商預先定義，或可由使用者藉使用者命令、儲存控制參數於暫存器等其他方法定義。該積體電路可包括一個單階儲存單元(single-level cell, SLC)的群組(包括一或多個區段)以及一個多階儲存單元(multi-level cell, MLC)的群組(包括一或多個其他區段)。
在非揮發性記憶晶片中，例如NAND快閃記憶體，當選擇記憶胞被編程或被讀取時，可使用字元線通過電壓(pass voltage)以略過未選擇記憶胞。然而，字元線通過電壓可能會干擾到未選擇記憶胞，在儲存程式碼的記憶體中，儲存於記憶胞的電荷受到干擾，會導致程式碼記憶應用產生訛誤的問題。因此，較低的字元線通過電壓可降低讀取干擾。
此處所揭示技術可藉由有限的承受寫入次數(endurance cycle)或較低的編程速度(program speed)，以提供程式碼快閃記憶應用較佳的讀取抗干擾性(容許同一積體電路上的資料快閃記憶應用有較低的讀取抗干擾性)。用於此兩種目的的記憶方塊可以有相同結構的記憶胞，或者可將用於其中一目的的區段包含一些結構差異
本揭露可使用包括反覆序列電子脈波並具有驗證操作的增幅步階脈波編程(Incremental step pulse programming, ISPP)以編程一記憶胞，藉由調整未選擇記憶胞的通過電壓以及選擇記憶胞的起始編程偏壓，以提供程式碼快閃記憶應用較佳的讀取抗干擾性。
第1圖繪示依照本實施例的一種積體電路100。該積體電路100包括半導體基板、位於基板上包括NAND記憶胞的第一記憶方塊122、位於基板上包括NAND記憶胞的第二記憶方塊124。第一記憶方塊122用以儲存第一使用式樣的資料，回應於第一操作演算法以進行資料的讀取、編程及抹除；第二記憶方塊124用以儲存第二使用式樣的資料，回應於第二操作演算法以進行資料的讀取、編程及抹除。第一使用式樣的資料可包括第一資料更新(data cycling)率，例如用於程式碼快閃記憶應用，而第二使用式樣的資料可包括第二資料更新率，例如用於資料快閃記憶應用。使用在儲存第一使用式樣資料記憶方塊的操作演算法，因有較低的資料更新需求(相較於使用在儲存第二使用式樣資料記憶方塊的操作演算法)，而能容忍較低的記憶胞耐久性(endurance)規格。於本文中資料更新指的是每單位時間記憶方塊內資料變動的速率，包含較高資料更新率的使用式樣，較常涉及儲存資料的變動(相較於較低資料更新率)。或者也可使第一使用式樣有較高的資料更新需求，因此需要有較高的記憶胞耐久性規格，第二使用式樣有較低的資料更新需求，因此有較低的記憶胞耐久性規格。因為第一操作演算法與第二操作演算法不同而能有效支援於單一積體電路上的不同資料使用式樣。第一記憶方塊間彼此可實體或邏輯性地接續或分開，第二記憶方塊間彼此也可實體或邏輯性地接續或分開。
控制電路100耦接至第一記憶方塊122與第二記憶方塊124，用以執行第一操作演算法與第二操作演算法，其中第一操作演算法用於讀取操作的字元線通過電壓低於第二操作演算法用於讀取操作的第二字元線通過電壓。於NAND快閃記憶陣列中的記憶胞，不論是在用以儲存第一使用式樣資料的第一記憶方塊122中，或是在用以儲存第二使用式樣資料的第二記憶方塊124中，該些記憶胞實質上皆有著相同的結構。
第2A圖繪示被選擇的NAND串列(NAND string)施加以編程偏壓及通過電壓的簡化截面圖。第一記憶方塊122與第二記憶方塊124各包括多個NAND串列。參考第2A圖，記憶胞形成於半導體基板10。對於n-通道(n-channel)記憶胞而言，半導體基板10可以是隔離的p型井(isolated p-well)，位於半導體晶片之更深的n型井中。或者，半導體基板10可藉由一絕緣層或其他元件來隔離。於其他實施例中，NAND串列可由類似鰭式場效記憶體(finFET)結構、3D結構或其他組態以實現之。
複數個快閃記憶胞置於一NAND串列中，沿著位元線方向延伸，且垂直於字元線，字元線22-27橫跨數個平行的NAND串列。端點(terminal)12-18由半導體基板10中的n型區(用於n-通道元件)形成，係作為記憶胞的源極/汲極區。由MOS電晶體形成的第一開關(第一開關電晶體)閘極位於地選擇線(ground select line)GSL 21，第一開關連接於字元線22對應的記憶胞以及由半導體基板10中的n型區形成的接點(contact)11中間。接點11連接至共同源極線(CS line)30，共同源極線30是一「參考節點」(reference node)的例子。由MOS電晶體形成的一第二開關(第二開關電晶體)閘極位於串列選擇線(string select line)SSL 28，該第二開關連接於最後一條字元線27對應的記憶胞以及由半導體基板10中的n型區形成的接點19中間。接點19連接至感測點，例如為位元線BL 31，位元線BL 31是一「感測節點」(sensing node)的例子。圖示中該第一開關與該第二開關皆為MOS電晶體，其閘極介電質7、8例如為二氧化矽。
於圖2A中，為簡化起見，該串列中有6個記憶胞，一般典型的NAND串列中則可包括32、64或更多個串聯的記憶胞。對應至字元線22-27的記憶胞具有電荷捕獲結構9，該電荷捕獲結構位於字元線以及半導體基板10中的通道區之間，可為介電電荷捕獲結構、浮閘電荷捕獲結構、或其他適用於此處所使用編程方式的快閃記憶結構。另外，NAND快閃結構已經研發可為無接面(junction-free)，即結構中可省略接點13-17、以及可選擇性地省略接點12與接點18。
第2A圖繪示依據習知技術的編程偏壓(V-PGM)，以編程字元線24對應的記憶胞(選擇記憶胞)，此方式同樣用於典型的ISPP技術中。依據所繪示的偏壓，GSL偏壓至大約0伏特、共同源極線接地，因此對應至GSL 21的第一開關為Off狀態；SSL偏壓至大約Vcc、被選擇的位元線接地，因此對應至SSL 28的第二開關為On狀態。在此條件下，相關於NAND串列的區域33中的通道被預充電至大約0伏特，被選擇的字元線24接收高電位V-PGM的編程脈波，未被選擇的字元線22、23、25與27接收字元線通過電壓V-PASS的通過脈波，其中V-PASS較V-PGM為低，且其電位相差夠大使得串列中未選擇記憶胞不會被編程。因此，在編程脈波下，電子會穿隧至選擇記憶胞的電荷捕獲結構。
第2B圖繪示未被選擇的NAND串列施加以編程偏壓及通過電壓的簡化截面圖。未被選擇的NAND串列與第2A圖中被選擇的NAND串列共享字元線22-27，如圖所示，GSL、SSL以及所有的字元線皆與第2A圖有著相同的偏壓，而共同源極線30也同樣接地。然而，未被選擇的位元線BL 32偏壓至大約Vcc，如此會關閉對應至SSL的第二開關，並斷開區域35中的通道與未被選擇的位元線之間的耦合。區域35中的通道因來自字元線22-27的電容耦合，其電壓會升高，如此可避免在未被選擇的NAND串列中形成足夠強的電場而干擾到此串列中的記憶胞所捕獲的電荷。
根據ISPP(增幅步階脈波編程)方法，要編程目標記憶胞使其臨界電壓到達一個可以代表特定資料值的範圍內，會執行編程脈波與驗證脈波交錯進行的反覆序列，於序列中當驗證操作發現前一個編程失敗時，便會以一固定值增加接續的下一個編程脈波電壓。在每次的編程脈波之間，於記憶胞的字元線施加編程驗證位準(V-verify)，感測資料以決定該記憶胞的臨界電壓是否已超過編程驗證位準，其中編程驗證位準設定為目標資料值對應電壓範圍的最低值。
NAND快閃記憶陣列的編程速度，一般而言在編程/抹除資料更新後會變得較快(例如因為在ISPP每一步中，選擇記憶胞的大量臨界電壓位移)。經過較低(例如低於100)的資料更新，其編程速度會慢於經過較高(例如100k)的資料更新。相較於經過低度資料更新之前的記憶胞，經過高度資料更新之後的記憶胞，在編程時於序列中的第一個編程脈波後，其臨界電壓會較高，且其臨界電壓的分布也會較廣。於讀取操作時，NAND串列中未被選擇的字元線會被施加字元線通過電壓V-PASS，字元線通過電壓V-PASS要高於已被編程的記憶胞與已被抹除的記憶胞的臨界電壓，以使未選擇記憶胞作為通過電晶體(pass transistor)。而為補償因高度資料更新而帶來的寬廣的臨界電壓分布結果，相較於經過低度資料更新之前的情形，讀取操作時的字元線通過電壓V-PASSR必須要更高。然而，較高的V-PASSR會降低讀取抗干擾性、造成程式碼快閃記憶應用的訛誤、降低編程速度、和/或限制承受寫入次數。
第3圖繪示低度資料更新及高度資料更新的臨界電壓分布。如第3圖所示，100K資料更新的VT(臨界電壓)分布較100資料更新的VT分布寬，在兩種分布中，VT邊界低點皆為編程驗證位準(V-verify)，而100K的VT邊界高點較100的VT邊界高點為高。因此，用於100K資料更新讀取時的字元線通過電壓(V-PASSR)較用於100資料更新讀取時的字元線通過電壓(V-PASSR)要高。
本揭露提供一種操作演算法，在記憶陣列中於程式碼快閃記憶及資料快閃記憶讀取操作時，使用不同的字元線通過電壓V-PASSR。為降低讀取干擾以避免程式碼訛誤，於程式碼快閃記憶使用較低的V-PASSR，當V-PASSR較低時，可維持一樣的編程速度但記憶胞的耐久性受限，或是可不限制記憶胞的耐久性但編程速度較慢。耐久性可藉由編程/抹除的次數量測。對於資料快閃記憶應用，V-PASSR較高且維持正常的編程速度及耐久性限制，但其讀取抗干擾性較差。
用於第1圖第一記憶方塊122，用以讀取、編程及抹除資料的第一操作演算法，包括讀取第一記憶方塊中的NAND串列的第一選擇記憶胞，其中該讀取操作施加第一字元線通過電壓(V-PASSR1)於NAND串列的未選擇記憶胞，未選擇記憶胞具有V-PASSR1峰值電壓位準。用於第1圖第二記憶方塊124，用以讀取、編程及抹除資料的第二操作演算法，包括讀取第二記憶方塊中的NAND串列的第二選擇記憶胞，其中該讀取操作施加第二字元線通過電壓(V-PASSR2)於NAND串列的未選擇記憶胞，未選擇記憶胞具有V-PASSR2峰值電壓位準。V-PASSR1與V-PASSR2係相對於一共同電壓位準，且V-PASSR1峰值電壓位準的平均值低於V-PASSR2峰值電壓位準的平均值。
請參照第2A圖，以該NAND串列為例，第一選擇記憶胞或第二選擇記憶胞可為耦接至字元線24的記憶胞，而未選擇記憶胞可為耦接至字元線22、23、及25至27的記憶胞。讀取操作中的字元線通過電壓V-PASSR1與V-PASSR2可為圖中的通過電壓V-PASS。
在第一記憶方塊中，距離第一選擇記憶胞數個記憶胞的一未選擇記憶胞，被施加的V-PASSR1峰值電壓位準，會低於在第二記憶方塊中，距離第二選擇記憶胞相同數量記憶胞的另一未選擇記憶胞被施加的V-PASSR2峰值電壓位準。
第4圖繪示讀取操作中字元線通過電壓的下降。因為V-PASSR1與V-PASSR2峰值電壓位準會因NAND串列的未選擇記憶胞與選擇記憶胞間的距離而改變，也會因PVT(製程-電壓-溫度)條件而改變，第4圖繪示對應於V-PASSR1的第一峰值電壓位準的平均值，可低於對應於V-PASSR2的第二峰值電壓位準的平均值。因程式碼快閃記憶應用比資料快閃記憶應用需要較頻繁的讀取與較少的編程/抹除，第一使用式樣的資料可使用V-PASSR1，回應於第一操作演算法以進行程式碼快閃記憶應用的資料讀取、編程及抹除，第二使用式樣的資料可使用V-PASSR2，回應於第二操作演算法以進行資料快閃記憶應用的資料讀取、編程及抹除。
當讀取操作的字元線通過電壓下降，以降低程式碼快閃記憶應用的讀取干擾，若是編程速度不允許降低，則耐久性(資料更新)會受到限制。於一實施例中，第一個編程脈波的編程偏壓可降低，選定較低的第一個編程脈波的電壓準位，使得經過編程/寫入測試循環(例如100K資料更新)，速度較快的記憶胞其臨界電壓會高於編程驗證電壓(V-verify)。於此實施例中，因為選定較低的第一個編程脈波電壓，會導致需要較多的編程脈波，因此編程速度下降了，但耐久性則不會受到那麼多限制。
第一操作演算法包括編程第一記憶方塊中的NAND串列的第一選擇記憶胞，其中該編程操作施加第一編程偏壓(V-PGM1)於第一選擇記憶胞，第一選擇記憶胞具有V-PGM1峰值電壓位準。第二操作演算法包括編程第二記憶方塊中的NAND串列的第二選擇記憶胞，其中該編程操作施加第二編程偏壓(V-PGM2)於第二選擇記憶胞，第二選擇記憶胞具有V-PGM2峰值電壓位準。V-PGM1與V-PGM2係相對於一共同電壓值，且V-PGM1峰值電壓位準的平均值低於V-PGM2峰值電壓位準的平均值。
請參照第2A圖，以該NAND串列為例，第一選擇記憶胞或第二選擇記憶胞可為耦接至字元線24的記憶胞，而未選擇記憶胞可為耦接至字元線22、23、及25至27的記憶胞。第一編程偏壓V-PGM1與第二編程偏壓V-PGM2可為圖中的編程偏壓V-PGM。
進一步說明，第一編程偏壓(V-PGM1)包括第一反覆序列的編程脈波與驗證操作，第二編程偏壓(V-PGM2)包括第二反覆序列的編程脈波與驗證操作，於第一反覆序列中的第一個編程脈波比第二反覆序列中的第一個編程脈波有較低的電壓位準。第一序列包括至少一段逐漸增加電壓的編程脈波子序列，第二序列包括至少一段逐漸增加電壓的編程脈波子序列。
第5圖繪示第一個編程脈波電壓降低的例子。第5圖中，對於100資料更新而言，用於第一編程偏壓(V-PGM1)的第一反覆序列中的第一個編程脈波，從16V降低至14V，則第一個編程脈波14V以及第二個編程脈波15V皆不足以使得選擇記憶胞臨界電壓上升至超過編程驗證電壓(V-verify)，編程速度也因而下降，第三個編程脈波16V成功使得臨界電壓上升至目標範圍，超過編程驗證電壓(V-verify)。然而對於100K資料更新而言，同樣降低的第一個編程脈波14V已足以使得選擇記憶胞臨界電壓上升至目標範圍，因此不需要第二個編程脈波15V以及第三個編程脈波16V。
第6圖繪示被選擇NAND串列的電路圖。被選擇NAND串列600包括位於地選擇開關(ground select switch) 606與串列選擇開關(string select switch) 608之間的被選擇記憶胞602以及未選擇記憶胞(例如604)。被選擇NAND串列位於感測節點610與參考節點612中間。被選擇記憶胞602耦接至被選擇字元線，而未選擇記憶胞604則耦接至未選擇字元線。被選擇NAND串列經由串列選擇開關608耦接至感測節點610，感測節點610可為位元線。被選擇NAND串列經由地選擇開關606耦接至參考節點612，地選擇開關606耦接至地選擇線，參考節點612係共同源極線。
第7A圖繪示第一操作演算法中的第一讀取操作之一例時序圖，以讀取第一記憶方塊的NAND串列(如第6圖所示NAND串列)中第一選擇記憶胞，亦可使用其他讀取偏壓安排方式。此時序圖包括t1與t2之間的第一區間、t2與t3之間的第二區間、以及t3之後的第三區間。未選擇字元線(V-UNSEL WLs)的電壓以線條714a表示、地選擇線(V-GSL)的電壓以線條716表示、被選擇串列選擇線(V-SEL SSL)的電壓以線條718表示、被選擇字元線(V-SEL WL)的電壓以線條720表示、位元線(V-BL)的電壓以線條722表示、共同源極線(V-CS)的電壓以線條724表示。
於第一區間，V-UNSEL WLs在時間點726a轉變為第一讀取操作字元線通過電壓（V-PASSR1）、V-GSL在時間點728轉變為V-GSL1電壓、V-SEL WL在時間點730轉變為V-RD電壓。V-PASSR1電壓高於任何NAND串中於高臨界狀態記憶胞的臨界電壓、V-GSL1例如可為6V、V-RD電壓界於高臨界狀態記憶胞的臨界電壓與低臨界狀態記憶胞的臨界電壓之間、V-RD例如可為3V。
在第一區間中，V-SEL SSL及V-BL維持定值低電壓(例如為地電壓)，V-CS亦維持在定值低電壓(例如為地電壓)。時間點726a、時間點728、時間點730發生的電壓轉變可為同時發生也可位在第一區間內的不同時間。在時間點728的電壓轉變導致地選擇開關606導通，因此被選擇NAND串列600直接耦接至參考節點612。
於第二區間，V-UNSEL WLs、V-GSL及V-SEL WL維持在相同的電壓，V-BL在時間點732轉變為設置電壓，設置電壓係使得被選擇記憶胞能被讀取的電壓，V-BL於第二區間皆維持設置電壓並延續到第三區間。此外，於第二區間，V-SEL SSL維持在定值低電壓(例如為地電壓)，如此一來，V-BL在時間點732轉變，而被選擇NAND串列的串列選擇開關608仍維持斷路。
於第三區間，V-SEL SSL在時間點734轉變為V-SSL1，V-SSL1係使得串列選擇開關608導通的電壓，因此NAND串列直接耦接至感測節點610，V-SEL SSL在時段736內維持在V-SSL1使得被選擇記憶胞被讀取。NAND串列直接耦接至感測節點610使得V-BL會根據被選擇記憶胞儲存的資料而維持在設置電壓或往下降。具體而言，若被選擇記憶胞處於低臨界狀態，電流流通而V-BL下降至低電壓位置；相反地，若被選擇記憶胞處於高臨界狀態，V-BL維持在設置電壓。於第三區間，V-BL的電壓被外部電路(未顯示於圖中)感測以決定被選擇記憶胞的邏輯位準。於第三區間在被選擇記憶胞被讀取後，V-UNSEL WLs、V-GSL及V-SEL WL轉變回低電壓位準(例如為地電壓。)
第7B圖繪示第二操作演算法中的第二讀取操作之一例時序圖，以讀取第二記憶方塊的NAND串列(如第6圖所示NAND串列)中第二選擇記憶胞，可與如上所述第7A圖的第一讀取操作一起使用。在此例中，第7A圖與第7B圖有一樣的信號，包括V-UNSEL WLs、V-GSL、V-SEL SSL、V-SEL WL、V-BL以及V-CS，並且操作在一樣的時間區間。如此讀取偏壓安排方式的相似性適用於當第一記憶方塊與第二記憶方塊有相同類型的陣列結構以及相同類型的記憶胞。
第7A圖與第7B圖的差異係在於第一區間，第一操作演算法的V-UNSEL WLs在時間點726a轉變為第一讀取操作字元線通過電壓（V-PASSR1），而第二操作演算法的V-UNSEL WLs在時間點726b則轉變為第二讀取操作字元線通過電壓(V-PASSR2)。V-PASSR1與V-PASSR2係相對於一共同電壓位準，例如地電壓，即共同源極線(V-CS)在此二時序圖中所維持的電壓位準。
V-PASSR1的峰值電壓位準低於V-PASSR2的峰值電壓位準，如圖7B所示的V-PASSR2與圖7A所示的V-PASSR1之間的電壓降740，V-PASSR1例如可為4.5V而V-PASSR2例如可為6V。一個NAND串列中可包括多個未選擇記憶胞，同一NAND串列中各個未選擇記憶胞於讀取操作時被施加的字元線通過電壓，因其與被選擇記憶胞的距離而有所改變。依本揭露技術，在該第一記憶方塊的NAND串列中，距離第一選擇記憶胞數個記憶胞的未選擇記憶胞被施加的V-PASSR1峰值電壓位準，會低於在第二記憶方塊的NAND串列中，距離第二選擇記憶胞相同數量記憶胞的未選擇記憶胞被施加的V-PASSR2峰值電壓位準。
第8A圖繪示第一操作演算法中的第一編程操作之一例圖，使用第一編程偏壓以編程第一記憶方塊的NAND串列中第一選擇記憶胞，亦可使用其他編程偏壓安排方式。在此例中，第一編程偏壓包括第一反覆序列的編程脈波與驗證操作，以類似典型ISPP的偏壓安排方式施加第一反覆序列的編程脈波，其中位元線維持大約為地電壓820、SSL線驅動至大約為VCC、未選擇記憶胞的字元線驅動至通過電壓V-PASS、被選擇記憶胞的字元線驅動至編程電壓。
第8A圖顯示三個編程偏壓脈波，包括偏壓脈波800a、
偏壓脈波801a以及偏壓脈波802a。在每個偏壓脈波800a、801a、802a之後會有一個編程驗證周期，如第8A圖中以符號820a、821a、822a表示。若是驗證操作通過，則編程序列即停止，反之若失敗，則編程序列繼續施加下一個編程偏壓脈波。用於每個偏壓脈波後編程驗證周期的驗證電壓可大約等於通過電壓V-PASS(位準806a、808a、810a)。三個脈波的編程偏壓(V-PGM1)位準係逐漸增加，因此脈波800a有編程偏壓峰值電壓位準805a、脈波801a有編程偏壓峰值電壓位準807a、脈波802a有編程偏壓峰值電壓位準809a。
第8B圖繪示第二操作演算法中的第二編程操作之一例圖，使用第二編程偏壓以編程第二記憶方塊的NAND串列中第二選擇記憶胞，可與如上所述第8A圖的第一編程操作一起使用。第二編程偏壓包括第二反覆序列的編程脈波與驗證操作，以類似典型ISPP的偏壓安排方式施加第二反覆序列的編程脈波，其中位元線維持大約為地電壓820、SSL線驅動至大約為VCC、未選擇記憶胞的字元線驅動至通過電壓V-PASS、被選擇記憶胞的字元線驅動至編程電壓。
第8B圖顯示三個編程偏壓脈波，包括偏壓脈波800b、
偏壓脈波801b以及偏壓脈波802b。在每個偏壓脈波800b、801b、802b之後會有一個編程驗證周期，如第8B圖中以符號820b、821b、822b表示。用於每個偏壓脈波後編程驗證周期的驗證電壓可大約等於通過電壓V-PASS(位準806b、808b、810b)。三個脈波的編程偏壓(V-PGM2)位準係逐漸增加，因此脈波800b有編程偏壓峰值電壓位準805b、脈波801b有編程偏壓峰值電壓位準807b、脈波802b有編程偏壓峰值電壓位準809b。
第一編程偏壓中的 V-PGM1峰值電壓位準805a、807a、809a與第二編程偏壓中的V-PGM2峰值電壓位準805b、807b、809b係相對於一共同電壓位準，例如地電壓820。第8A圖中第一反覆序列的第一個編程脈波800a的峰值電壓位準805a低於第8B圖中第二反覆序列的第一個編程脈波800b的峰值電壓位準805b，如圖中所示峰值電壓位準805b與峰值電壓位準805a之間的電壓降830。在第一反覆序列與第二反覆序列中，每一個接續的編程脈波振幅相較於前一個編程脈波振幅會增加一固定值。V-PGM1峰值電壓位準的平均值低於V-PGM2峰值電壓位準的平均值，如圖中所示的電壓降830。
如此處所描述，積體電路100包括第一記憶方塊與第二記憶方塊，兩者可為實體分開或為邏輯分開，於讀取操作時各自有不同的讀取操作通過電壓(V-PASSR)，有較低V-PASSR的記憶方塊具有較佳的讀取抗干擾性，因此較適於程式碼記憶應用。積體電路100亦可就邏輯上或就實體位置上，定義高方塊邊界(high block boundary)與低方塊邊界(low block boundary)，第一記憶方塊包括位址位於高方塊邊界與低方塊邊界之間的記憶胞。高方塊邊界與低方塊邊界其中之一可假設為一預定的實體位址而無須邏輯的規範，例如0000。第二記憶方塊則包括位址位於第一記憶方塊之外的記憶胞。
可選擇性地，積體電路100可包括第二高方塊邊界與第二低方塊邊界，第二記憶方塊包括位址位於第二高方塊邊界與第二低方塊邊界之間的記憶胞。
一個以上的方塊邊界可儲存於第一記憶方塊與第二記憶方塊的至少其中之一。積體電路100可包括暫存器，例如是 熔絲位元(fuse bits)，而一個以上的方塊邊界可儲存於暫存器中。如果邊界資訊儲存於非揮發性記憶方塊且預期配置方式為靜態的，則邊界資訊的改變可能會導致已儲存資料的記憶方塊的操作模式改變，這會導致非刻意形成的資料流失，因此最好能防止這樣的改變。若是邊界資訊儲存於揮發性暫存器，高方塊邊界與低方塊邊界的至少其中之一可接收來自元件外部程序的命令而調整，即受到有考慮避免資料流失的系統控制。
第9圖繪示積體電路中的記憶方塊分為兩個群組，於積體電路中可至少定義兩個記憶方塊。記憶方塊可分為兩個群組而有不同的讀取操作字元線通過電壓(V-PASSR)，有較低V-PASSR的記憶方塊有較佳的讀取抗干擾性。舉例而言，第一群組的記憶方塊可包括記憶方塊1、3、…、N-1，而第二群組的記憶方塊可包括記憶方塊0、2、…、N，第一群組的記憶方塊相較於第二群組的記憶方塊可具有較低的V-PASSR。同一群組(不論是第一群組或第二群組)的記憶方塊之間可實體或邏輯性地接續或分開。
第10圖繪示第一記憶方塊的方塊邊界。第一記憶方塊(例如第9圖中所示第一群組中的記憶方塊1與記憶方塊3)，相較於第二記憶方塊(例如第9圖中所示第二群組中的記憶方塊0與記憶方塊2)具有較低的V-PASSR電壓、較低的起始編程偏壓、以及較佳的讀取抗干擾性。每一個第一記憶方塊皆有高方塊邊界與低方塊邊界，舉例而言，記憶方塊1位於高方塊邊界HB_BLK1與低方塊邊界LB_BLK1之間的範圍R1，記憶方塊3位於高方塊邊界HB_BLK2與低方塊邊界LB_BLK2之間的範圍R2。
第11圖繪示積體電路1175的簡化方塊圖，積體電路1175包括NAND快閃記憶陣列1160，NAND快閃記憶陣列1160包括第一記憶方塊與第二記憶方塊以及偏壓電路1168。第一記憶方塊用以回應於第一操作演算法儲存第一使用式樣的資料，第二記憶方塊用以回應於第二操作演算法儲存第二使用式樣的資料，第一使用式樣可用於程式碼快閃記憶應用，而第二使用式樣可用於資料快閃記憶應用。在一些實施例中，記憶陣列1160可包括單階儲存單元(SLC)，在另一些實施例中，記憶陣列1160可包括多階儲存單元(MLC)。行解碼器1161耦接至沿著記憶陣列1160行方向的複數條字元線1162，方塊1166中的列解碼器耦接至一組頁面緩衝區1163，於此例中係經由資料匯流排1167。全域位元線1164耦接至沿著記憶陣列1160列方向的局部位元線(未顯示於圖中)。位址經由匯流排1165傳送至列解碼器1166以及行解碼器1161。資料從積體電路上的其他電路1174(例如包括輸入/輸出埠)經由資料輸入線1173提供，其他電路1174例如為通用處理器、或特殊用途電路、或提供單晶片系統(system-on-a-chip)功能(由記憶陣列1160所支援)模組的組合。資料經由線1173傳送至輸入/輸出埠，或送至積體電路1175內部或外部的其他資料目的地。
控制器1169，例如以狀態機實現，提供信號以控制電壓供應電路1168，使其產生偏壓安排供應電壓，以進行如下描述的各種操作，包括抹除、讀取、以及如上述修改後的ISPP編程。控制器可使用習知的特殊用途邏輯電路實現。在另一實施例中，控制器包括通用處理器，可實現於同一積體電路上，執行電腦程式以控制元件的操作。在又另一實施例中，控制器可使用特殊用途邏輯電路與通用處理器的組合以實現之。
控制器1169可用以實現操作積體電路100的方法，積體電路100包括第一記憶方塊與第二記憶方塊，此操作方法可包括：
在第一記憶方塊執行第一操作演算法以讀取、編程、以及抹除資料；
在第二記憶方塊執行第二操作演算法以讀取、編程、以及抹除資料；
於第一操作演算法讀取操作時，施加字元線通過電壓為第一電壓位準；以及
於第二操作演算法讀取操作時，施加第二字元線通過電壓為第二電壓位準，其中第一電壓位準低於第二電壓位準。
第一操作演算法可包括讀取第一記憶方塊中NAND串列的第一選擇記憶胞的第一讀取操作，第二操作演算法包括讀取第二記憶方塊中NAND串列的第二選擇記憶胞的第二讀取操作。此方法的第一讀取操作時更可施加第一讀取操作字元線通過電壓(V-PASSR1)於NAND串列的未選擇記憶胞，未選擇記憶胞具有V-PASSR1峰值電壓位準，第二讀取操作時更可施加第二讀取操作字元線通過電壓(V-PASSR2)於NAND串列的未選擇記憶胞，未選擇記憶胞具有V-PASSR2峰值電壓位準。V-PASSR1與V-PASSR2係相對於一共同電壓位準，且V-PASSR1峰值電壓位準的平均值低於V-PASSR2峰值電壓位準的平均值。
第一操作演算法可包括編程第一記憶方塊中NAND串列的第一選擇記憶胞的第一編程操作，第二操作演算法可包括編程第二記憶方塊中NAND串列的第二選擇記憶胞的第二編程操作。此方法的第一編程操作時更可施加第一編程偏壓(V-PGM1)於第一選擇記憶胞，第一選擇記憶胞具有V-PGM1峰值電壓位準，第二編程操作時更可施加第二編程偏壓(V-PGM2)於第二選擇記憶胞，第二選擇記憶胞具有V-PGM2峰值電壓位準。V-PGM1峰值電壓位準與V-PGM2峰值電壓位準係相對於一共同電壓位準，且V-PGM1峰值電壓位準的平均值低於V-PGM2峰值電壓位準的平均值。
控制器1169耦接至NAND快閃記憶陣列1160。第一記憶方塊與第二記憶方塊可由方塊邊界區別，方塊邊界包括高方塊邊界以及低方塊邊界。第一記憶方塊包含位址位於高方塊邊界與低方塊邊界之間的記憶胞。高方塊邊界與低方塊邊界至少其中之一可儲存於記憶陣列，或者，高方塊邊界與低方塊邊界至少其中之一可儲存於邊界暫存器1110，控制器1169可由NAND快閃記憶陣列1160或由邊界暫存器1110獲得高方塊邊界與低方塊邊界至少其中之一，控制器1169回應於從積體電路1175外部程序接收到的命令，可調整位於NAND快閃記憶陣列1160中或位於邊界暫存器1110中的高方塊邊界與低方塊邊界至少其中之一。
第12圖繪示如第11圖中的控制器對第一及第二記憶方塊所執行第一及第二操作演算法的簡化流程圖。根據操作於NAND串列中的第一記憶方塊或第二記憶方塊，控制器選擇第一操作演算法或第二操作演算法(1200)。
於第一操作演算法中，若操作係讀取NAND串列中第一選擇記憶胞(1210)，控制器(包括晶片上的支援電路)設定第一記憶方塊的讀取偏壓安排(1212)，此讀取偏壓安排包括第一讀取操作字元線通過電壓(V-PASSR1)，控制器施加讀取偏壓(包括施加V-PASSR1於NAND串列中未選擇記憶胞)及其他電壓以讀取第一選擇記憶胞(1214)。若操作係編程NAND串列中第一選擇記憶胞(1210)，控制器設定第一記憶方塊的編程偏壓(V-PGM1)(1216)，此編程偏壓包括第一反覆序列的編程脈波與驗證操作，控制器施加編程偏壓(包括施加第一反覆序列)於第一選擇記憶胞(1218)。
於第二操作演算法中，若操作係讀取NAND串列中第二選擇記憶胞(1220)，控制器(包括晶片上的支援電路)設定第二記憶方塊的讀取偏壓安排(1222)，此讀取偏壓安排包括第二讀取操作字元線通過電壓(V-PASSR2)，控制器施加讀取偏壓(包括施加V-PASSR2於NAND串列中未選擇記憶胞)及其他電壓以讀取第二選擇記憶胞(1224)。若操作係編程NAND串列中第二選擇記憶胞(1220)，控制器設定第二記憶方塊的編程偏壓(V-PGM2)(1226)，此編程偏壓包括第二反覆序列的編程脈波與驗證操作，控制器施加編程偏壓(包括施加第二反覆序列)於第二選擇記憶胞(1228)。
在第一記憶方塊NAND串列中，距離第一選擇記憶胞數個記憶胞的一未選擇記憶胞，被施加的V-PASSR1峰值電壓位準，會低於在第二記憶方塊NAND串列中，距離第二選擇記憶胞相同數量記憶胞的另一未選擇記憶胞被施加的V-PASSR2峰值電壓位準。V-PGM1第一反覆序列編程脈波中的第一個編程脈波比V-PGM2第二反覆序列中中的第一個編程脈波有較低的電壓位準。
於實際操作時依系統需求，可能會改變記憶體使用方式，例如對一個實體或邏輯方塊施加第一操作演算法後(用於一種資料使用式樣)，控制器可對同一個實體或邏輯方塊施加第二操作演算法(用於另一種資料使用式樣)。為支援此改變功能，控制器可包括邏輯以將用於第一記憶方塊的第一操作演算法改變至用於第二記憶方塊，例如以暫存器或是記憶體的表指定一個或多個記憶方塊的操作模式，此暫存器或表可因應系統改變的需求而更新。
綜上所述，雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．積體電路
110．．．控制電路
122．．．第一記憶方塊
124．．．第二記憶方塊

Claims (18)

  1. 一 種積體電路裝置，包括：
    一第一記憶方塊，包括複數個記憶胞，用以回應於一第一操作演算法儲存一第一使用式樣的資料；
    一第二記憶方塊，包括另外複數個 記憶胞，用以回應於一第二操作演算法儲存一第二使用式樣的資料；以及
    一控制電路，耦接至該第一記憶方塊及該第二記憶方塊，以執行該第一操作演算法以及該第二操作演算法，其中該第一操作演算法中施加的一字元線通過電壓低於該第二操作演算法中施加的一第二字元線通過電壓。
  2. 如申請專利範圍第1項所述之裝置，其中該第一操作演算法包括讀取該第一記憶方塊之NAND串列的一第一選擇記憶胞，施加複數個第一讀取操作字元線通過電壓（V-PASSR1）於NAND串列的未選擇記憶胞，未選擇記憶胞具有複數個第一讀取操作字元線通過電壓峰值電壓位準，該第二操作演算法包括讀取該第二記憶方塊之NAND串列的一第二選擇記憶胞，施加複數個第二讀取操作字元線通過電壓（V-PASSR2）於NAND串列的未選擇記憶胞，未選擇記憶胞具有複數個第二讀取操作字元線通過電壓峰值電壓位準，其中該些第一讀取操作字元線通過電壓與該些第二讀取操作字元線通過電壓係相對於一共同電壓位準，且該些第一讀取操作字元線通過電壓峰值電壓位準的平均值低於該些第二讀取操作字元線通過電壓峰值電壓位準的平均值。
  3. 如申請專利範圍第1項所述之裝置，其中該第一操作演算法包括讀取該第一記憶方塊之NAND串列的一第一選擇記憶胞，施加複數個第一讀取操作字元線通過電壓（V-PASSR1）於NAND串列的未選擇記憶胞，未選擇記憶胞具有複數個第一讀取操作字元線通過電壓峰值電壓位準，該第二操作演算法包括讀取該第二記憶方塊之NAND串列的一第二選擇記憶胞，施加複數個第二讀取操作字元線通過電壓（V-PASSR2）於NAND串列的未選擇記憶胞，未選擇記憶胞具有複數個第二讀取操作字元線通過電壓峰值電壓位準，其中在該第一記憶方塊的NAND串列中，距離該第一選擇記憶胞數個記憶胞的一未選擇記憶胞被施加的該第一讀取操作字元線通過電壓峰值電壓位準，會低於在該第二記憶方塊的NAND串列中，距離該第二選擇記憶胞相同數量記憶胞的另一未選擇記憶胞被施加的該第二讀取操作字元線通過電壓峰值電壓位準。
  4. 如申請專利範圍第1項所述之裝置，其中該第一操作演算法包括編程該第一記憶方塊之NAND串列的一第一選擇記憶胞，施加一第一編程偏壓(V-PGM1)於該第一選擇記憶胞，該第一選擇記憶胞具有複數個第一編程偏壓峰值電壓位準，該第二操作演算法包括編程該第二記憶方塊之NAND串列的一第二選擇記憶胞，施加一第二編程偏壓(V-PGM2)於該第二選擇記憶胞，該第二選擇記憶胞具有複數個第二編程偏壓峰值電壓位準，其中該些第一編程偏壓峰值電壓位準與該些第二編程偏壓峰值電壓位準係相對於一共同電壓位準，且該些第一編程偏壓峰值電壓位準的平均值低於該些第二編程偏壓峰值電壓位準的平均值。
  5. 如申 請專利範圍第1項所述之裝置，其中該第一操作演算法包括編程該第一記憶方塊之NAND串列的一第一選擇記憶胞，施加一第一編程偏壓(V-PGM1)於該第一選擇記憶胞，該第一選擇記憶胞具有複數個第一編程偏壓峰值電壓位準，該第二操作演算法包括編程該第二記憶方塊之NAND串列的一第二選擇記憶胞，施加一第二編程偏壓(V-PGM2)於該第二選擇記憶胞，該第二選擇記憶胞具有複數個第二編程偏壓峰值電壓位準，其中該第一編程偏壓包括一第一反覆序列的編程脈波與驗證操作，該第二編程偏壓包括一第二反覆序列的編程脈波與驗證操作，其中該第一反覆序列中的第一個編程脈波比該第二反覆序列中的第一個編程脈波有較低的電壓位準，該第一反覆序列包括至少一段逐漸增加電壓的編程脈波子序列，該第二反覆序列包括至少一段逐漸增加電壓的編程脈波子序列。
  6. 如申 請專利範圍第1項所述之裝置，其中該字元線通過電壓以及該第二字元線通過電壓包括讀取操作字元線通過電壓。
  7. 一種操作積體電路的方法，該積體電路包括一第一記憶方塊與一第二記憶方塊，該方法包括：
    在該第一記憶方塊中執行一第一操作演算法；
    在該第二記憶方塊中執行一第二操作演算法；
    該第一操作演算法施加一字元線通過電壓於一第一電壓位準；以及
    該第二操作演算法施加一第二字元線通過電壓於一第二電壓位準，該第一電壓位準係低於該第二電壓位準；
    其中該第一記憶方塊 包括複數個記憶胞，用以回應於該第一操作演算法儲存一第一使用式樣的資料，該第二記憶方塊包括另外複數個記憶胞，用以回應於第二操作演算法儲存一第二使用式樣的資料。
  8. 如申請專利範圍第7項所述之方法，其中該第一操作演算法包括讀取該第一記憶方塊之NAND串列的一第一選擇記憶胞的一第一操作，該第二操作演算法包括讀取該第二記憶方塊之NAND串列的一第二選擇記憶胞的一第二操作，該方法更包括：
    在該第一操作中，施加複數個第一讀取操作字元線通過電壓(V-PASSR1)於NAND串列的未選擇記憶胞，未選擇記憶胞具有複數個第一讀取操作字元線通過電壓峰值電壓位準；以及
    在該第二操作中，施加複數個第二讀取操作字元線通過電壓(V-PASSR2)於NAND串列的未選擇記憶胞，未選擇記憶胞具有複數個第二讀取操作字元線通過電壓峰值電壓位準；
    其中該些第一讀取操作字元線通過電壓與該些第二讀取操作字元線通過電壓係相對於一共同電壓位準，且該些第一讀取操作字元線通過電壓峰值電壓位準的平均值低於該些第二讀取操作字元線通過電壓峰值電壓位準的平均值。
  9. 如申 請專利範圍第7項所述之方法，其中該第一操作演算法包括讀取該第一記憶方塊之NAND串列的一第一選擇記憶胞的一第一操作，該第二操作演算法包括讀取該第二記憶方塊之NAND串列的一第二選擇記憶胞的一第二操作，該方法更包括：
    在該第一操作中，施加複數個第一讀取操作字元線通過電壓(V-PASSR1)於NAND串列的未選擇記憶胞，未選擇記憶胞具有複數個第一讀取操作字元線通過電壓峰值電壓位準；以及
    在該第二操作中，施加複數個第二讀取操作字元線通過電壓(V-PASSR2)於NAND串列的未選擇記憶胞，未選擇記憶胞具有複數個第二讀取操作字元線通過電壓峰值電壓位準；
    其中在該第一記憶方塊的NAND串列中，距離該第一選擇記憶胞數個記憶胞的一未選擇記憶胞，被施加的該第一讀取操作字元線通過電壓峰值電壓位準，會低於在該第二記憶方塊的NAND串列中，距離該第二被選擇記憶胞相同數量記憶胞的另一未選擇記憶胞被施加的該第二讀取操作字元線通過電壓峰值電壓位準。
  10. 如申請專利範圍第7項所述之方法，其中該第一操作演算法包括編程該第一記憶方塊之NAND串列的一第一選擇記憶胞的一第一操作，該第二操作演算法包括編程該第二記憶方塊之NAND串列的一第二選擇記憶胞的一第二操作，該方法更包括：
    在該第一操作中，施加一第一編程偏壓(V-PGM1)於該第一選擇記憶胞，該第一選擇記憶胞具有複數個第一編程偏壓峰值電壓位準；以及
    在該第二操作中，施加一第二編程偏壓(V-PGM2)於該第二選擇記憶胞，該第二選擇記憶胞具有複數個第二編程偏壓峰值電壓位準；
    其中該些第一編程偏壓峰值電壓位準與該些第二編程偏壓峰值電壓位準係相對於一共同電壓位準，且該些第一編程偏壓峰值電壓位準的平均值低於該些第二編程偏壓峰值電壓位準的平均值。
  11. 如申 請專利範圍第7項所述之方法，其中該第一操作演算法包括編程該第一記憶方塊之NAND串列的一第一選擇記憶胞的一第一操作，該第二操作演算法包括編程該第二記憶方塊之NAND串列的一第二選擇記憶胞的一第二操作，該方法更包括：
    在該第一操作中，施加一第一編程偏壓(V-PGM1)於該第一選擇記憶胞，該第一選擇記憶胞具有複數個第一編程偏壓峰值電壓位準；以及
    在該第二操作中，施加一第二編程偏壓(V-PGM2)於該第二選擇記憶胞，該第二選擇記憶胞具有複數個第二編程偏壓峰值電壓位準；
    其中 該第一編程偏壓包括一第一反覆序列的編程脈波與驗證操作，該第二編程偏壓包括一第二反覆序列的編程脈波與驗證操作，其中該第一反覆序列中的第一個編程脈波比該第二反覆序列中的第一個編程脈波有較低的電壓位準，該第一反覆序列包括至少一段逐漸增加電壓的編程脈波子序列，該第二反覆序列包括至少一段逐漸增加電壓的編程脈波子序列。
  12. 如申請專利範圍第7項所述之方法，其中該字元線通過電壓以及該第二字元線通過電壓包括讀取操作字元線通過電壓。
  13. 一種積體電路裝置，包括：
    一記憶陣列，包括複數個記憶胞，用以回應於一第一操作演算法儲存一第一使用式樣的資料，並用以回應於一第二操作演算法儲存一第二使用式樣的資料，其中該第一使用式樣包括一第一資料更新率，該第二使用式樣包括一第二資料更新率，且該第二資料更新率高於該第一資料更新率；
    一控制電路，耦接至該記憶陣列，用以分別於該記憶陣列中的一第一記憶方塊及一第二記憶方塊執行該第一操作演算法及該第二操作演算法，其 中該第一操作演算法中施加的一字元線通過電壓，低於該第二操作演算法中施加的一第二字元線通過電壓，該第一記憶方塊與該第二記憶方塊可由方塊邊界區別，方塊邊界包括一高方塊邊界以及一低方塊邊界，該第一記憶方塊包括位址位於該高方塊邊界與該低方塊邊界之間的記憶胞。
  14. 如申 請專利範圍第13項所述之裝置，其中該高方塊邊界與該低方塊邊界至少其中之一儲存於該記憶陣列。
  15. 如申 請專利範圍第13項所述之裝置，更包括複數個暫存器，其中該高方塊邊界與該低方塊邊界至少其中之一儲存於該些暫存器。
  16. 如申 請專利範圍第13項所述之裝置，其中該高方塊邊界與該低方塊邊界至少其中之一，可接收來自該裝置外部程序的命令而調整。
  17. 如申 請專利範圍第13項所述之裝置，包括邏輯以將用於該第一記憶方塊的該第一操作演算法改變至用於該第二記憶方塊。
  18. 如申 請專利範圍第13項所述之裝置，其中該字元線通過電壓以及該第二字元線通過電壓包括讀取操作字元線通過電壓。
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