KR100918591B1 - 이진모드에서 다중상태 비휘발성 메모리 시스템의 선택적작동 - Google Patents

이진모드에서 다중상태 비휘발성 메모리 시스템의 선택적작동 Download PDF

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Abstract

메모리 셀들을 다중 저장상태에서 작동시키는 플래시 비휘발성 메모리 시스템은 그것의 메모리 셀 블록들의 일부 선택되거나 전부를 2 상태에서 작동시키는 능력이 제공된다. 2 상태는 다중 상태들 중 가장 멀리 떨어진 것들이도록 선택되고, 그것에 의하여 2 상태 작동 중에 증가된 마진을 제공한다. 이것은 다중-상태 작동이 제공하는 데이터 저장의 증가된 밀도보다 다음 이점들을 가지는 것이 바람직할 때, 즉 2 상태에서 작동되고 있는 메모리 셀들의 보다 빠른 프로그래밍과 보다 긴 작동수명을 가능하게 한다.

Description

이진모드에서 다중상태 비휘발성 메모리 시스템의 선택적 작동{SELECTIVE OPERATION OF A MULTI-STATE NON-VOLATILE MEMORY SYSTEM IN A BINARY MODE}
본 발명은 일반적으로 비휘발성 메모리 및 그것의 작동, 그리고 보다 상세하게는 다중상태 메모리를 그것이 작동할 수 있는 것보다 적은 상태의 수에서 선택적으로 작동시키기 위한 기술에 관한 것이다.
본 발명의 원리는 현재 존재하고 발달될 새로운 기술에 사용될 것으로 예상되는 다양한 형태의 비휘발성 메모리에 적용된다. 그러나 본 발명의 실행은 대표적으로 플레시(flash) 전기적으로 지울 수 있고 프로그램할 수 있는 읽기전용 메모리(EERPROM)와 관련하여 설명되고, 여기서 저장소자는 예컨대, 부동 게이트(floating gate)이다.
현행 상업제품에서 플래시 EEPROM 배열의 각 부동 게이트 저장소자는 이진모드에서 작용하여 단일 비트의 데이터를 저장하는 것이 보통이고, 부동 게이트 트랜지스터의 문턱레벨들(threshold levels)의 두 범위는 저장레벨들로서 한정된다. 부동 게이트 트랜지스터의 문턱레벨들은 부동 게이트에 저장되는 전하레벨들(charge level)의 범위와 상응한다. 최근 동향은, 메모리 배열의 크기 축소에 더하여, 각각의 부동 게이트 트랜지스터에 1 비트 이상의 데이터를 저장하 여 그러한 메모리 배열의 데이터 저장 밀도를 더 증가시키는 것이다. 이것은 각각의 부동 게이트 트랜지스터에 관한 저장상태들(storage states)로서 2 이상의 문턱레벨들을 한정하여 수행되고, 4개의 그러한 상태들(부동 게이트 저장소자당 2 비트의 데이터)이 현재 상업제품에 포함된되고 있다. 저장소자당 16 상태들 같은 더 많은 저장상태가 예상된다. 각각의 부동 게이트 메모리 트랜지스터는 그것이 실제로 작동될 수 있는 문턱전압들의 어떤 총 범위(윈도우)를 가지며, 그 범위는 상태들이 서로 명확하게 구별되게 상태들 사이에서 플러스 마진(margins)으로 한정되는 상태들의 수로 분할된다.
각각의 메모리 셀(cell)에 저장되는 상태들의 수가 증가함에 따라, 부동 게이트 저장소자에서 프로그램된 전하레벨에서 어떤 이동(shifts)의 허용(tolerance)이 감소한다. 각각의 저장 상태에 대하여 지정된 전하의 범위는 각각의 메모리 셀 저장소자에 저장되는 상태들의 수가 증가함에 따라서 반드시 더 좁게 만들어져야 하고 서로 더 가까이 위치되어야 하기 때문에, 프로그래밍은 증가된 정확도로 수행되어야 하고, 허용될 수 있는 저장된 전하레벨에서 실제이거나 표면상의 이동인 어떤 후-프로그래밍 이동의 정도가 감소된다. 한 셀에 저장된 전하에서 실제 이동은 그 셀의 상태일 대, 그리고 그 셀과 어느 정도 전기적으로 연결되는, 같은 칼럼(column) 또는 로우(row)에 있는 것들, 그리고 라인(line) 또는 노드(node)를 공유하는 것들 같은 다른 셀을 읽고 프로그램하고 지울 때 저해될 수 있다.
저장된 전하에서 표면상 이동은 저장소자 사이의 필드 커플링(field coupling) 때문에 일어난다. 이 커플링의 정도는 집적회로 제조 기술 향상 결과로 서 메모리 셀 배열의 크기가 줄어들고 있음에 따라서 필연적으로 증가하고 있다. 문제는 서로 다른 시간에 프로그램된 인접한 셀들의 두 세트(set) 사이에서 가장 현저하게 발생한다. 한 세트의 셀들은 전하레벨을 한 세트의 데이터에 상응하는 그것들의 부동 게이트에 더하도록 프로그램된다. 제2 세트의 셀들이 제2 세트의 데이터로 프로그램된 후, 제1 세트의 셀들의 부동 게이트로부터 읽은 전하레벨들은 제1 세트와 연결되는 제2 세트의 부동 게이트 상의 전하의 효과 때문에 프로그램된 것과 종종 다르게 나타난다. 이것은 유핀효과(Yupin effect)로서 알려지고, 본 명세서에서 참조로서 통합되는 미국특허 제5,867,429호 및 5,930,167호에 개시된다. 이들 특허는 두 세트의 부동 게이트들을 서로 물리적으로 격리시키는 것, 또는 제2 세트의 부동 게이트 상의 전하의 효과를 제1 세트의 그것을 읽을 때 고려하는 것을 개시한다. 또한, 특허 제5,930,167호는 데이터를 초기에 프로그램하는데 필요한 시간을 단축시키기 위하여 캐시 메모리로서 다중상태 메모리의 부분을 단지 두 상태에서 또는 감소된 마진으로 선택적으로 프로그래밍 하는 방법을 개시한다. 이 데이터는 후에 읽히고 2 이상의 상태에서, 또는 증가된 마진으로 메모리 내로 재프로그램된다.
이 효과는 다양한 형태의 플래시 EEPROM 셀 배열에 존재한다. 한 디자인의 NOR 배열은 인접한 비트 (컬럼) 라인들 사이에 연결된 그것의 메모리 셀과 워드(word) (로) 라인들에 연결된 제어 게이트들을 가진다. 각각의 셀은 시리즈로 형성된 선택 트랜지스터가 있거나 없는 않은 하나의 부동 게이트 트랜지스터, 또는 단일 선택 트랜지스터에 의해 분리되는 두 개의 부동 게이트 트랜지스터를 포함한 다. 그러한 배열들과 저장 시스템에서 그것들의 사용 예가 다음 SanDisk Corp.의 미국특허와 계류중인 출원에서 주어지고 그것들은 본 명세서에 참조로서 통합된다: 미국특허 제5,095,344호, 제5,172,338호, 제5,602,987호, 제5,663,901호, 제5,430,859호, 제5,657,332호, 제571,180호, 제5,890,192호 및 6,151,248호, 그리고 2000.2.17.자로 제출된 일련번호 09/505,555 및 2000.10.22.자로 제출된 09/667,344.
한 디자인의 NAND 배열은 비트 라인과 선택 트랜지스터를 통하는 기준 전위(reference potential) 사이에서 시리즈 스트링으로 양 단에 연결된 8, 16 또는 32 같은 다수의 메모리 셀을 가진다. 워드 라인들은 다른 시리즈 스트링으로 셀의 제어 게이트들과 연결된다. 그러한 배열들과 그것들의 작동의 관련 실시예가 본 명세서에서 참조로서 통합되는 다음 미국 특허에서 주어진다: 제5,570,315호, 제5,774,397호 및 제6,046,935호. 간단히 말해서, 인커밍(incoming) 데이터의 별개의 논리 페이지(logical pages)로부터의 2 비트 데이터가 두 단계에서 개개의 셀의 4 상태 중 하나로 프로그램되는데, 우선 셀을 한 비트의 데이터에 따른 한 상태로 프로그래밍하고, 그 다음에 데이터가 그것을 만드는 것이 필요하다면, 그 셀을 제2 비트의 인커밍 데이터에 따른 그것의 상태 중 다른 한 상태로 재프로그래밍한다.
개개의 메모리 셀의 프로그래밍 상태의 수를 증가시키는 것의 다른 가능성 있는 불리한 효과는 지속될 수 있는 삭제/프로그래밍 사이클의 수의 의미에서 메모리 셀의 수명을 저하키는 것이다. 이것은 셀에 다중상태를 저장하는데 요구되는 프로그래밍의 보다 높은 정확도로 인한 것이다. 반복적인 사용 후 유전체에서 트랩(trap)되는 전하 때문에, 또는 다른 요인 때문에, 메모리 셀들이 다수의 사이클을 통하여 배열된 후 필요한 고 정확성으로 다중상태에서 프로그램하는 시간이 더 걸릴 수 있고 작동하는 것이 더 어려워질 수 있다.
간단하게 그리고 일반적으로, 비휘발성 메모리 시스템 및 그것을 작동시키는 방법이 제공되고, 여기서 보통은 적어도 4 상태들이 각각의 메모리 셀 저장소자로 프로그램되며, 그것에 의하여 셀당 적어도 2 비트를 저장하지만, 프로그램 성능을 향상시키거나, 지속될 수 있는 삭제 및 프로그래밍 사이클의 수의 의미에서 메모리 부분의 수명을 연장시키거나, 일부 다른 이점을 얻는데 필요하거나 바람직할 때 선택적인 기초에서 저장소자당 보다 소수의 상태를 저장하는 것이 제공된다. 적어도 4 상태들은 문턱레벨들의 작동 윈도우를 가로질러 서로 분리되는 적어도 4 문턱레벨 범위들 중 하나로 셀의 저장소자를 프로그래밍하여 메모리 셀에 보통 제공된다. 정규보다 적은 상태들을 저장하는 예로서, 2 상태들만 저장하도록 변환될 때, 서로 가장 멀리 떨어진 적어도 4 문턱레벨 범위들 중 2개가 사용된다. 전술한 4 상태 NAND 형 메모리에서 실행될 때, 단지 한 페이지부터의 비트들(bits)이 최대량으로 서로 분리되는 2개의 문턱레벨들로 한번에 프로그램된다. 프로그래밍은 제2 페이지 데이터 비트들을 프로그래밍하는 단계가 선택된 셀에 관하여 단지 생략되도록 하여 선택된 그룹의 메모리 셀들에 4에서 2 상태로 변환된다.
본 발명의 부가적인 양상, 특징, 이점 및 적용이 다음 대표적인 실시예의 상 세한 설명에 포함되고, 그러한 상세한 설명은 첨부 도면과 함께 고려되어야 한다.
도1은 실행되는 본 발명의 다양한 양상이 실행되도록 도시된 비휘발성 메모리 시스템의 블록도이다.
도2는 NAND 형일 때 도1의 실재 회로 및 메모리 배열의 구성을 나타낸 도면이다.
도3은 반도체 기판에 형성된 NAND 형 메모리 배열의, 칼럼을 따라서 본 단면도이다.
도4는 도3의 메모리 배열의 4-4 구역에서 취해진 단면도이다.
도5는 도3의 메모리 배열의 5-5 구역에서 취해진 단면도이다.
도6은 도2~5의 NAND 메모리 셀 배열의 작동 전압의 예를 나타낸 표이다.
도7은 도2~5의 NAND 메모리 셀 배열의 다른 특징을 나타낸 도면이다.
도8은 4 상태에서 작동될 때 도2~5의 NAND 메모리 셀 배열의 문턱전압의 실재 분포의 예를 나타낸 도면이다.
도9는 도2~5의 메모리 셀 배열에서 사용될 수 있는 프로그래밍 전압 신호의 예를 나타낸 도면이다.
도10A 및 10B는 도2~5의 메모리 셀 배열을 프로그램하기 위한 다중상태 기술을 도시한 전압 문턱레벨 분포를 나타낸 도면이다.
도11은 부가된 기준전압을 읽고 검증하여 도10A 및 10B의 다중상태 전압 문턱레벨 분포를 재현한 도면이다.
도12는 2 상태에 프로그램됐을 때 도2~5의 배열의 메모리 셀의 전압 문턱레벨 분포를 나타낸 도면이다.
비휘발성 메모리 시스템의 예
도1~7과 관련하여, 본 발명의 다양한 양상이 실행되는 특정 비휘발성 메모리 시스템이 특정 실시예를 제공하기 위하여 설명된다. 도1은 플래시 메모리 시스템의 블록도이다. 매트릭스에 배열된 다수의 메모리 셀들(M)을 포함하는 메모리 셀 배열(1)은 칼럼 제어회로(2), 로(row) 제어회로(3), c-소스(c-source) 제어회로(4) 및 c-p-웰(c-p-well) 제어회로(5)에 의해 제어된다. 칼럼 제어회로(2)는, 메모리 셀들(M)에 저장된 데이터를 읽고, 프로그램 작동 중에 메모리 셀(M)의 상태를 결정하고, 프로그래밍을 촉진하거나 저해하기 위한 비트 라인들(bit lines : BL)의 전위레벨들(potential levels)을 제어하기 위해, 메모리 셀 배열(1)의 비트 라인들(BL)에 연결된다. 로 제어회로(3)는, 워드 라인들(word lines : WL) 중 하나를 선택하고, 읽기 전압들(read voltages)을 인가하고, 칼럼 제어회로(2)에 의해 제어되는 비트 라인 전위레벨들과 결합된 프로그램 전압들을 인가하고, 메모리 셀들(M)이 형성되는 (도3에서 "c-p-웰"로 표시된) p-형 영역의 전압과 연결된 삭제 전압을 인가하기 위해, 워드 라인들(WL)에 연결된다. c-소스 제어회로(4)는 메모리 셀들(M)에 연결된 (도2에서 "c-소스"로 표시된) 공통 소스 라인을 제어한다. c-p-웰 저어회로(5)는 c-p-웰 전압을 제어한다.
메모리 셀들(M)에 저장된 데이터는 칼럼 제어회로(2)에 의해 읽히고 I/O 라 인 및 데이터 입/출력 버퍼(6)를 통하여 외부 I/O 라인들로 출력된다. 메모리 셀들에 저장되는 프로그램 데이터는 외부 I/O 라인들을 통하여 데이터 입/출력 버퍼(6)로 입력되고, 칼럼 제어회로(2)로 전송된다. 외부 I/O 라인들은 제어기(20)에 연결된다.
플래시 메모리 장치를 제어하기 위한 명령 데이터는 제어기(20)와 연결되는 외부 제어라인들에 연결된 명령 인터페이스로 입력된다. 명령 데이터는 플레시 메모리에 어떤 작동이 요구되는지를 통지한다. 입력 명령은 칼럼 제어회로(2), 로 제어회로(3), c-소스 제어회로(4), c-p-웰 제어회로(5) 및 데이터 입/출력 버퍼(6)를 제어하는 상태기계(state machine)(8)로 전송된다. 상태기계(8)는 READY/BUSY 또는 PASS/FAIL 같은 플레시 메모리의 상태 데이터를 출력할 수 있다.
제어기(20)는 퍼스널 컴퓨터, 디지털 카메라, 또는 퍼스널 디지털 보조수단 같은 호스트(host) 시스템과 연결되거나 연결될 수 있다. 메모리 배열(1)로 또는 그것으로부터 데이터를 저장하거나 읽는 것 같은 명령을 개시하고 그러한 데이터를 제공하거나 수신하는 것이 호스트이다. 제어기는 그러한 명령을 명령회로들(7)에 의해 번역되고 실행될 수 있는 명령신호들로 변환한다. 제어기는 메모리 배열에 기록되거나 그것으로부터 읽히는 사용자 데이터에 관한 버퍼 메모리를 전형적으로 포함한다. 전형적인 메모리 시스템은 제어기(20)를 포함하는 하나의 집적회로 칩(21), 메모리 배열 및 관련 제어기, 입/출력 그리고 상태기계 회로들을 각각 포함하는 하나 이상의 집적회로 칩들(22)을 포함한다. 물론, 추세는 메모리 배열과 시스템의 제어회로들을 하나 이상의 집적회로 칩들에 집적하는 것이다. 메모리 시 스템은 호스트 시스템의 일부로서 끼워 넣어질 수 있고, 또는 호스트 시스템들의 메이팅 소켓(mating socket) 내로 제거 가능하게 삽입할 수 있는 메모리 카드에 포함될 수 있다. 그러한 카드는 전체 메모리 시스템을 포함할 수 있고, 또는 주변 회로와 관련된 제어기 및 메모리 배열이 각각의 카드에 제공될 수 있다.
도2와 관련하여, 메모리 셀 배열(1)의 구조 예가 설명된다. NAND 형의 플래시 EEPROM이 실시예로서 설명된다. 특정 실시예에서, 메모리 셀들(M)은 1,024 블록으로 분할된다. 각각의 블록에 저장된 데이터는 동시에 삭제된다. 따라서 블록은 동시에 삭제 가능한 다수의 셀들의 최소 단위이다. 이 실시예의 각각의 블록에는, 짝수(even) 칼럼들 및 홀수(odd) 칼럼들으로 분할되는 8,512 칼럼들이 있다. 비트 라인들은 또한 짝수 비트 라인들(BLe) 및 홀수 비트 라인들(BLo)로 분할된다. 각각의 게이트 전극에서 워드 라인들(WL0에서 LW3)에 연결된 4개의 메모리 셀들은 NAND 셀 유닛을 형성하기 위해 시리즈로 연결된다. NAND 셀 유닛의 일 단자(terminal)는 게이트 전극이 제1 선택 게이트 라인(SGD)에 연결된 제1 선택 트랜지스터(S)를 통하여 상응하는 비트 라인(BL)에 연결되고, 다른 단자는 게이트의 전극이 제2 선택 게이트 라인(SGS)에 연결된 제2 선택 트랜지스터(S)를 통하여 c-소스에 연결된다. 간소화를 위해 4개의 부동 게이트 트랜지스터들이 각각의 셀 유닛에 포함되는 것으로 나타날 지라도, 8, 16 또는 32 같은, 보다 많은 수의 트랜지스터들이 사용된다.
이 실시예에서, 사용자 데이터 읽기 및 프로그래밍 작동 중에, 4,256 셀들(M)이 동시에 선택된다. 선택된 셀들(M)은 같은 워드 라인(WL), 예컨대 WL2 및 같은 종류의 비트 라인(BL), 예컨대 짝수 비트 라인들 BLe0에서 BLe4255를 갖는다. 그러므로, 532 바이트의 데이터가 동시에 읽히거나 프로그램될 수 있다. 동시에 읽히거나 프로그램된 이 532B 데이터는 "페이지(page)"를 논리적으로 형성한다. 그러므로, 한 블록은 적어도 8 페이지를 저장할 수 있다. 각각의 메모리 셀(M)이 2 비트의 데이터를 저장할 때, 즉 다중레벨 셀, 한 블록은 셀 저장마다 2 비트인 경우에 16 페이지를 저장한다. 이 실시예에서, 이 경우에 각각의 메모리 셀들의 부동 게이트인, 각각의 메모리 셀들의 저장소자는 2 비트의 사용자 데이터를 저장한다.
도3은 도2에서 개략적으로 도시된 형태인 NAND 셀 유닛의 단면도를 비트 라인(BL) 쪽으로 나타낸다. p-형 반도체 기판(9)의 포면에서, p-형 영역 c-p-웰(11)이 형성되고, c-p-웰은 c-p-웰을 p-형 기판으로부터 전기적으로 절연시키기 위해 n-형 영역(10)에 의해 둘러싸인다. n-형 영역(10)은 제1 접촉홀(contact hole)(CB) 및 n-형 확산층(diffusion layer)(12)을 통하여 제1 금속(M0)으로 만들어진 c-p-웰 라인에 연결된다. p-형 영역 c-p-웰(11)은 제1 접촉홀(CB) 및 p-형 확산층(13)을 통하여 또한 c-p-웰 라인에 연결된다. c-p-웰 라인은 c-p-웰 제어회로(5)에 연결된다(도1).
각각의 메모리 셀은 셀에 저장되는 데이터, 게이트 전극을 형성하는 워드 라인(WL), 그리고 p-형 확산층(12)으로 만들어진 드레인(drain) 및 소스 전극과 상응하는 상당량의 전하를 저장하는 부유 게이트(FG)를 가진다. 부동 게이트(FG)는 터널 옥사이드 필름(tunnel oxide film)(14)을 통하여 c-p-웰의 표면에 형성되다. 워드 라인(WL)은 절연체 필름(15)을 통하여 부동 게이트(FG) 상에 적층된다. 소스 전극은 제2 선택 트랜지스터(S) 및 제1 접촉홀(CB)를 통하여 제1 금속(M0)으로 만들어진 공통 소스 라인(c-소스)에 연결된다. 공통 소스 라인은 c-소스 제어회로(4)에 연결된다. 드레인 전극은 제1 선택 트랜지스터(S), 제1 접촉홀(CB), 제1 금속(M0)의 중간 와이어링(intermediate wiring) 및 제2 접촉홀(V1)을 통하여 제2 금속(M1)으로 만들어진 비트 라인(BL)에 연결된다. 비트 라인은 칼럼 제어회로(2)에 연결된다.
도4 및 도5는 각각 메모리 셀(도3의 4-4 부분) 및 선택 트랜지스터(도3의 5-5 부분)의 워드 라인(WL2) 쪽으로 단면도를 나타낸다. 각각의 칼럼은 샐로우 트렌치 절연(shallow trench isolation : STI)으로 알려진, 기판에 형성되고 절연 물질로 충전된 트렌치에 의해 이웃 칼럼들로부터 절연된다. 부동 게이트들(FG)은 STI 및 절연체 필름(15) 및 워드 라인(WL)에 의해 서로 절연된다. 최근, 부동 게이트들(FG) 사이의 간격이 0.1um 보다 좁아지고 있고, 부동 게이트들 사이의 용량 결합(capacitive coupling)이 증가하고 있다. 선택 트랜지스터(S)의 게이트 전극(SG)이 부동 게이트(FG) 및 워드 라인(WL)과 같은 형성 과정 단계에서 형성되기 때문에, 그것은 적층된 게이트 구조를 나타낸다. 이들 두 개의 선택 게이트 라인들(SG)은 라인들의 단부에서 분로(分路)된다.
도6의 표I은, 특정 실시예에서 각각의 메모리 셀의 부동 게이트가 2 비트를 저장하고 상태 "11", "10", "01", "00" 중 하나를 가지는, 메모리 셀 배열(1)을 작동시키기 위해 인가되는 전압들을 개괄한다. 이 표는 워드 라인 "WL2" 및 "BLe"의 비트 라인들이 읽기 및 프로그래밍을 위해 선택되는 경우를 나타낸다. c-p-웰을 20V의 삭제 전압으로 높이고 선택된 블록의 워드 라인들(WL)을 접지하여(ground), 선택된 블록의 데이터가 삭제된다. 선택되지 않은 블록들의 워드 라인들(WL) 전체, 비트 라인들(BL), 선택 라인들(SG) 및 c-소스는 부동 상태에 놓이고, 이것들은 c-p-웰과 용량 연결로 인하여 거의 20V로 상승된다. 그러므로, 강한 전기장이 선택된 메모리 셀들(M)의 터널 옥사이드 필름들(14)(도4 및 도5)에만 적용되고, 선택된 메모리 셀들의 데이터는 터널 전류가 터널 옥사이드 필름(14)을 가로질러 흐르고 있을 때 삭제된다. 이 실시예에서, 삭제된 셀은 4개의 가능한 프로그램된 상태들 중 하나, 즉 "11"이다.
프로그래밍 작동 중에 부동 게이트(FG)에 전자들을 저장하기 위하여, 선택된 워드 라인(WL2)이 프로그램 펄스 Vpgm에 연결되고 선택된 비트 라인들(BLe)은 접지된다. 한편, 프로그래밍이 일어나지 않을 메모리 셀들(M)에 프로그램을 억제하기 위하여, 상응하는 비트 라인들(BLe)이 선택되지 않은 비트 라인들(BLo)들 뿐만 아니라, 예컨대 3V 전력공급의 Vdd에 연결된다. 선택되지 않은 워드 라인들(WL0, WL1, WL3)은 10V에 연결되고, 제1 선택 게이트(SGD)는 Vdd에 연결되고, 제2 선택 게이트(SGS)는 접지된다. 그 결과, 프로그램되고 있는 메모리 셀(M)의 채널 전위(channel potential)가 0V로 세팅된다. 프로그램 억제에서 채널 전위는 워드 라인들(WL)과 용량 연결에 의해 끌어올려지고 있는 채널 전위의 결과로서 약 6V로 상승된다. 전술한 바와 같이, 강한 전기장이 프로그래밍 중에 메모리 셀들(M)의 터널 옥사이드 필름들(14)에만 적용되고, 터널 전류가 삭제와 비교해서 반대 방향 으로 터널 옥사이드 필름(14)을 가로질러 흐른 후, 논리 상태가 "11"에서 다른 상태 "10", "01" 또는 "00" 중 하나로 변환된다.
읽기 및 검증 작동에서, 선택 게이트들(SGD 및 SGS) 및 선택되지 않은 워드 라인들(WL0, WL1 및 WL3)은 이것들을 패스 게이트들로서 만들기 위한 4.5V의 읽기 패스 전압(read pass voltage)으로 상승된다. 선택된 워드 라인(WL2)은, 전압의 레벨은 관련 메모리 셀의 문턱전압이 그러한 레벨에 도달했는지를 결정하기 위하여 각각의 읽기 및 검증 작동에 관하여 특정된 전압에 연결된다. 예컨대, READ 10 작동에서, 선택된 워드 라인(WL2)이 접지되어, 문턱전압이 0V 보다 높은지가 탐지된다. 이 읽기 경우에, 읽기 전압은 0V 라고 말할 수 있다. VERIFY01 작동에서, 선택된 워드 라인(WL2)은 2.4V로 연결되어, 문턱전압이 2.4V에 도달했는지가 검증된다. 이 검증 경우에, 검증 레벨이 2.4V 라고 말할 수 있다.
선택된 비트 라인들(BLe)은 고 레벨, 예컨대 0.7V로 미리 하전된다(pre-charged). 문턱전압이 읽기 또는 검증 레벨보다 높은 경우, 관련 비트 라인(BLe)의 전위레벨은 비전도성(non-conductive) 메모리 셀(M) 때문에 고 레벨을 유지한다. 한편, 문턱전압이 읽기 및 검증 레벨보다 낮은 경우, 관련 비트 라인(BLe)의 전위레벨은 전도성 메모리 셀(M) 때문에 예컨대 0.5보다 낮은 저 레벨로 감소한다. 읽기 및 검증 작동의 보다 상세한 설명이 이하에서 설명된다.
도7은 도1의 칼럼 제어회로(2)의 부분을 나타낸다. 비트 라인들(BLe 및 BLo)의 각각의 쌍이 2개의 데이터 저장(DS1 및 DS2) 레지스터들을 포함하는 데이터 저장부분(16)에 연결되고, 각각은 1 비트의 데이터를 저장할 수 있다. 데이터 저 장부분(16)은 읽기 또는 검증 작동 중에 선택된 비트 라인(BL)의 전위레벨을 검지하고 데이터를 이진 방식으로 저장하고, 프로그램 작동에서 비트 라인 전압을 제어한다. 데이터 저장부분(16)은 "EVENBL" 및 "ODDBL"의 신호들 중 하나를 선택하여 선택된 비트 라인(BL)에 선택적으로 연결된다. 데이터 저장부분(16)은, 읽기 데이터를 출력하고 프로그램 데이터를 저장하기 위해 I/O 라인에 또한 연결된다. I/O 라인은 도1과 관련하여 전술한 바와 같이 데이터 입/출력 버퍼(6)에 연결된다.
저장소자당 2 이상의 상태들로 메모리 시스템의 작동
도8은 각각의 부동 게이트 저장소자가 각각의 메모리 셀(M)에 2 비트의 데이터, 즉 4개의 데이터 상태를 저장할 때, 메모리 셀 배열(1)에 관한 문턱전압 분포(distribution)를 도시한다. 곡선(25)은 삭제된 상태("11" 데이터 상태)에 있는 배열(1) 내에서 셀들의 문턱전압(VT)의 분포를 나타내고, 음의 문턱전압레벨들이다. "10" 및 "00" 사용자 데이터를 각각 저장하는 메모리 셀들의 문턱전압 분포(26 및 27)가 0V와 1V 사이 및 1V와 2V 사이에 있도록 나타낸다. 곡선(28)은 "01" 데이터 상태로 프로그램된 셀들의 분포를 나타내고, 최고 문턱전압레벨이 읽기 패스 전압의 2V보다 크고 4.5 보다 작게 세팅된다.
이 실시예에서, 단일 메모리 셀(M)에 저장된 2 비트 각각은 별개의 논리 페이지로부터이다. 즉, 각각의 메모리 셀에 저장된 2 비트의 각 비트가 각각으로부터의 별개의 논리 페이지 어드레스를 가진다는 것이다. 하부 페이지 어드레스(=0,2,4,...,16,382)가 입력될 때, 도8에 도시된 우측 비트가 액세스(access)된다. 상부 페이지 어드레스(=1,3,5,...,16,383)가 입력될 때, 좌 측 비트가 액세스된다.
향상된 신뢰성을 제공하기 위하여, 더 빽빽한 분포가 더 넓은 읽기 마진(그것들 사이의 거리)을 가져오기 때문에, 개개의 분포가 조여지는 것(좁혀진 분포)이 낫다. 본 발명에 따라서, 분포 폭은 프로그래밍 속도에서 뚜렷한 하락없이 보다 빽빽하게 만들어진다.
본 명세서에서 참조로서 통합되는 논문 "다중레벨 NAND EEPROM에 관한 빠르고 정확한 프로그래밍 방법"(Digest of 1995 Symposium on VLSI Technology, pp129~130)에 따라서, 원칙적으로, 분포를 0.2V-폭으로 제한하는 것은 통상의 반복 프로그래밍 펄스가 스텝(step) 사이에서 0.2V 증분됨(incremented)을 요한다. 분포를 0.05V-폭 내로 조이기 위하여, 0.05V-스텝-업(step-up) 펄스들이 요구된다. 프로그래밍 전압에서 그러한 작은 스텝 증분으로 셀들을 프로그램하기 위하여, 프로그래밍 시간이 4의 계수(factor)로 증가된다. 그러나, 후술될 본 발명의 원칙적인 양상에 따라서, 프로그래밍 시간에서 그러한 상당한 증가는 문턱전압 분포의 폭을 줄이는데 필요하지 않다.
도9는 실제 프로그래밍 펄스 기술을 나타낸다. 프로그래밍 전압(Vpgm) 파형이 도시된다. 프로그래밍 전압(Vpgm)은 많은 펄스들로 나뉘고, 펄스마다 0.2V 증가된다. 이 특정 실시예에서, Vpgm의 시작 레벨은 12V이다.
펄스들 사이의 기간에서, 검증 (읽기) 작동들이 수행된다. 즉, 병렬식으로 프로그램되는 각각의 셀의 프로그램된 레벨은 그것이 프로그램되는 검증 레벨과 같은지 또는 그것보다 큰지를 결정하기 위해 각각의 프로그래밍 펄스 사이에서 읽힌 다. 만일 주어진 메모리 셀의 문턱전압이 검증 레벨을 넘는다면, Vpgm는 주어진 셀의 시리즈 셀 유닛이 0V에서 Vdd로 연결되는 비트 라인의 전압을 상승시켜서 제거된다. 병렬식으로 프로그램되는 셀들의 다른 것들의 프로그래밍은 그것들이 그것들의 검증 레벨에 차례로 도달할 때까지 계속된다. 셀의 마지막 프로그래밍 펄스 중에 문턱전압이 검증 레벨 아래에서 그것 위로 이동할 때, 문턱전압의 이동은 0.2V의 Vpgm 스텝 크기와 동일하다. 그러므로, 문턱전압들이 0.2V-폭 내에서 제어된다.
도10A 및 도10B는 전술한 형태의 배열에서 4-상태 NAND 메모리 셀을 프로그래밍하는 특정 실재 기술을 도시한다. 제1 프로그래밍 패스에서, 셀의 문턱레벨이 하부 논리 페이지로부터의 비트에 따라서 세팅된다. 그 비트가 "1"이면, 그것은 전에 지워진 결과로서의 상태에 있기 때문에 아무것도 행해지지 않는다. 그러나, 그 비트가 "0"이면, 셀의 레벨은 제1 프로그램된 상태(34)로 증가된다. 그것은 제1 프로그래밍 패스를 완결한다.
제2 프로그래밍 패스에서, 셀의 문턱레벨이 상부 논리 페이지로부터 셀에 저장되는 비트에 따라 세팅된다. 만일 "1" 이면, 셀이 하부 페이지 비트의 프로그래밍에 의존하여 모두 "1"의 상부 페이지 비트를 수행하는 상태들(33 또는 34) 중 한 상태에 있기 때문에 프로그래밍이 일어나지 않는다. 그러나, 상부 페이지 비트가 "0"이면, 셀이 제2 시간 프로그램된다. 제1 패스 결과 셀이 삭제된 상태(33)로 남아있다면, 도10B에서 상부 화살표에 의해 도시된 것처럼 셀은 그 상태로부터 최고 최대 상태(36)로 프로그램된다. 그러나, 제1 프로그래밍 패스 결과 셀이 상태(34) 로 프로그램되었다면, 도10B에서 하부 화살표에 도시된 것처럼 셀은 그 상태에서 상태(35)로 제2 패스에서 더 프로그램된다. 제2 패스의 결과는 제1 패스 프로그래밍의 결과를 변경하지 않고 상부 페이지로부터 "0"을 저장하도록 지정된 상태로 셀을 프로그램하는 것이다.
물론, 메모리가 4 이상의 상태들로 작동된다면, 상태들의 수와 동일한 메모리 셀들의 한정된 전압 문턱 윈도우 내에 다수의 분포들이 있을 것이다. 또한, 특정 비트 패턴들이 각각의 분포에 할당되었더라도, 상이한 비트 패턴들이 할당될 수 있고, 그러한 경우 사이에서 프로그래밍이 일어나는 상태들은 도10A 및 도10B에 도시된 것들과 다를 수 있다. 몇 가지 그러한 변화가 NAND 시스템의 배경에서 앞서 참조된 특허에서 논의된다. 또한, 다중상태에서 작동되는 NAND 및 다른 형태의 메모리 배열에서 유핀효과의 영향을 줄이기 위한 기술이 2001년 7월 27일자로 Jian Chen, Tomoharu Tanaka, Yupin Fong 및 Khandker N. Quader에 의해 제출된 "다중 데이터 상태에서 작동되는 비휘발성 메모리의 저장소자들 사이의 결합의 효과를 줄이기 위한 작동 기술"이란 제목의 미국특허출원에서 상술된다. 이 출원은 또한 본 명세서에서 참조로서 통합된다.
도11은 셀이 4개의 문턱상태들 중 어느 상태에 있는지를 결정하기 위하여 각각의 셀을 읽는데 사용되는 전압들을 도시한다. 전압 VV10, VV00 및 VV01은 각각 셀들의 상태를 검증하기 위한 프로그래밍 중에 메모리 셀들의 10, 00, 00 및 01 저장상태를 읽는데 사용된 기준전압이다. 이 검증은 보통 반복 프로그래밍 펄스들 사이 에서 일어난다. 각각 이들 프로그램-검증 전압들 중 하나를 가지게 되는 프로그램된 분포들은 도시된 바와 같이 분포의 하부 단과 일치한다.
분포 33~36 중 인접한 것들 사이에서 대략 중간에 위치한 전압 0, VR00 및 VR01은 메모리 셀 배열로부터 데이터를 읽는데 사용된다. 이것들은 읽히고 있는 각 셀의 문턱전압 상태와 비교되는 문턱전압들이다. 이것은 셀로부터 측정된 전류 또는 전압을 각각 기준전류들이나 전압들과 비교하여 수행된다. 이들 읽기 전압들과 프로그램된 문턱전압 분포들 사이에 마진이 존재하고, 따라서 분포들이 읽기 전압 0, VR00 및 VR01 중 어느 것과 겹치지 않는 한, 전술한 바와 같이, 방해(disturbs) 등으로부터 분포들의 일부 스프레딩(spreading)을 허용한다. 그러나, 저장 상태 분포들의 수가 증가함에 따라서, 이 마진은 줄어들고, 프로그래밍은 그러한 스프레딩을 막기 위하여 보다 정확성을 가지고 바람직하게 수행된다.
저장소자당 2 상태로 메모리 시스템의 작동
전술한 다중상태 메모리의 2 상태 작동이 도12에 도시된다. 도10 및 도11의 제1 두 상태들(33 및 36) 만이 프로그램되고, 도12에서는 각각 33' 및 36'로 구별된다. 셀에 저장되어야 하는 한 데이터 비트가 "1"이면 프로그래밍 작동 중에 그 셀과 관련하여 어떤 동작도 취해지지 않는다. 그것의 문턱레벨은 삭제된 문턱레벨 분포(33') 내에 존속한다. 그러나, 셀에 저장되어야 하는 데이터 비트가 "0"이면 셀은 그것의 문턱레벨을 분포(36')로 이동시키도록 도9에 도시된 방식으로 프로그램된다. 이것은 도10B에 도시된 바와 같이, "0"의 상부 페이지 비트가 삭제된 상 태(33)로부터 프로그램된 상태(36)로 프로그램될 때와 같은 방식으로 행해진다. 기준전압(VV01)은 다중상태 경우와 같은 방식으로 프로그래밍을 검증하는데 사용된다. 이 기술의 한가지 이점은 메모리의 벌크(bulk)가 전술한 기술에 따라서 다중상태에서 프로그램되는 동안에 2-상태에서 일부 셀들을 프로그램하는 것이 매우 쉽다는 것이다. 또는, 다중상태나 2-상태에서 전체 메모리 셀 배열을 작동시키도록 상태기계(8) 내에 세팅되는 퓨즈 또는 펌웨어에 의해 세팅될 수 있는 메모리 집적회로 칩이 산출된다. 프로그래밍은 2-상태에서만 작동할 때 하부 페이지의 프로그래밍이 생략되는 것을 제외하고, 2 이상의 상태에서 작동할 때와 마찬가지로 2 상태에서 작동할 때도 잔존한다.
개개의 셀들을 읽는 것은 그것들의 문턱 상태들이 삭제된 분포(33') 내로 떨어지는지 또는 프로그램된 분포(36') 내로 떨어지는지를 결정하기 위해 기준(VR00)을 사용한다. 셀이 상태 33 또는 36 중 하나로 프로그램되는지를 결정하기 위해 0 볼트의 하부 기준 및 보다 높은 기준(VR01)이 사용되는데 비해(도11), 이것은 다중상태 읽기와 다르다. 2-상태 작동 중에 어떤 데이터도 다중상태 분포(34 또는 35) 내로 프로그램되지 않기 때문에(도12), 분포들(33',36')의 대충 중간에 있는 비-0(non-zero) 기준 VR00이 2-상태에 프로그램된 메모리 셀들을 읽는데 사용된다. 이것은 이들 분포들과 읽기 중에 사용된 기준 사이의 마진을 다중상태 읽기 작동 중의 그것보다 상당히 증가시킨다. 그러므로, 그러한 분포들의 더 많은 스트레딩과 이동이, 실제 그리고 명백히, 2-상태 모드에서 허용될 수 있다.
이 기술의 주요 이점은 프로그래밍, 읽기 및/또는 삭제 작동들로 인한 프로그램되거나 삭제된 셀의 전하레벨들의 방해 효과에 있어서 감소이다. 특히, 데이터를 읽기 위한 비-0, 양의 읽기 문턱전압(VR00)의 사용은 메모리 셀들의 허용 대 읽기 방해의 효과를 증가시킨다. 알려진 바와 같이, 삭제 분포(33')는 그러한 셀들 및 읽히고 있는 같은 로의 다른 것들의 결과로서 양의 방향으로 움직이기 쉽다. 그리고 이 효과는 메모리 셀들이 다수의 삭제/프로그래밍 사이클에 종속됨에 따라서 보다 일반적이게 된다. 대부분의 적용에서, 삭제된 상태는 또한 프로그램된 상태들 중 하나이다. 도11과 관련하여 설명된 바와 같이, 0 볼트가 음의 문턱 분포(33') 내의 셀들을 읽기 위한 문턱 브레이크포인트(breakpoint) 레벨로서 사용되고, 시간에 걸친 분포의 양의 이동은 0 볼트에 도달하고 심지어 양이 되는 원하지 않는 효과를 가질 수 있다. 이것은 메모리 셀들이 프로그램되는 두 문턱레벨들 사이의 브레이크포인트로서 읽기 중에 0 볼트가 사용되는 실제 2-상태 (이진) 메모리 시스템에서 또한 일어날 수 있다. 그러나, 도12의 제2 프로그램된 상태 분포(36')가 VR01 검증 레벨과 프로그래밍의 결과로서 삭제된 분포(33')로부터 상당한 마진으로 분리되기 때문에, 보다 높은 읽기 문턱 브레이크포인트(VR00)가 그것들의 저장된 상태들이 잘못 읽히기 전에 분포(33')의 상당히 많은 양(positive)의 이동을 허용한다. 이것은 다중상태 작동에 관한 것과 마찬가지로 2-상태 작동에 관한 문턱 윈도우를 유지한다는 상당한 이점이다.
도12의 증가된 마진의 사용의 다른 이점은 데이터가 유지되는 시간의 길이가 증가된다는 것이다. 분포 33' 및 36'은 데이터 레벨들이 문턱 VR00에 의해 잘못 읽히기 전에 상당량 이동할 수 있다. 그러한 이동이 일어나는 비율은 메모리 셀들이 받게 되는 삭제/프로그래밍 사이클의 수가 증가함에 따라서 증가한다. 그러므로, 읽기 방해의 감소 및/또는 데이터 유지에 있어서 증가가 메모리의 수명을 증가시키게 된다.
더 넓은 마진은 또한 프로그래밍이 다중-비트 프로그래밍에서보다 2-상태 경우에서 비트당 훨씬 빨라지도록 하는데, 각각의 프로그램된 셀의 최후 문턱레벨이 그러한 좁은 분포에 포함될 필요가 없기 때문이다. 보다 높은 ΔVpgm(도9) 또는 보다 높은 절대 전압들이 셀을 프로그램하는데 필요한 시간을 감소시키기 위해 사용될 수 있고, 그것은 보다 높은 마진으로 허용될 수 있는 분포(36')를 넓히게 될 것이다.
전술한 방식으로 이진 작동을 또한 제공하는 멀티-상태 메모리 구조가 많이 사용된다. 메모리 시스템의 몇몇 블록들(1)(도2)은, 나머지 블록들이 다중-상태 저장으로 작동하는 동안에, 2-상태 저장을 위해 지정될 수 있다. 이것은 상태기계(8) 내에 세팅되고, 여기서 프로그래밍 및 읽기 중 저장 상태들의 수는 데이터가 프로그램되거나 읽히고 있는 블록의 물리적 어드레스, 또는 물리적 어드레스와 관련된 어드레스에 달려있다.
특정 적용에서, 데이터가 가장 빈번히 기록되는 메모리 셀 블록들은 2 상태에서 작동되고, 보다 덜 빈번히 재기록되는 나머지 블록들은 다중-상태에서 작동된 다. 빈번히 재기록되는 데이터의 예들은 시스템 파일 배치표(FAT), 블록 사이클 카운트(counts) 및 플래시 EEPROM 시스템을 작동시키는 부분으로 저장되는 다른 오버헤드 데이터 같은, 사용자 데이터가 저장되는 메모리 블록들의 표를 포함한다. FAT 표에 관해서는, 그것의 빈번한 업데이트가 사용자 데이터를 저장할 때보다 FAT 표를 업데이트할 때 기록되는 적은 양의 데이터를 지정하는 호스트 시스템에서 쉽게 확인될 수 있다. 그러한 확인된 FAT 표 데이터는 제어기(20)(도1)에 의해 2 상태에서 작동하는 블록으로 전달된다. 메모리 셀 블록 경험(experience) 카운트 및 다른 그러한 오버헤드 데이터에 관해서는, 제어기(20)가 그러한 데이터가 기록되는 블록을 알고 있고, 따라서 그러한 블록들의 작동이 2 상태로 세팅된다. 내성 한계에 도달한 블록들을 교체하는 조급한 필요성은, 완전히 제거되지 않는다면, 적어도 다소라도 조절된다.
본 발명의 다른 적용은 메모리 배열의 적어도 일부 블록들을 다중-상태로부터 2-상태 작동으로 전환하는 것인데, 이것은 메모리의 수명 동안에 그렇게 하는 것이 유리하게 될 때이다. 이것은 예컨대, 다른 블록들보다 훨씬 많은 데이터 재기록을 수신하고 있는 블록들에 관하여 다이나믹하게 행해질 수 있다. 다른 실시예는 다중-상태에서 작동할 때 삭제/프로그래밍 사이클의 내성 한계수에 도달하고 있는 선택된 블록들의 2-상태로 작동을 전환하는 것이다. 메모리 셀들의 상태가 계속된 다중-상태 작동을 배제하더라도, 그것들은 도12와 관련하여 설명된 기술에 따라서 그 후에 2-상태에서 작동될 수 있다. 물론, 블록들의 수의 2배가 4 상태에서와 같은 양의 데이터를 2 상태에서 저장하기 위해 사용되는데 필요하다. 각각의 블록들이나 블록들의 그룹의 삭제/프로그래밍 사이클의 수의 카운트는 한 형태의 작동으로부터 다른 것으로 블록을 전환해야 할 때를 결정할 수 있는 데이터를 상태기계(8)에 제공하기 위하여 유지되어야 한다. 카운트되고 있는 개개의 블록에서 그러한 카운트의 유지는 미국특허 제5,043,940호에서 설명된다. 또한, 2000년 2월 17일자로 제출된 미국출원번호 제09/505,555호에서 설명된 것처럼, 사이클 카운트는 카운트되고 있는 것과 다른 블록에서 함께 유지될 수 있다. 사이클 카운트를 발생시키는 특정 기술은 2000년 10월 14일자로 제출된 미국출원번호 09/662,032호에서 설명된다. 전술한 특허 및 특허출원들은 여기서 참조로서 통합된다.
본 발명의 특정 실시예들의 전술한 설명에서, 다중-상태 작동은 4 상태를 포함하였다. 물론, 다중-상태 작동은 8 또는 16 같은 4 이상의 상태를 포함할 수 있고, 여기서 문턱전압 분포들은 훨씬 좁게 유지되고 그것들 사이의 마진은 4 상태에 관한 도10 및 도11에서 도시된 것보다 작게 만들어진다. 또한, 2 상태 모드가 보다 큰 마진을 제공하고 수명을 연장하고 프로그래밍의 효율을 증가시키기 위한 대안으로서 설명되었더라도, 상기 대안은 정규 작동에서 사용된 상태의 수보다 적은 2 저장 상태보다 많은 저장 상태를 이용할 수 있다. 예컨대, 정규 다중-상태 작동이 16 상태를 프로그램하고 읽는다면, 상기 대안은 최대량, 가장 낮은 것, 가장 높은 것 및 그것들 사이에서 균등하게 이격된 2개의 다른 것으로 분리되는 그러한 저장 상태들 중 4개로 제한될 수 있다.
유전체 저장소자의 교호 사용
플래시 EEPROM 메모리 셀들의 전술한 실시예들은 전하 저장 소자로서 전도성 부동 게이트를 이용하는 셀의 형태와 관련하여 상술되었다. 그러나, 본 발명은 부동 게이트 대신에 개개의 메모리 셀에서 저장소자로서 전하 트래핑(trapping) 유전체를 사용하는 시스템에서 또한 수행될 수 있다. 유전체 저장소자는 전도성 제어 게이트와 셀의 채널 영역 내의 기판 사이에 삽입된다. 유전체는 부동 게이트와 같은 크기 및 위치를 가진 개개의 소자들로 분리될 수 있을지라도, 전하가 그러한 유전체에 의해 국부적으로 트랩되므로 일반적으로 그럴 필요가 없다. 전하 트래핑 유전체는 선택 트랜지스터 등에 의해 점유되는 영역을 제외하고는 전체 어레이에 걸쳐 연장될 수 있다.
유전체 저장소자 메모리 셀들은 본 명세서에서 참조로서 통합되는 다음 기술적 논문 및 특허에서 일반적으로 설명된다. Chan 등, "진성 단일-트랜지스터 옥사이드-나이트라이드-옥사이드 EEPROM 장치", IEEE Electron Device Letters, Vol. EDL-8, No.3, 1987년 3월, PP. 93~95; Nozaki 등, "반도체 디스크 적용을 위한 MONOS 메모리 셀을 가진 1-Mb EEPROM", IEEE Journal of Solid State Circuits, Vol.26, No.4, 1991년 4월, pp.497~501; Eitan 등, "NROM: 새로운 국소화된 트래핑, 2-비트 비휘발성 메모리 셀", IEEE Electron Device Letters, Vol.21, No.11, 2000년 11월, PP. 543~545, 및 미국특허 제5,851,881호.
실용적인 두 가지의 2 특정한 전하 트래핑 유전체 물질 및 구성이 있다. 하나는 실리콘 다이옥사이드가 기판 상에 처음으로 성장된 3-층 유전체이고, 실리콘 나이트라이드의 층이 그 위로 적층되고, 실리콘 옥사이드의 다른 층이 실리콘 나이트라이드 층("ONO") 위로 성장 및/또는 적층된다. 두 번째 것은 게이트와 반도체 기판면 사이에 삽입된 실리콘 리치 실리콘 다이옥사이드의 단일층이다. 이 후자의 물질은 본 명세서에서 참조로서 통합되는 다음 두 논문에서 상술된다: DiMaria 등, "SiO2 인젝터와 부동 폴리크리스탈린 실리콘 저장층을 사용하는, 전기적으로 변경할 수 있는 읽기 전용 메모리", J. Appl. Phys. 52(7), 1981년 7월, pp.4825~4842; Hori 등, "비휘발성 메모리 적용을 위해 Si-삽입된 게이트-SiO2를 가진 MOSFET", IEDM 92, 1992년 4월, pp.469~472.
본 발명이 특정 실시예들과 그것들의 변형예들에 관하여 설명되었더라도, 본 발명은 다음 청구항들의 전체 범위 내에서 보호되는 것으로 이해되어야 한다.

Claims (12)

  1. 함께 삭제가능한 메모리셀 블록들로 배열된 메모리셀들을 구비한 플래시 비휘발성 메모리 시스템을 선택적으로 작동시키는 방법으로서, 개개의 메모리셀들은 2비트 이상(즉, 적어도 제1 및 제2 비트들)의 데이터를 저장하기 위해 4개 이상의 겹치지 않는 문턱저장레벨들(즉, 적어도 제1, 제2, 제3 및 제4 레벨들)에서 작동하고, 제1 레벨은 프로그래밍이 일어나는 삭제된 레벨이며 제4 레벨은 제1 레벨로부터 가장 멀리 떨어져 있고, 여기서 개개의 메모리셀들의 프로그래밍은, 제1 비트의 값에 따라, 메모리셀을 제1 레벨에 유지시키거나 메모리셀의 문턱을 제1 레벨로부터 제2 레벨로 이동시킴으로써 제1 프로그래밍 패스 동안 제1 논리페이지로부터의 제1 비트의 데이터를 메모리셀에 기입하는 것과, 그 후에 제2 비트의 값에 따라, 메모리셀의 문턱을 제2 레벨로부터 제3 레벨로 이동시키거나 제1 레벨로부터 제4 레벨로 이동시킴으로써 제2 프로그래밍 패스 동안 제2 논리페이지로부터의 제2 비트의 데이터를 메모리셀에 기입하는 것을 포함하고, 상기 선택적 작동 방법은,
    개개의 메모리셀들에 단지 1비트의 데이터를 저장하기 위해 메모리 시스템 내에서 하나 이상의 메모리셀 블록을 지정하는 단계;
    프로그래밍 동안, 데이터가 기입되도록 지정된 메모리셀 블록의 어드레스가 상기 지정된 하나 이상의 메모리셀 블록에 대응하는지 여부를 확인하는 단계;
    데이터가 기입되도록 지정된 메모리셀 블록의 어드레스가 상기 지정된 하나 이상의 메모리셀 블록에 대응하지 않는 경우, 제1 및 제2 프로그래밍 패스들 모두를 사용하여, 상기 지정된 하나 이상의 메모리셀 블록이 아닌 다른 메모리셀 블록의 개개의 메모리셀들에 데이터를 기입하는 단계로서, 상기 다른 메모리셀 블록의 프로그래밍은 주어진 양만큼 연속적으로 증가하는 크기를 갖는 연속 펄스들을 사용하여 일어나는 단계; 및
    데이터가 기입되도록 지정된 메모리셀 블록의 어드레스가 상기 지정된 하나 이상의 메모리셀 블록에 대응하는 경우, 제1 프로그래밍 패스를 생략하고 제2 프로그래밍 패스를 사용하여, 상기 지정된 하나 이상의 메모리셀 블록의 개개의 메모리셀들에 데이터를 기입하는 단계로서, 여기서 상기 지정된 하나 이상의 메모리셀 블록의 메모리셀들은 제1 레벨 또는 제4 레벨에만 개별적으로 프로그래밍되고, 제1 레벨로부터 제4 레벨로 상기 지정된 하나 이상의 블록의 프로그래밍은 상기 주어진 양을 초과하는 양만큼 연속적으로 증가하는 크기를 갖는 연속 펄스들을 사용하여 일어나고, 이에 의해 제4 레벨에서 상기 지정된 하나 이상의 블록의 메모리셀들의 문턱레벨들의 분포가 제1 및 제2 프로그래밍 패스들 모두가 사용되는 경우에 일어나는 것보다 넓은 단계;
    를 포함하는 것을 특징으로 하는 메모리 시스템의 선택적 작동 방법.
  2. 제1항에 있어서, 상기 하나 이상의 메모리셀 블록을 지정하는 단계는 상기 하나 이상의 메모리셀 블록을 어드레싱하여 접속(access)되는 기록(record)에 상기 지정을 유지하는 것을 포함하고, 상기 대응 여부를 확인하는 단계는 데이터가 기입되도록 지정된 메모리셀 블록의 어드레스를 사용하여 상기 기록에 접속하는 것을 포함하는 것을 특징으로 하는 메모리 시스템의 선택적 작동 방법.
  3. 제2항에 있어서, 상기 기록은 파일 배치표(FAT)의 부분으로서 유지되는 것을 특징으로 하는 메모리 시스템의 선택적 작동 방법.
  4. 제2항에 있어서, 상기 메모리 시스템 작동 방법은 개개의 메모리셀 블록들이 견디는 다수의 프로그래밍 및 삭제 사이클들의 추가 기록을 유지하는 단계를 더 포함하고, 상기 하나 이상의 메모리셀 블록을 지정하는 단계는 예정된 수의 프로그래밍 및 삭제 사이클들에 도달한 블록을 지정하는 것을 포함하는 메모리 시스템의 선택적 작동 방법.
  5. 메모리 시스템에 있어서,
    동시에 삭제가능한 블록들로 조직화된 재프로그래밍가능 전하저장소자들을 구비한 비휘발성 메모리셀들의 어레이; 및
    상태기계를 포함하는 프로그래밍 회로들;
    을 포함하며, 상기 상태기계는, 어드레싱된 블록의 개개의 전하저장소자들에 저장된 전하 레벨들이 삭제된 범위로부터 3개 이상의 추가적인 겹치지 않는 범위들 중 하나 내에 있을 때까지 제1 증분 변화율로 증가하게 하는 대응하는 2개 이상의 연속 프로그래밍 작동들에서, 2페이지 이상의 사용자 데이터로부터의 2비트 이상의 데이터가 상기 개개의 전하저장소자들에 프로그래밍되게 하지만, 지정된 하나 이상의 블록이 어드레싱되는 것에 응답하여, 상기 2개 이상의 연속 프로그래밍 작동들 중 하나만을 실행함으로써, 상기 지정된 하나 이상의 블록의 전하저장소자들에 저장된 전하 레벨들이 삭제된 범위로부터 상기 3개 이상의 범위들 중 상기 삭제된 범위로부터 가장 멀리 떨어진 하나 내에만 있을 때까지 제2 증분 변화율로 증가하게 제어하여, 지정된 하나 이상의 어드레스를 가진 블록의 전하저장소자당 단지 1비트의 데이터를 프로그래밍하도록 상기 전하저장소자들의 프로그래밍을 제한하고,
    여기서 전하 레벨에 있어 상기 제2 증분 변화율은 상기 제1 증분 변화율보다 크고, 이에 의해 상기 2개 이상의 연속 프로그래밍 작동들 중 단지 하나에 의한 프로그래밍은 상기 가장 멀리 떨어진 범위 내의 전하 레벨들의 분포가 상기 2개 이상의 연속 프로그래밍 작동들 모두에 의한 프로그래밍보다 넓게 하는 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서, 상기 프로그래밍 회로들은 사용자 데이터보다 빈번히 재기입되는 시스템 작동 데이터를 상기 지정된 하나 이상의 메모리셀 블록에 프로그래밍하는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서, 상기 지정된 하나 이상의 메모리셀 블록에 프로그래밍된 상기 시스템 작동 데이터는 시스템 파일 배치표(FAT)를 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제5항에 있어서, 상기 비휘발성 메모리셀들의 어레이는 비트라인들과 전압원 사이에서 반도체 기판을 가로질러 제1 방향으로 연장하는 8개 이상의 메모리셀 트랜지스터들의 시리즈 스트링들을 포함하고, 워드라인들은 상기 기판을 가로질러 제2 방향으로 상기 스트링들을 가로질러 연장하고, 상기 제1 및 제2 방향들은 서로 직교하고, 상기 전하저장소자들은 상기 워드라인들이 가로지르는 메모리셀 트랜지스터들의 스트링들 내에 위치하는 것을 특징으로 하는 메모리 시스템.
  9. 제5항에 있어서, 상기 전하저장소자들은 전기전도성 부동게이트들을 포함하는 것을 특징으로 하는 메모리 시스템.
  10. 삭제
  11. 삭제
  12. 삭제
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