JP2005503640A - 二進モードでの多状態不揮発性メモリシステムの選択的動作 - Google Patents
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Abstract
通常はそのメモリセルを多数の記憶状態で動作するフラッシュ形不揮発性メモリシステムに、代わりにメモリセル・ブロックのうちの選択された数個または全部を２つの状態に動作する能力が提供される。その２つの状態は、多数の状態のうちの最も離れている状態であるように選択され、このことにより増大したマージンが２状態動作時に提供される。このことにより、多状態動作が提供する高密度のデータ記憶よりも高速のプログラミングおよび長い動作寿命という利点の方がより望ましいときに、２状態に動作されるメモリセルの高速プログラミングおよび長い動作寿命を許容する。
Description
【技術分野】
【０００１】
本発明は、不揮発性メモリとその動作とに関し、具体的には、動作できる状態の数より少ない数の状態で多状態メモリを選択的に動作する技術に関する。
【背景技術】
【０００２】
本発明の原理は、現存するものおよび開発されつつある新技術を使うよう考慮されているものなどの種々の不揮発メモリに応用される。しかし、本発明の実施構成は、例として、記憶素子がフローティングゲートであるフラッシュ形の電気的に消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）に関して記載される。
【０００３】
現在の商業製品ではフラッシュＥＥＰＲＯＭアレイの各フローティングゲート記憶素子が二進モードで動作することにより単一のビットのデータを記憶するのが普通であり、その場合、フローティングゲート・トランジスタのしきい値レベルの２つの範囲が記憶レベルとして定義される。フローティングゲート・トランジスタのしきい値レベルは、そのフローティングゲートに記憶されている充電レベルの範囲に対応する。メモリアレイのサイズを小さくすることに加えて、各フローティングゲート・トランジスタに１ビットより多いデータを記憶することによってこの様なメモリアレイのデータ記憶密度をさらに高めることが趨勢となっている。このことは、各フローティングゲート・トランジスタについて２つより多いしきい値レベルを記憶状態として定めることにより達成され、４つのこの様な状態（フローティングゲート記憶素子１個あたり２ビットのデータ）が今日では商業製品に包含されている。記憶素子１個あたり１６状態などの１記憶素子あたりもっと多くの記憶状態が考慮されている。各フローティングゲート・メモリ・トランジスタは、その範囲内では実用的に動作できるというしきい値電圧の一定の総範囲（ウィンドウ）を持ち、この範囲は、それについて定められている数の状態と、それらの状態を互いに明確に区別できるようにする上記状態間のマージンとに分割される。
【０００４】
各メモリセルに記憶される状態の数が多くなればなるほど、フローティングゲート記憶素子におけるプログラムされている充電レベルのシフトについての許容範囲は小さくなる。各メモリセル記憶素子に記憶される状態の数が多くなればなるほど、各記憶状態に割り当てられる充電の範囲は必然的に狭くされ、かつ、互いに近くに置かれなければならないので、プログラミングはますます精密に行われなければならず、かつ、記憶される許容可能な充電レベルにおけるプログラミング後のシフトの程度は、現実のシフトであっても見かけ上のシフトであっても、小さくなる。１つのセルに記憶されている電荷の現実のシフトは、このセルの状態、そして同じコラムまたはロウに存するセルやラインまたはノードを共有するセルなどの、このセルと或る程度電気的に結合している他のセルを読み出したりプログラムしたり消去したりするとき、妨害されることがあり得る。
【０００５】
記憶されている電荷の見かけ上のシフトは、記憶素子間のフィールド結合に起因して生じる。この結合の程度は、集積回路製造技術の進歩の結果としてメモリセルアレイのサイズが小さくなりつつあるので、必然的に大きくなりつつある。問題としては、別々のときにプログラムされた２組の隣接するセルの間に最もはっきり生じることが挙げられる。１組のセルは、１組のデータに対応する電荷のレベルをそれらのフローティングゲートに加えるようにプログラムされる。第１の組のものと結合している第２の組のフローティングゲート上の電荷の効果によって、セルの第２の組が第２のデータとともにプログラムされた後、セルの第１の組のフローティングゲートから読み出される電荷レベルがプログラムされたものと異なるように思われることがよくある。このことはユーピン（Ｙｕｐｉｎ）効果として知られており、米国特許第５，８６７，４２９号（特許文献１）および５，９３０，１６７号（特許文献２）に記載されている。これらの特許は、その全体が参照により本明細書で援用されている。これらの特許は、２組のフローティングゲートを互いに物理的に隔離すること、または第１の組のものを読み出すときに第２の組のフローティングゲート上の電荷の効果のいずれかを考慮することを記載している。さらに、特許第５，９３０，１６７号には、データを初めにプログラムするのに必要とする時間を短縮するために、僅か２つの状態または小さくされたマージンで多状態メモリの複数の部分をキャッシュメモリとして選択的にプログラムする方法が記載されている。このデータは後に読み出され、３つ以上の状態または大きくされたマージンで、メモリにプログラムし直される。
【０００６】
この効果は、種々のフラッシュＥＥＰＲＯＭセルアレイに存在する。ＮＯＲアレイの一つの設計では、隣接するビット（コラム）ライン間に接続されるメモリセルと、ワード（ロウ）ラインに接続されるコントロールゲートとを有する。個々のセルは、直列に接続された選択トランジスタが形成されるか、または形成されない１つのフローティングゲート・トランジスタのいずれかを包含するか、或いは単一の選択トランジスタにより分離される２つのフローティングゲート・トランジスタを包含する。記憶システムにおけるこの様なアレイとその使用方法の例が次のサンディスクコーポレーションの米国特許および係属中の特許出願に記載されている。これらの特許および特許出願とは、米国特許第５，０９５，３４４号（特許文献３）、第５，１７２，３３８号（特許文献４）、第５，６０２，９８７号（特許文献５）、第５，６６３，９０１号（特許文献６）、第５，４３０，８５９号（特許文献７）、第５，６５７，３３２号（特許文献８）、第５，７１２，１８０号（特許文献９）、第５，８９０，１９２号（特許文献１０）、第６，１５１，２４８号（特許文献１１）、２０００年２月１７日出願の特許出願第０９／５０５，５５５号（特許文献１２）および２０００年９月２２日出願の特許出願第０９／６６７，３４４号（特許文献１３）である。これらの特許および特許出願は、その全体が参照により本明細書で援用されている。
【０００７】
ＮＡＮＤアレイの一つの設計では、両端の選択トランジスタを通してビットラインおよび基準電位の間に直列ストリングをなして接続された複数の（８個、１６個または３２個もの）メモリセルを有する。ワードラインは、異なる直列ストリング内のセルのコントロールゲートと接続されている。この様なアレイおよびその動作の適切な例が、次の米国特許に記載されている。これら特許とは、米国特許第５，５７０，３１５号（特許文献１４）、第５，７７４，３９７号（特許文献１５）および第６，０４６，９３５号（特許文献１６）である。これら特許は、その全体が参照により本明細書で援用されている。手短に言えば、到来するデータの異なる論理ページからのデータの２ビットが、個々のセルの４つの状態のうちの１つに２ステップで、即ち初めにデータの１ビットによってセルを１つの状態にプログラムするステップと、その後、もしそのデータが必要とするならば、到来するデータの第２のビットによってそのセルを他の状態にプログラムし直すステップとで、プログラムされる。
【０００８】
個々のメモリセルのプログラミング状態の数を増やすことに伴う他の潜在的に不利な効果は、メモリセルが耐えることのできる消去／プログラミングのサイクル数で表わしたメモリセルの寿命が減少することである。このことは、多数の状態を１つのセルに記憶させるために必要なプログラミングの精度が高いことに起因する。反復使用後に誘電体に電荷が捉えられるので、または他の要因により、メモリセルが多数のサイクルを経た後に所要の高精度でプログラムするためにはより長い時間がかかり、かつ、多状態で動作することがより困難になる可能性がある。
【特許文献１】
米国特許第５，８６７，４２９号
【特許文献２】
米国特許第５，９３０，１６７号
【特許文献３】
米国特許第５，０９５，３４４号
【特許文献４】
米国特許第５，１７２，３３８号
【特許文献５】
米国特許第５，６０２，９８７号
【特許文献６】
米国特許第５，６６３，９０１号
【特許文献７】
米国特許第５，４３０，８５９号
【特許文献８】
米国特許第５，６５７，３３２号
【特許文献９】
米国特許第５，７１２，１８０号
【特許文献１０】
米国特許第５，８９０，１９２号
【特許文献１１】
米国特許第６，１５１，２４８号
【特許文献１２】
米国特許出願第０９／５０５，５５５号
【特許文献１３】
米国特許出願第０９／６６７，３４４号
【特許文献１４】
米国特許第５，５７０，３１５号
【特許文献１５】
米国特許第５，７７４，３９７号
【特許文献１６】
米国特許第６，０４６，９３５号
【特許文献１７】
ジアン・チェン、タナカ，トモハル、フォン，ユーピンおよびクオダー，カンドカー エヌ．による“多数のデータ状態で動作される不揮発性メモリの記憶素子間の結合の効果を減少させる動作手法”という２００１年６月２７日出願の米国特許出願
【特許文献１８】
米国特許第５，０４３，９４０号
【特許文献１９】
米国特許出願第０９／６６２，０３２号
【特許文献２０】
米国特許第５，８５１，８８１号
【非特許文献１】
“多レベルのＮＡＮＤ ＥＥＰＲＯＭのための高速で精密なプログラミング方法”，ＶＬＳＩ技術に関する１９９５年のシンポジムウムの摘要，ｐ．１２９〜１３０
【非特許文献２】
チャンら著，“真正単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス”，ＩＥＥＥ電子デバイス・レターズ，ＥＤＬ−８巻，第３号，１９８７年３月，ｐ．９３〜９５
【非特許文献３】
ノザキら著，“半導体ディスク・アプリケーション用のＭＯＮＯＳメモリセルを有する１ＭｂのＥＥＰＲＯＭ”，ＩＥＥＥ固体回路ジャーナル，２６巻，第４号，１９９１年４月，ｐ．４９７〜５０１
【非特許文献４】
エイタンら著，“ＮＲＯＭ：新規の局所化トラッピング、２ビット不揮発性メモリセル”，ＩＥＥＥ電子デバイス・レターズ，２１巻，第１１号，２０００年１１月，ｐ．５４３〜５４５
【非特許文献５】
ディマリアら著，“Ｓｉ濃厚ＳＩＯ2 インジェクターと浮動多結晶珪素記憶層とを用いる電気的に変更可能なリードオンリメモリ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２（７），１９８１年７月，ｐ．４８２５〜４８４２
【非特許文献６】
ホリら著，“不揮発性メモリ・アプリケーション用のＳｉ打ち込みゲート−ＳＩＯ2 絶縁体を有するＭＯＳＦＥＴ”，ＩＥＤＭ９２，１９９２年４月，ｐ．４６９〜４７２
【発明の開示】
【課題を解決するための手段】
【０００９】
手短にかつ一般的に言えば、不揮発性メモリシステムおよびこれを動作する方法が提供され、この場合、個々のメモリセルの記憶素子に通常は少なくとも４つの状態がプログラムされ、このことにより１セルあたり少なくとも２ビットが記憶されるが、プログラミング性能を改善し、または耐えることのできる消去／プログラミングのサイクル数で表わしたメモリの一部の寿命を延ばし、或いは、他の何らかの利益を得ることが必要であるかまたは望ましいときに、１記憶素子あたり選択的により少ない状態を記憶させるための対策が講じられる。しきい値レベルの動作ウィンドウ全体にわたって互いに分離されている少なくとも４つのしきい値レベルの範囲のうちの１つにセルの記憶素子をプログラムすることによって通常は少なくとも４つの状態がメモリセルに設けられる。通常より少ない状態を記憶させる例として、２状態のみを記憶するように切り換えられた場合、互いに最も遠く分離されている少なくとも４つのしきい値レベル範囲のうちの２つが使用される。上述した４状態のＮＡＮＤ形メモリで実施されたとき、１ページのみからのビットが互いに最大量分離されている２つのしきい値レベルに一度にプログラムされる。選択されたセルについて第２のページのデータビットをプログラムするステップを単に省略させることによって、メモリセルの選択されたグループにおいてプログラミングが４状態から２状態に切り換えられる。
【００１０】
本発明の付加的な態様、特徴、利点および用途が代表的な実施形態についての次の説明に含まれ、この説明は添付図面と関連して考慮されるべきである。
【発明を実施するための最良の形態】
【００１１】
不揮発性メモリシステム例
図１〜７を参照して、特定の例を示す目的として、本発明の種々の態様が実施される特定の不揮発性メモリシステムについて説明する。図１は、フラッシュメモリシステムのブロック図である。マトリックスに配列された複数のメモリセルＭを含むメモリセルアレイ１は、コラム制御回路２、ロウ制御回路３、ｃソース制御回路４およびｃ−ｐウェル制御回路５によって制御される。メモリセル（Ｍ）に記憶されているデータを読み出し、プログラム動作中にメモリセル（Ｍ）の状態を決定し、プログラミングを促進するか、或いはプログラミングを抑制するべくビットライン（ＢＬ）の電位レベルを制御するために、コラム制御回路２は、メモリセルアレイ１のビットライン（ＢＬ）に接続される。ロウ制御回路３は、ワードライン（ＷＬ）に接続され、ワードライン（ＷＬ）のうちの１つを選択し、読み出し電圧を印加し、コラム制御回路２によって制御されるビットライン電位レベルと組み合わされたプログラム電圧を印加し、メモリセル（Ｍ）が形成されるｐ形領域（図３において“ｃ−ｐウェル”１１とラベルが付けられている）の電圧と結合された消去電圧を印加する。ｃソース制御回路４は、メモリセル（Ｍ）に接続されている共通ソースライン（図２において“ｃソース”とラベルが付けられている）を制御する。ｃ−ｐウェル制御回路５は、ｃ−ｐウェル電圧を制御する。
【００１２】
メモリセル（Ｍ）に記憶されているデータは、コラム制御回路２により読み出され、Ｉ／Ｏラインおよびデータ入出力バッファ６を介して外部Ｉ／Ｏラインに出力される。メモリセルに記憶されることになるプログラムデータは、外部Ｉ／Ｏラインを介してデータ入出力バッファ６に入力され、コラム制御回路２に転送される。外部Ｉ／Ｏラインは、コントローラ２０に接続されている。
【００１３】
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ２０と接続されている外部制御ラインに接続されているコマンド・インターフェースに入力される。コマンドデータは、どんな動作が要求されているかをフラッシュメモリに知らせる。入力されたコマンドは、コラム制御回路２、ロウ制御回路３、ｃソース制御回路４、ｃ−ｐウェル制御回路５およびデータ入出力バッファ６を制御する状態マシン８に転送される。状態マシン８は、ＲＥＡＤＹ／ＢＵＳＹ（レディー／ビジー）またはＰＡＳＳ／ＦＡＩＬ（パス／フェイル）等のフラッシュメモリの状況データを出力することができる。
【００１４】
コントローラ２０は、パーソナルコンピュータ、デジタルカメラ、或いはパーソナルデジタルアシスタント等のホストシステムと接続されているか或いは接続可能である。メモリアレイ１にデータを記憶したり読み出したりするなどのコマンドを開始し、そのデータをそれぞれ送信したり受信したりするのはホストである。コントローラは、この様なコマンドを、コマンド回路７により解釈され実行され得るコマンド信号に変換する。コントローラは、一般に、メモリアレイに書き込まれるか、またはメモリアレイから読み出されるユーザデータのためのバッファメモリも含んでいる。代表的なメモリシステムは、コントローラ２０を含む１つの集積回路チップ２１と、メモリアレイおよび付随する制御回路、入出力回路および状態マシン回路を各々含む１つ以上の集積回路チップ２２とを包含する。もちろん、システムのメモリアレイおよび制御回路を１つ以上の集積回路チップに統合することが趨勢となっている。メモリシステムは、ホストシステムの一部分として埋め込まれてもよく、或いは、ホストシステムの結合ソケットに取り外し可能に挿入可能なメモリカードに包含されてもよい。この様なカードは、メモリシステム全体を包含してもよいが、コントローラおよびメモリアレイを関連する周辺回路と共に別々のカードに設けてもよい。
【００１５】
図２を参照して、メモリセルアレイ１の構造例を説明する。例としてＮＡＮＤ形フラッシュＥＥＰＲＯＭを説明する。メモリセル（Ｍ）は、特定の例において１，０２４個のブロックに分割されている。各ブロックに記憶されているデータは同時に消去される。よって、ブロックは、同時に消去可能なセルの数の最小単位である。各ブロックにおいて、この例では、偶数番号のコラムと奇数番号のコラムとに分割された８，５１２個のコラムがある。ビットラインも偶数番号のビットライン（ＢＬｅ）および奇数番号のビットライン（ＢＬｏ）に分割されている。各ゲート電極においてワードライン（ＷＬ０〜ＷＬ３）に接続されている４個のメモリセルが直列に接続されてＮＡＮＤセルユニットを形成する。ＮＡＮＤセルユニットの１つの端子は、第１の選択トランジスタ（Ｓ）を介して対応するビットライン（ＢＬ）に接続され、そのゲート電極は第１の選択ゲートライン（ＳＧＤ）に結合され、もう一つの端子は、第２の選択トランジスタ（Ｓ）を介してｃソースに接続され、そのゲート電極は第２の選択ゲートライン（ＳＧＳ）に結合されている。簡略化するために、各セルユニットに４個のフローティングゲート・トランジスタが包含されるべく示されているが、もっと多数の（例えば、８個、１６個或いは３２個もの）トランジスタが使用される。
【００１６】
ユーザデータの読み出しおよびプログラミング動作中に、この例では、４，２５６個のセル（Ｍ）が同時に選択される。選択されたセル（Ｍ）は、例えばＷＬ２などの同じワードライン（ＷＬ）と、例えば偶数番号のビットラインＢＬｅ０〜ＢＬｅ４２５５などの同種のビットライン（ＢＬ）とを有する。従って、５３２バイトのデータを同時に読み出すか、或いはプログラムすることができる。同時に読み出すか、或いはプログラムできるこの５３２バイトのデータは、論理的に“ページ”を形成する。従って、１ブロックは、少なくとも８ページを記憶することができる。各メモリセル（Ｍ）が２ビットのデータを記憶するとき、即ち、多レベル・セルであるとき、１ブロックは、セルあたり２ビット記憶の場合には、１６ページを記憶する。この実施形態では、各メモリセルの記憶素子（この場合、各メモリセルのフローティングゲート）は、２ビットのユーザデータを記憶する。
【００１７】
図３は、図２に略図示されているＮＡＮＤ形セルユニットのビットライン（ＢＬ）の方向の横断面図を示している。ｐ形半導体基板９の表面にｐ形領域ｃ−ｐウェル１１が形成され、このｃ−ｐウェルは、ｐ形基板からｃ−ｐウェルを電気的に絶縁するｎ形領域１０により囲まれている。ｎ形領域１０は、第１の接触孔（ＣＢ）およびｎ形拡散層１２を介して第１の金属Ｍ０から作られたｃ−ｐウェルラインに接続されている。ｐ形領域ｃ−ｐウェル１１も、第１の接触孔（ＣＢ）およびｐ形拡散層１３を介してｃ−ｐウェルラインに接続されている。ｃ−ｐウェルラインは、ｃ−ｐウェル制御回路５（図１）に接続されている。
【００１８】
各メモリセルは、セルに記憶されるデータに対応する電荷の量を記憶するフローティングゲート（ＦＧ）を有し、ワードライン（ＷＬ）はゲート電極を形成し、ドレイン電極およびソース電極はｐ形拡散層１２から作られる。フローティングゲート（ＦＧ）は、トンネル酸化膜（１４）を介してｃ−ｐウェルの表面に形成される。ワードライン（ＷＬ）は、絶縁膜（１５）を介してフローティングゲート（ＦＧ）上に積み重ねられる。ソース電極は、第２の選択トランジスタ（Ｓ）および第１の接触孔（ＣＢ）を介して第１の金属（Ｍ０）から作られた共通ソースライン（ｃソース）に接続されている。共通ソースラインは、ｃソース制御回路（４）に接続されている。ドレイン電極は、第１の選択トランジスタ（Ｓ）、第１の接触孔（ＣＢ）、第１の金属（Ｍ０）の中間配線および第２の接触孔（Ｖ１）を介して、第２の金属（Ｍ１）から作られたビットライン（ＢＬ）に接続されている。ビットラインは、コラム制御回路（２）に接続されている。
【００１９】
図４および５は、ワードライン（ＷＬ２）の方向のメモリセル（図３の断面４−４）および選択トランジスタ（図３の断面５−５）の横断面図をそれぞれ示している。各コラムは、基板に形成されて絶縁材料で満たされた、浅いトレンチ絶縁（ＳＴＩ）として知られているトレンチによって隣りのコラムから絶縁されている。フローティングゲート（ＦＧ）は、このＳＴＩ、絶縁膜１５およびワードライン（ＷＬ）によって互いに絶縁されている。近時、フローティングゲート（ＦＧ）間の間隔は０．１ｕｍ未満になろうとしており、フローティングゲート間の容量結合は大きくなってきている。選択トランジスタ（Ｓ）のゲート電極（ＳＧ）は、フローティングゲート（ＦＧ）およびワードライン（ＷＬ）と同じ形成工程で形成されるので、これは積み重ねゲート構造を示している。これら２つの選択ゲートライン（ＳＧ）は、ラインの端で分路されている。
【００２０】
図６の表１は、メモリセルアレイ１を動作するために印加される電圧を要約し、特定の例では、各メモリセルのフローティングゲートは２ビットを記憶し、状態“１１”、“１０”、“０１”、“００”のうちの１つを有する。この表は、ワードライン“ＷＬ２”と、“ＢＬｅ”のビットラインとが読み出しおよびプログラミングのために選択される場合を示している。ｃ−ｐウェルを２０Ｖの消去電圧にまで上げ、選択されたブロックのワードライン（ＷＬ）を接地することによって、選択されたブロックのデータが消去される。選択されないブロックのワードライン（ＷＬ）、ビットライン（ＢＬ）、選択ライン（ＳＧ）およびｃソースの全ては浮動状態に置かれるので、これらもｃ−ｐウェルとの容量結合に起因して殆ど２０Ｖにまで上げられる。従って、選択されたメモリセル（Ｍ）のトンネル酸化膜１４（図４および５）にのみ強い電界が印加され、選択されたメモリセルのデータはトンネル電流がトンネル酸化膜１４を横断して流れるときに消去される。この例では、消去されたセルは、４つの可能なプログラムされた状態のうちの１つ、即ち“１１”である。
【００２１】
プログラミング動作中に電子をフローティングゲート（ＦＧ）に記憶するために、選択されたワードラインＷＬ２はプログラムパルスＶｐｇｍに接続され、選択されたビットラインＢＬｅは接地される。一方、プログラミングが行われるべきではないメモリセル（Ｍ）でのプログラムを抑制するために、対応するビットラインＢＬｅは、選択されないビットラインＢＬｏと同じく電源のＶｄｄ（例えば、３Ｖ）に接続される。選択されなかったワードラインＷＬ０、ＷＬ１およびＷＬ３は１０Ｖに接続され、第１の選択ゲート（ＳＧＤ）はＶｄｄに接続され、第２の選択ゲート（ＳＧＳ）は接地される。その結果として、プログラムされるメモリセル（Ｍ）のチャネル電位は０Ｖにセットされる。ワードライン（ＷＬ）との容量結合によりチャネル電位が引き上げられる結果として、プログラム抑制時のチャネル電位は約６ボルトにまで上げられる。上述したように、プログラミング中に強い電界がメモリセル（Ｍ）のトンネル酸化膜１４のみに印加され、トンネル電流が消去と比較して逆の方向にトンネル酸化膜１４を横断して流れ、その後、論理状態は“１１”から他の状態“１０”、“０１”、または“００”のいずれか１つに変化する。
【００２２】
読み出しおよび検証動作のときには、選択ゲート（ＳＧＤおよびＳＧＳ）と選択されなかったワードライン（ＷＬ０、ＷＬ１およびＷＬ３）とが、これらをパスゲートとする４．５Ｖの読み出しパス電圧にまで上げられる。選択されたワードライン（ＷＬ２）は１つの電圧に接続され、この電圧のレベルは、関係するメモリセルのしきい値電圧がこのレベルに達しているかどうかを判定するために、各読み出しおよび検証動作のために特定される。例えば、読み出し１０動作のときには、選択されたワードラインＷＬ２は接地されるので、しきい値電圧が０Ｖより高いかどうかが検知される。この読み出しの場合、読み出しレベルが０Ｖであると言うことができる。検証０１動作のときには、選択されたワードラインＷＬ２は２．４Ｖに接続されるので、しきい値電圧が２．４Ｖに達しているかどうかが検証される。この検証の場合、検証レベルは２．４Ｖであると言うことができる。
【００２３】
選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖのハイレベルにプレチャージされる。しきい値電圧が読み出しレベルまたは検証レベルより高ければ、関係するビットライン（ＢＬｅ）の電位レベルは、メモリセル（Ｍ）が非導通性なので、ハイレベルを維持する。一方、しきい値電圧が読み出しレベルまたは検証レベルより低ければ、メモリセル（Ｍ）が導通性なので、関係するビットライン（ＢＬｅ）の電位レベルは例えば０．５Ｖ未満のローレベルに低下する。読み出し動作および検証動作を次にさらに詳しく説明する。
【００２４】
図７は、図１のコラム制御回路２の一部分を示す。ビットライン（ＢＬｅおよびＢＬｏ）の各対は、データ記憶部１６に結合され、このデータ記憶部は、１ビットのデータをそれぞれ記憶することのできる２つのデータ記憶（ＤＳ１およびＤＳ２）レジスタを含む。データ記憶部１６は、読み出しまたは検証動作中に、選択されたビットライン（ＢＬ）の電位レベルを感知してデータを二進法で記憶し、プログラム動作時にビットライン電圧を制御する。データ記憶部１６は、“ＥＶＥＮＢＬ”および“ＯＤＤＢＬ”の信号の一方を選択することによって、選択されたビットライン（ＢＬ）に選択的に接続される。データ記憶部１６は、読み出されたデータを出力し、プログラムデータを記憶するためにＩ／Ｏラインにも結合される。このＩ／Ｏラインは、図１に関連して上述したように、データ入出力バッファ６に接続されている。
【００２５】
１記憶素子あたり３つ以上の状態でのメモリシステムの動作
図８は、各フローティングゲート記憶素子が２ビットのデータを、即ち４つの状態を各メモリセル（Ｍ）に記憶するときのメモリセルアレイ１についてのしきい値電圧分布を例示している。曲線２５は、負のしきい値電圧レベルである消去状態（“１１”データ状態）にあるアレイ１内のセルのしきい値レベルＶT の分布を表わしている。“１０”および“００”ユーザデータをそれぞれ記憶しているメモリセルのしきい値電圧分布２６および２７が、０Ｖおよび１Ｖの間、並びに１Ｖおよび２Ｖの間にあることが示されている。曲線２８は、２Ｖよりは高くかつ読み出しパス電圧４．５Ｖよりは低くセットされた最も高いしきい値電圧レベルである“０１”データ状態にプログラムされたセルの分布を示している。
【００２６】
この例では、単一のメモリセル（Ｍ）に記憶される２ビットの各々は、異なる論理ページからのものである。即ち、各メモリセルに記憶される２ビットの各ビットは、互いに異なる論理ページアドレスを持っている。図８に示されている右側のビットは、下位のページアドレス（＝０，２，４，…，１６，３８２）が入力されたときにアクセスされる。左側のビットは、上位のページアドレス（＝１，３，５，…，１６，３８３）が入力されたときにアクセスされる。
【００２７】
信頼性を高めるために、分布が引き締まっているほど読み出しマージン（それらの間の距離）が広くなるので、それぞれの分布が引き締まっている（分布が狭い）方がよい。本発明により、プログラミング速度を顕著に低下させずに分布幅が引き締められる。
【００２８】
ＶＬＳＩ技術に関する１９９５年のシンポジムウムの摘要，ｐ．１２９〜１３０に記載されている論文“多レベルのＮＡＮＤ ＥＥＰＲＯＭのための高速で精密なプログラミング方法”(“Fast and Accurate Programming Method for Multi-level NAND EEPROMs", Digest of 1995 Symposium on VLSI Technology)（非特許文献１）によると、原理的には、分布を０．２Ｖ幅に制限するにはステップ間で通常の反復プログラミングパルスを０．２Ｖ増分する必要がある。この論文は、その全体が参照により本明細書で援用されている。この論文分布を０．０５Ｖ幅の中に引き締めるには、０．０５Ｖステップアップ・パルスが必要である。プログラミング電圧のこの様な小ステップの増分でセルをプログラムするためには、プログラミング時間は４倍分だけ長くされる。しかし、後述する本発明の原理的な態様によれば、しきい値電圧分布の幅を減少させるために、プログラミング時間をその様に大幅に長くする必要はない。
【００２９】
図９は、現存するプログラミングパルス技術を示す。プログラミング電圧Ｖｐｇｍ波形が例示されている。プログラミング電圧Ｖｐｇｍは多くのパルスに分割され、パルスから次のパルスへ０．２Ｖ上げられる。この特定の例では、Ｖｐｇｍの開始レベルは、１２Ｖである。
【００３０】
パルス間の期間で、検証（読み出し）動作が実行される。即ち、同時にプログラムされる各セルのプログラムされたレベルが各プログラミングパルス間で読み出され、検証レベル（読み出されたレベルはこの検証レベルまでプログラミングされる）に等しいかまたは大きいかが判定される。特定のメモリセルのしきい値電圧が検証レベルを超えていると判定されたならば、この特定のセルの直列セルユニットが接続されているビットラインの電圧を０ＶからＶｄｄまで上げることによってＶｐｇｍが取り除かれる。同時にプログラムされるセルのうちの他のセルのプログラミングは、それらの検証レベルに達するまで、継続して実行される。セルの最後のプログラミングパルス中にしきい値電圧が検証レベルの下からその上に移った場合、しきい値電圧のシフトは、０．２ＶのＶｐｇｍステップサイズに等しい。従って、しきい値電圧は、０．２Ｖ幅以内に制御される。
【００３１】
図１０Ａおよび１０Ｂは、上述したタイプのアレイをなす４状態のＮＡＮＤメモリセルをプログラムする特定の現存する手法を例示している。第１のプログラミングパスで、セルのしきい値レベルは、下位の論理ページからのビットに従ってセットされる。そのビットが“１”ならば、それは前に消去された結果としてその状態にあるから、何も行われない。しかし、そのビットが“０”ならば、セルのレベルは第１のプログラムされた状態３４まで上げられる。これによって、第１プログラミングパスを締めくくる。
【００３２】
第２のプログラミングパスで、セルのしきい値レベルは、上位の論理ページからのセルに記憶されているビットに従ってセットされる。“１”ならば、セルは下位のページビットのプログラミングに依存して状態３３または３４の一方にあり、その両方が“１”の上位のページビットを有することにあるので、プログラミングは行われない。しかし、上位のページビットが“０”ならば、セルに２回目のプログラミングが行われる。第１のパスにおいてセルが消去状態３３にとどまるという結果が得られたならば、図１０Ｂの上側の矢印により示されているように、セルはその状態から最も高い状態３６へプログラムされる。しかし、第１のプログラミングパスの結果として、セルが状態３４にプログラムされているならば、図１０Ｂの下側の矢印により示されているように、セルは第２のパスにおいてさらにその状態から状態３５へプログラムされる。第２のパスの結果は、第１パスのプログラミングの結果を変更せずに上位のページからの“０”を記憶するように指示されている状態にセルをプログラムする。
【００３３】
もちろん、５つ以上の状態でメモリが動作される場合には、メモリセルの画定された電圧しきい値ウィンドウの中にその状態の数に等しい数の分布があることになる。さらに、特定のビットパターンが各分布に割り当てられているが、異なるビットパターンをその様に割り当てることができ、その場合には、その状態間でプログラミングが行われることになるという状態が、図１０Ａおよび１０Ｂに示されているものとは異なっていてもよい。数個のその様なバリエーションがＮＡＮＤシステムについての背景技術の欄で前に参照した特許において論じられている。さらに、多状態で動作されるＮＡＮＤおよびその他のタイプのメモリアレイにおけるユーピン効果の結果を減少させる手法が、ジアン・チェン(Jian Chen) 、タナカ，トモハル (Tomoharu Tanaka)、フォン，ユーピン (Yupin Fong) およびクオダー，カンドカー エヌ．(Khandker N. Quader)による“多数のデータ状態で動作される不揮発性メモリの記憶素子間の結合の効果を減少させる動作手法”(“Operating Techniques for Reducing Effects of Coupling Between Storage Elements of a Non-Volatile Memory Operated in Multiple Data States")という２００１年６月２７日出願の米国特許出願第＿／＿，＿号（特許文献１７）に記載されている。この出願も、その全体が参照により本明細書に取り入れられている。
【００３４】
図１１は、セルが４つのしきい値状態のうちのどの状態にあるのか確かめるべく各セルを読むために使われる電圧を例示している。電圧ＶV10 ，ＶV00 およびV01 は、プログラム中にメモリセルの１０，００および０１の記憶状態をそれぞれ読み出してそれらの状態を検証するために使われる基準電圧である。この検証は、通常、反復するプログラミングパルス間で行われる。結果として得られるプログラムされた分布は、図示されているように、分布の下縁と一致するこれらプログラム−検証電圧のうちの１つをそれぞれ有する。
【００３５】
分布３３〜３６のうちの隣接する分布の略中間に位置する電圧０，ＶR00 およびＶR01 は、メモリセルアレイからデータを読み出すために使われる。これらは、読み出される各セルのしきい値電圧状態との比較が行われるしきい値電圧である。このことは、セルから測定された電流または電圧をそれぞれ基準の電流または電圧と比較することにより達成される。これらの読み出し電圧とプログラムされたしきい値電圧分布との間にはマージンが存在するので、分布が読み出し電圧０，ＶR00 およびＶR01 のいずれとも重ならなければ、上述したように分布が外乱等から或る程度広がってもよい。しかし、記憶状態分布の数が増えるにしたがってこのマージンは小さくなるので、この様な広がりを抑止するために、より高い精度でプログラミングを実行するのが好ましい。
【００３６】
１記憶素子あたり２つの状態でのメモリシステムの動作
上述した多状態メモリの２状態動作が図１２に例示されている。図１０および１１の初めの２つの状態３３および３６だけがプログラムされ、図１２においてそれぞれ３３’および３６’とラベルが付けられている。セルに記憶されることになる１つのデータビットが“１”ならば、プログラミング動作中にそのセルに関しては何らの動作も行われない。そのしきい値レベルは、消去されたしきい値レベル分布３３’の中にとどまる。しかし、セルに記憶されることになるデータビットが“０”ならば、セルは図９に例示されているようにプログラムされ、そのしきい値レベルを分布３６’内に移す。このことは、図１０Ｂに例示されているように、“０”の上位のページビットが消去状態３３からプログラムされた状態３６へプログラムされるときと同様に行われる。多状態の場合と同様にプログラミングを検証するために基準電圧ＶV01 が使用される。この手法の１つの利点は、メモリの大半（バルク）を上述した手法に従って多状態にプログラムし、一部のセルを２状態にプログラムするのは極めて容易であるということである。或いは、メモリセルアレイ全体を多状態または２状態に動作するべく状態マシン８内のヒューズまたはファームウェアの設定によりセットできるメモリ集積回路チップが製造される。２状態での動作時には下位のページのプログラミングが省略されることを除いて、プログラミングは２状態で動作するときには３以上の状態で動作するときと同じままである。
【００３７】
個々のセルの読み出しは、ＶR00 を用いてしきい値状態が消去された分布３３’の中に含まれるのか或いはプログラムされた分布３６’の中に含まれるのかを判定する。このことは、セルが状態３３または３６の一方にプログラムされているかを判定するために、０ボルトの低い方の基準および高い方の基準ＶR01 を使用する多状態読み出し（図１１）とは異なる。２状態動作中に（図１２）、多状態分布３４または３５（図１１）には何らのデータもプログラムされていないので、２状態にプログラムされているメモリセルを読み出すために分布３３’および３６’の略中央に存する非ゼロ基準ＶR00 が使われる。このことは、これらの分布と読み出し中に使用される基準との間のマージンを多状態読み出し動作中の場合よりも著しく大きくする。従って、２状態モードにおいては、これらの分布の実際のおよび見かけ上のより大きな広がりおよび移動を許容できる。
【００３８】
この手法の主な利点として、プログラミング、読み出しおよび／または消去の動作から生じるプログラムされたセルまたは消去されたセルの電荷レベルについての外乱の効果の減少が挙げられる。特に、データを読み出すためにゼロでない正の読み出ししきい値レベルＶR00 を使用すれば読み出し妨害の効果に対するメモリセルの許容範囲が増す。公知のように、消去分布３３’は、同じロウ内のこれらのセルおよび他のセルが読み出される結果として正の方向に移動しがちである。この効果は、メモリセルに対して多数の消去／プログラミング・サイクルが行われるにしたがってますます広がって行く。大半のアプリケーションにおいて、消去された状態もプログラムされた状態の一つである。図１１に関連して記載したように、しきい値のブレークポイントレベルとして０ボルトを用いて負のしきい値分布３３’内のセルを読むときには、時間経過に伴うこの分布の正のシフトは、０ボルトに達して正にもなるという望ましくない効果を有することがあり得る。このことは、メモリセルがプログラムされる２つのしきい値レベルの間のブレークポイントとして読み出し中に０ボルトを用いる現存する２状態（二進）メモリシステムにおいても起こり得ることである。しかし、図１２の第２のプログラムされた状態分布３６’は、ＶR01 検証レベルでのプログラミングの結果として消去された分布３３’からかなりのマージンにより分離されているので、高い方の読み出ししきい値のブレークポイントＶR00 は、分布３３’の記憶状態が読み違えられる前に、分布３３’がより顕著に正の方向にシフトすることを許容する。このことは、多状態動作と同じしきい値ウィンドウを２状態動作のために維持することの顕著な利点である。
【００３９】
図１２の大きくされたマージンを使用することの別の利点は、データが保持される時間の長さが増すことである。分布３３’および３６’は、これらの分布のデータレベルがしきい値ＶR00 により読み違えられる前に、より大きな量をシフトすることができる。この様なシフトが生じる率は、メモリセルに対して行われる消去／プログラミング・サイクルの数が大きくなるにしたがって増大する。従って、読み出し妨害が減少しかつ／またはデータ保持が長くなることもメモリの寿命を長くするという結果をもたらす。
【００４０】
それぞれのプログラムされたセルの結果としてのしきい値レベルがその様な狭い分布に治まっていなくてもよいので、広いマージンは、２状態の場合には多ビット・プログラミングの場合よりも１ビットあたり遥かに高速にプログラミングが行われることを可能にする。より大きなΔＶｐｇｍ（図９）またはより大きな絶対電圧を用いて、セルをプログラムするのに必要な時間を短縮することができ、このことは、より大きなマージンで許容できる分布３６’が広がるという結果をもたらすであろう。
【００４１】
上述したような二進動作にも対処できる多状態メモリ・アーキテクチャには多くの使用方法がある。メモリシステムのブロック１のうちの少数のブロック（図２）を２状態記憶に当て、残りのブロックを多状態記憶で動作させることができる。このことは、状態マシン８内でセットされ、ここでプログラミングおよび読み出し中の記憶状態の数は、データがプログラムされまたは読み出されるブロックの物理アドレス、または物理アドレスに関連付けられているアドレスに依存する。
【００４２】
ある特定のアプリケーションでは、非常に頻繁にデータの書き込みが行われるメモリセルブロックは２状態で動作され、それほど書き直しされない残りのブロックは多状態で動作される。頻繁に書き直されるデータの例は、システムファイル配分テーブル（ＦＡＴ）、ブロックサイクルカウントおよびフラッシュＥＥＰＲＯＭシステムの動作の一部として記憶されるその他のオーバーヘッドデータなどのユーザデータが記憶されるメモリのブロックのテーブルを含む。このＦＡＴテーブルに関連して、ＦＡＴテーブルを更新するときにはユーザデータを記憶するときよりも少ない量のデータを書き込むように指定するホストシステムにおいてＦＡＴテーブルの頻繁な更新を容易に識別することができる。その様な識別されたＦＡＴテーブル・データは、コントローラ２０（図１）により、２状態で動作するブロックに向けられる。メモリセルブロックの経験カウントおよびその種の他のオーバーヘッドデータに関連して、コントローラ２０はこのようなデータが書き込まれるブロックを知っているので、これらのブロックの動作は２状態にセットされる。耐久限度に達しているブロックを時期尚早に交換する必要は、完全には除去されないとしても、少なくとも幾分は制御される。
【００４３】
本発明の別のアプリケーションは、メモリの寿命の全体にわたってメモリアレイの少なくとも一部のブロックを、そうすることが有利となったときに多状態動作から２状態動作に切り換えることである。このことは、例えば、他のブロックより遥かに多くのデータ書き直しを受け取っているブロックについて動的に実行できる。別の例は、多状態で動作しているときにそれらの消去／プログラミング・サイクルの耐久限度数に近づいている選択されたブロックについて動作を２状態に切り換えることである。メモリセルの状態によっては多状態動作の継続が妨げられることがあるけれども、その後は図１２に関連して記載した手法に従ってメモリセルを２状態で動作させることができる。もちろん、２状態のときに４状態のときと同じ量のデータを記憶するためには２倍の数のブロックを使用する必要がある。ブロックを１つの動作形式から他方へ何時切り換えるか決定できるようにするデータを状態マシン８に送信するために、個々のブロックまたはブロックのグループの消去／プログラミングのサイクル数の総計を維持するべきである。この様な総計を数えられている個々のブロックで維持することは、米国特許第５，０４３，９４０号（特許文献１８）に記載されている。その代わりとして、２０００年２月１７日出願の米国特許出願第０９／５０５，５５５号に記載されているように、数えられているブロックとは別のブロックでサイクル総計をまとめて維持してもよい。サイクル総計を発生させる特別な手法が、２０００年９月１４日出願の米国特許出願第０９／６６２，０３２号（特許文献１９）に記載されている。上記特許および特許出願は、その全体が参照により本明細書で援用されている。
【００４４】
本発明の特定の例についての上記記載では、多状態動作は４つの状態を含んでいる。もちろん、多状態動作は、４つより多い状態（８または１６など）を含むことができ、それらの場合には、しきい値電圧分布は、４状態について図１０および１１に示されているものより遥かに狭く保たれ、それらの間のマージンは遥かに小さくされる。さらに、より大きなマージンを提供し、寿命を延ばし、かつ、プログラミングの効率を高める代替策として２状態モードについて記載したけれども、代替策は、通常動作に使用される状態の数よりは少ない３以上の記憶状態を利用することができる。例えば、通常の多状態動作が１６状態をプログラムし読み出すならば、代替策は、これらの記憶状態のうちの最大量分離されている４つ、即ち最低および最高並びにそれらの間で等間隔を置く他の２つに制限されてもよい。
【００４５】
代わりとしての誘電体記憶素子の使用
フラッシュＥＥＰＲＯＭメモリセルの上記例は、電荷記憶素子として導通性フローティングゲートを利用するタイプのセルに関連して記載されている。しかし、個々のメモリセルにおいてフローティングゲートの代わりに電荷捕捉誘電体を記憶素子として用いるシステムで本発明を実施することもできる。誘電体記憶素子は、導通性コントロールゲートとセルのチャネル領域内の基板との間に挟まれる。誘電体をフローティングゲートと同じサイズおよび位置を有する個々の素子に分離することができるが、電荷はこの誘電体により局所的に捕捉されるので、普通はその様に分離しなくてもよい。電荷捕捉誘電体は、選択トランジスタ等が占める領域を除いてアレイ全体に広がっていてよい。
【００４６】
誘電体記憶素子メモリセルについては、次の技術論文および特許に一般的に記載されている。これらの論文および特許とは、チャンら著，“真正単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス”，ＩＥＥＥ電子デバイス・レターズ，ＥＤＬ−８巻，第３号，１９８７年３月，ｐ．９３〜９５ (Chan et al., “A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device", IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95)（非特許文献２）、ノザキら著，“半導体ディスク・アプリケーション用のＭＯＮＯＳメモリセルを有する１ＭｂのＥＥＰＲＯＭ”，ＩＥＥＥ固体回路ジャーナル，２６巻，第４号，１９９１年４月，ｐ．４９７〜５０１ (Nozaki et al., A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application", IEEE Journal of Solid State Circuits, Vol. 26, No.4, April 1991, pp.497-501) （非特許文献３）、エイタンら著，“ＮＲＯＭ：新規の局所化トラッピング、２ビット不揮発性メモリセル”，ＩＥＥＥ電子デバイス・レターズ，２１巻，第１１号，２０００年１１月，ｐ．５４３〜５４５ (Eitan et al., NROM:A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, Vol. 21, No. 11, Novemebr 2000, pp. 543-545) （非特許文献４）および米国特許第５，８５１，８８１号（特許文献２０）である。これらの論文および特許は、その全体が参照により本明細書で援用されている。
【００４７】
実用的な特定の電荷捕捉誘電材料および構成が２つある。１つは３層誘電体であり、この誘電体は、基板上に初めに成長させた二酸化珪素と、その上に堆積させた窒化珪素層と、この窒化珪素層の上に成長および／または堆積させた酸化珪素のもう一つの層とを有する（“ＯＮＯ”）。第２の選択肢は、ゲートと半導体基板表面との間に挟まれたシリコン濃厚二酸化珪素の単一の層である。この後者の材料は、次の２つの論文に記載されている。これらの論文とは、ディマリアら著，“Ｓｉ濃厚ＳＩＯ2 インジェクターと浮動多結晶珪素記憶層とを用いる電気的に変更可能なリードオンリメモリ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２（７），１９８１年７月，ｐ．４８２５〜４８４２ (DiMaria et al., “Electrically-alterable read-only-memory using Si-rich SIO2 injectors and a floating polycrystalline silicon storage layer", J. Appl. Phys. 52(7), July 1981, pp. 4825-4842)（非特許文献５）、ホリら著，“不揮発性メモリ・アプリケーション用のＳｉ打ち込みゲート−ＳＩＯ2 絶縁体を有するＭＯＳＦＥＴ”，ＩＥＤＭ９２，１９９２年４月，ｐ．４６９〜４７２ (Hori et al., “A MOSFET with Si-implanted Gate-SIO2 Insulator for Nonvolatile Memory Applications", IEDM 92, April 1992, pp. 469-472)（非特許文献６）である。これらの論文は、その全体が参照により本明細書で援用されている。
【００４８】
結論
さらに、特定の例とその変形例とに関連して本発明を説明してきたが、添付されている請求項の最大の範囲内において本発明の権利が保護されるべきであることが理解されよう。
【図面の簡単な説明】
【００４９】
【図１】本発明の種々の態様が実施されるべく記載されている不揮発性メモリシステムのブロック図である。
【図２】ＮＡＮＤ形であるときの図１のメモリアレイの現存する回路および構成を例示する。
【図３】半導体基板上に形成されたＮＡＮＤ形のメモリアレイのコラムに沿う断面図である。
【図４】図３のメモリアレイの断面４−４における断面図である。
【図５】図３のメモリアレイの断面５−５における断面図である。
【図６】図２〜５のＮＡＮＤメモリセルアレイの動作電圧の例の表１を示す。
【図７】図２〜５のＮＡＮＤメモリセルアレイの他の特徴を例示する。
【図８】４状態で動作されるときの図２〜５のＮＡＮＤメモリセルアレイのしきい値電圧の現存する分布の例を示す。
【図９】図２〜５のメモリセルアレイに使用できるプログラミング電圧信号の例を示す。
【図１０Ａ】図２〜５のメモリセルアレイをプログラムするための多状態技術を例示する電圧しきい値レベル分布である。
【図１０Ｂ】図２〜５のメモリセルアレイをプログラムするための多状態技術を例示する電圧しきい値レベル分布である。
【図１１】読み出し基準電圧および検証基準電圧が追加されている図１０Ａおよび図１０Ｂの多状態電圧しきい値レベル分布を再現している。
【図１２】２状態でプログラムされるときの図２〜５のアレイのメモリセルの電圧しきい値レベル分布を示す。
【０００１】
本発明は、不揮発性メモリとその動作とに関し、具体的には、動作できる状態の数より少ない数の状態で多状態メモリを選択的に動作する技術に関する。
【背景技術】
【０００２】
本発明の原理は、現存するものおよび開発されつつある新技術を使うよう考慮されているものなどの種々の不揮発メモリに応用される。しかし、本発明の実施構成は、例として、記憶素子がフローティングゲートであるフラッシュ形の電気的に消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）に関して記載される。
【０００３】
現在の商業製品ではフラッシュＥＥＰＲＯＭアレイの各フローティングゲート記憶素子が二進モードで動作することにより単一のビットのデータを記憶するのが普通であり、その場合、フローティングゲート・トランジスタのしきい値レベルの２つの範囲が記憶レベルとして定義される。フローティングゲート・トランジスタのしきい値レベルは、そのフローティングゲートに記憶されている充電レベルの範囲に対応する。メモリアレイのサイズを小さくすることに加えて、各フローティングゲート・トランジスタに１ビットより多いデータを記憶することによってこの様なメモリアレイのデータ記憶密度をさらに高めることが趨勢となっている。このことは、各フローティングゲート・トランジスタについて２つより多いしきい値レベルを記憶状態として定めることにより達成され、４つのこの様な状態（フローティングゲート記憶素子１個あたり２ビットのデータ）が今日では商業製品に包含されている。記憶素子１個あたり１６状態などの１記憶素子あたりもっと多くの記憶状態が考慮されている。各フローティングゲート・メモリ・トランジスタは、その範囲内では実用的に動作できるというしきい値電圧の一定の総範囲（ウィンドウ）を持ち、この範囲は、それについて定められている数の状態と、それらの状態を互いに明確に区別できるようにする上記状態間のマージンとに分割される。
【０００４】
各メモリセルに記憶される状態の数が多くなればなるほど、フローティングゲート記憶素子におけるプログラムされている充電レベルのシフトについての許容範囲は小さくなる。各メモリセル記憶素子に記憶される状態の数が多くなればなるほど、各記憶状態に割り当てられる充電の範囲は必然的に狭くされ、かつ、互いに近くに置かれなければならないので、プログラミングはますます精密に行われなければならず、かつ、記憶される許容可能な充電レベルにおけるプログラミング後のシフトの程度は、現実のシフトであっても見かけ上のシフトであっても、小さくなる。１つのセルに記憶されている電荷の現実のシフトは、このセルの状態、そして同じコラムまたはロウに存するセルやラインまたはノードを共有するセルなどの、このセルと或る程度電気的に結合している他のセルを読み出したりプログラムしたり消去したりするとき、妨害されることがあり得る。
【０００５】
記憶されている電荷の見かけ上のシフトは、記憶素子間のフィールド結合に起因して生じる。この結合の程度は、集積回路製造技術の進歩の結果としてメモリセルアレイのサイズが小さくなりつつあるので、必然的に大きくなりつつある。問題としては、別々のときにプログラムされた２組の隣接するセルの間に最もはっきり生じることが挙げられる。１組のセルは、１組のデータに対応する電荷のレベルをそれらのフローティングゲートに加えるようにプログラムされる。第１の組のものと結合している第２の組のフローティングゲート上の電荷の効果によって、セルの第２の組が第２のデータとともにプログラムされた後、セルの第１の組のフローティングゲートから読み出される電荷レベルがプログラムされたものと異なるように思われることがよくある。このことはユーピン（Ｙｕｐｉｎ）効果として知られており、米国特許第５，８６７，４２９号（特許文献１）および５，９３０，１６７号（特許文献２）に記載されている。これらの特許は、その全体が参照により本明細書で援用されている。これらの特許は、２組のフローティングゲートを互いに物理的に隔離すること、または第１の組のものを読み出すときに第２の組のフローティングゲート上の電荷の効果のいずれかを考慮することを記載している。さらに、特許第５，９３０，１６７号には、データを初めにプログラムするのに必要とする時間を短縮するために、僅か２つの状態または小さくされたマージンで多状態メモリの複数の部分をキャッシュメモリとして選択的にプログラムする方法が記載されている。このデータは後に読み出され、３つ以上の状態または大きくされたマージンで、メモリにプログラムし直される。
【０００６】
この効果は、種々のフラッシュＥＥＰＲＯＭセルアレイに存在する。ＮＯＲアレイの一つの設計では、隣接するビット（コラム）ライン間に接続されるメモリセルと、ワード（ロウ）ラインに接続されるコントロールゲートとを有する。個々のセルは、直列に接続された選択トランジスタが形成されるか、または形成されない１つのフローティングゲート・トランジスタのいずれかを包含するか、或いは単一の選択トランジスタにより分離される２つのフローティングゲート・トランジスタを包含する。記憶システムにおけるこの様なアレイとその使用方法の例が次のサンディスクコーポレーションの米国特許および係属中の特許出願に記載されている。これらの特許および特許出願とは、米国特許第５，０９５，３４４号（特許文献３）、第５，１７２，３３８号（特許文献４）、第５，６０２，９８７号（特許文献５）、第５，６６３，９０１号（特許文献６）、第５，４３０，８５９号（特許文献７）、第５，６５７，３３２号（特許文献８）、第５，７１２，１８０号（特許文献９）、第５，８９０，１９２号（特許文献１０）、第６，１５１，２４８号（特許文献１１）、２０００年２月１７日出願の特許出願第０９／５０５，５５５号（特許文献１２）および２０００年９月２２日出願の特許出願第０９／６６７，３４４号（特許文献１３）である。これらの特許および特許出願は、その全体が参照により本明細書で援用されている。
【０００７】
ＮＡＮＤアレイの一つの設計では、両端の選択トランジスタを通してビットラインおよび基準電位の間に直列ストリングをなして接続された複数の（８個、１６個または３２個もの）メモリセルを有する。ワードラインは、異なる直列ストリング内のセルのコントロールゲートと接続されている。この様なアレイおよびその動作の適切な例が、次の米国特許に記載されている。これら特許とは、米国特許第５，５７０，３１５号（特許文献１４）、第５，７７４，３９７号（特許文献１５）および第６，０４６，９３５号（特許文献１６）である。これら特許は、その全体が参照により本明細書で援用されている。手短に言えば、到来するデータの異なる論理ページからのデータの２ビットが、個々のセルの４つの状態のうちの１つに２ステップで、即ち初めにデータの１ビットによってセルを１つの状態にプログラムするステップと、その後、もしそのデータが必要とするならば、到来するデータの第２のビットによってそのセルを他の状態にプログラムし直すステップとで、プログラムされる。
【０００８】
個々のメモリセルのプログラミング状態の数を増やすことに伴う他の潜在的に不利な効果は、メモリセルが耐えることのできる消去／プログラミングのサイクル数で表わしたメモリセルの寿命が減少することである。このことは、多数の状態を１つのセルに記憶させるために必要なプログラミングの精度が高いことに起因する。反復使用後に誘電体に電荷が捉えられるので、または他の要因により、メモリセルが多数のサイクルを経た後に所要の高精度でプログラムするためにはより長い時間がかかり、かつ、多状態で動作することがより困難になる可能性がある。
【特許文献１】
米国特許第５，８６７，４２９号
【特許文献２】
米国特許第５，９３０，１６７号
【特許文献３】
米国特許第５，０９５，３４４号
【特許文献４】
米国特許第５，１７２，３３８号
【特許文献５】
米国特許第５，６０２，９８７号
【特許文献６】
米国特許第５，６６３，９０１号
【特許文献７】
米国特許第５，４３０，８５９号
【特許文献８】
米国特許第５，６５７，３３２号
【特許文献９】
米国特許第５，７１２，１８０号
【特許文献１０】
米国特許第５，８９０，１９２号
【特許文献１１】
米国特許第６，１５１，２４８号
【特許文献１２】
米国特許出願第０９／５０５，５５５号
【特許文献１３】
米国特許出願第０９／６６７，３４４号
【特許文献１４】
米国特許第５，５７０，３１５号
【特許文献１５】
米国特許第５，７７４，３９７号
【特許文献１６】
米国特許第６，０４６，９３５号
【特許文献１７】
ジアン・チェン、タナカ，トモハル、フォン，ユーピンおよびクオダー，カンドカー エヌ．による“多数のデータ状態で動作される不揮発性メモリの記憶素子間の結合の効果を減少させる動作手法”という２００１年６月２７日出願の米国特許出願
【特許文献１８】
米国特許第５，０４３，９４０号
【特許文献１９】
米国特許出願第０９／６６２，０３２号
【特許文献２０】
米国特許第５，８５１，８８１号
【非特許文献１】
“多レベルのＮＡＮＤ ＥＥＰＲＯＭのための高速で精密なプログラミング方法”，ＶＬＳＩ技術に関する１９９５年のシンポジムウムの摘要，ｐ．１２９〜１３０
【非特許文献２】
チャンら著，“真正単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス”，ＩＥＥＥ電子デバイス・レターズ，ＥＤＬ−８巻，第３号，１９８７年３月，ｐ．９３〜９５
【非特許文献３】
ノザキら著，“半導体ディスク・アプリケーション用のＭＯＮＯＳメモリセルを有する１ＭｂのＥＥＰＲＯＭ”，ＩＥＥＥ固体回路ジャーナル，２６巻，第４号，１９９１年４月，ｐ．４９７〜５０１
【非特許文献４】
エイタンら著，“ＮＲＯＭ：新規の局所化トラッピング、２ビット不揮発性メモリセル”，ＩＥＥＥ電子デバイス・レターズ，２１巻，第１１号，２０００年１１月，ｐ．５４３〜５４５
【非特許文献５】
ディマリアら著，“Ｓｉ濃厚ＳＩＯ2 インジェクターと浮動多結晶珪素記憶層とを用いる電気的に変更可能なリードオンリメモリ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２（７），１９８１年７月，ｐ．４８２５〜４８４２
【非特許文献６】
ホリら著，“不揮発性メモリ・アプリケーション用のＳｉ打ち込みゲート−ＳＩＯ2 絶縁体を有するＭＯＳＦＥＴ”，ＩＥＤＭ９２，１９９２年４月，ｐ．４６９〜４７２
【発明の開示】
【課題を解決するための手段】
【０００９】
手短にかつ一般的に言えば、不揮発性メモリシステムおよびこれを動作する方法が提供され、この場合、個々のメモリセルの記憶素子に通常は少なくとも４つの状態がプログラムされ、このことにより１セルあたり少なくとも２ビットが記憶されるが、プログラミング性能を改善し、または耐えることのできる消去／プログラミングのサイクル数で表わしたメモリの一部の寿命を延ばし、或いは、他の何らかの利益を得ることが必要であるかまたは望ましいときに、１記憶素子あたり選択的により少ない状態を記憶させるための対策が講じられる。しきい値レベルの動作ウィンドウ全体にわたって互いに分離されている少なくとも４つのしきい値レベルの範囲のうちの１つにセルの記憶素子をプログラムすることによって通常は少なくとも４つの状態がメモリセルに設けられる。通常より少ない状態を記憶させる例として、２状態のみを記憶するように切り換えられた場合、互いに最も遠く分離されている少なくとも４つのしきい値レベル範囲のうちの２つが使用される。上述した４状態のＮＡＮＤ形メモリで実施されたとき、１ページのみからのビットが互いに最大量分離されている２つのしきい値レベルに一度にプログラムされる。選択されたセルについて第２のページのデータビットをプログラムするステップを単に省略させることによって、メモリセルの選択されたグループにおいてプログラミングが４状態から２状態に切り換えられる。
【００１０】
本発明の付加的な態様、特徴、利点および用途が代表的な実施形態についての次の説明に含まれ、この説明は添付図面と関連して考慮されるべきである。
【発明を実施するための最良の形態】
【００１１】
不揮発性メモリシステム例
図１〜７を参照して、特定の例を示す目的として、本発明の種々の態様が実施される特定の不揮発性メモリシステムについて説明する。図１は、フラッシュメモリシステムのブロック図である。マトリックスに配列された複数のメモリセルＭを含むメモリセルアレイ１は、コラム制御回路２、ロウ制御回路３、ｃソース制御回路４およびｃ−ｐウェル制御回路５によって制御される。メモリセル（Ｍ）に記憶されているデータを読み出し、プログラム動作中にメモリセル（Ｍ）の状態を決定し、プログラミングを促進するか、或いはプログラミングを抑制するべくビットライン（ＢＬ）の電位レベルを制御するために、コラム制御回路２は、メモリセルアレイ１のビットライン（ＢＬ）に接続される。ロウ制御回路３は、ワードライン（ＷＬ）に接続され、ワードライン（ＷＬ）のうちの１つを選択し、読み出し電圧を印加し、コラム制御回路２によって制御されるビットライン電位レベルと組み合わされたプログラム電圧を印加し、メモリセル（Ｍ）が形成されるｐ形領域（図３において“ｃ−ｐウェル”１１とラベルが付けられている）の電圧と結合された消去電圧を印加する。ｃソース制御回路４は、メモリセル（Ｍ）に接続されている共通ソースライン（図２において“ｃソース”とラベルが付けられている）を制御する。ｃ−ｐウェル制御回路５は、ｃ−ｐウェル電圧を制御する。
【００１２】
メモリセル（Ｍ）に記憶されているデータは、コラム制御回路２により読み出され、Ｉ／Ｏラインおよびデータ入出力バッファ６を介して外部Ｉ／Ｏラインに出力される。メモリセルに記憶されることになるプログラムデータは、外部Ｉ／Ｏラインを介してデータ入出力バッファ６に入力され、コラム制御回路２に転送される。外部Ｉ／Ｏラインは、コントローラ２０に接続されている。
【００１３】
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ２０と接続されている外部制御ラインに接続されているコマンド・インターフェースに入力される。コマンドデータは、どんな動作が要求されているかをフラッシュメモリに知らせる。入力されたコマンドは、コラム制御回路２、ロウ制御回路３、ｃソース制御回路４、ｃ−ｐウェル制御回路５およびデータ入出力バッファ６を制御する状態マシン８に転送される。状態マシン８は、ＲＥＡＤＹ／ＢＵＳＹ（レディー／ビジー）またはＰＡＳＳ／ＦＡＩＬ（パス／フェイル）等のフラッシュメモリの状況データを出力することができる。
【００１４】
コントローラ２０は、パーソナルコンピュータ、デジタルカメラ、或いはパーソナルデジタルアシスタント等のホストシステムと接続されているか或いは接続可能である。メモリアレイ１にデータを記憶したり読み出したりするなどのコマンドを開始し、そのデータをそれぞれ送信したり受信したりするのはホストである。コントローラは、この様なコマンドを、コマンド回路７により解釈され実行され得るコマンド信号に変換する。コントローラは、一般に、メモリアレイに書き込まれるか、またはメモリアレイから読み出されるユーザデータのためのバッファメモリも含んでいる。代表的なメモリシステムは、コントローラ２０を含む１つの集積回路チップ２１と、メモリアレイおよび付随する制御回路、入出力回路および状態マシン回路を各々含む１つ以上の集積回路チップ２２とを包含する。もちろん、システムのメモリアレイおよび制御回路を１つ以上の集積回路チップに統合することが趨勢となっている。メモリシステムは、ホストシステムの一部分として埋め込まれてもよく、或いは、ホストシステムの結合ソケットに取り外し可能に挿入可能なメモリカードに包含されてもよい。この様なカードは、メモリシステム全体を包含してもよいが、コントローラおよびメモリアレイを関連する周辺回路と共に別々のカードに設けてもよい。
【００１５】
図２を参照して、メモリセルアレイ１の構造例を説明する。例としてＮＡＮＤ形フラッシュＥＥＰＲＯＭを説明する。メモリセル（Ｍ）は、特定の例において１，０２４個のブロックに分割されている。各ブロックに記憶されているデータは同時に消去される。よって、ブロックは、同時に消去可能なセルの数の最小単位である。各ブロックにおいて、この例では、偶数番号のコラムと奇数番号のコラムとに分割された８，５１２個のコラムがある。ビットラインも偶数番号のビットライン（ＢＬｅ）および奇数番号のビットライン（ＢＬｏ）に分割されている。各ゲート電極においてワードライン（ＷＬ０〜ＷＬ３）に接続されている４個のメモリセルが直列に接続されてＮＡＮＤセルユニットを形成する。ＮＡＮＤセルユニットの１つの端子は、第１の選択トランジスタ（Ｓ）を介して対応するビットライン（ＢＬ）に接続され、そのゲート電極は第１の選択ゲートライン（ＳＧＤ）に結合され、もう一つの端子は、第２の選択トランジスタ（Ｓ）を介してｃソースに接続され、そのゲート電極は第２の選択ゲートライン（ＳＧＳ）に結合されている。簡略化するために、各セルユニットに４個のフローティングゲート・トランジスタが包含されるべく示されているが、もっと多数の（例えば、８個、１６個或いは３２個もの）トランジスタが使用される。
【００１６】
ユーザデータの読み出しおよびプログラミング動作中に、この例では、４，２５６個のセル（Ｍ）が同時に選択される。選択されたセル（Ｍ）は、例えばＷＬ２などの同じワードライン（ＷＬ）と、例えば偶数番号のビットラインＢＬｅ０〜ＢＬｅ４２５５などの同種のビットライン（ＢＬ）とを有する。従って、５３２バイトのデータを同時に読み出すか、或いはプログラムすることができる。同時に読み出すか、或いはプログラムできるこの５３２バイトのデータは、論理的に“ページ”を形成する。従って、１ブロックは、少なくとも８ページを記憶することができる。各メモリセル（Ｍ）が２ビットのデータを記憶するとき、即ち、多レベル・セルであるとき、１ブロックは、セルあたり２ビット記憶の場合には、１６ページを記憶する。この実施形態では、各メモリセルの記憶素子（この場合、各メモリセルのフローティングゲート）は、２ビットのユーザデータを記憶する。
【００１７】
図３は、図２に略図示されているＮＡＮＤ形セルユニットのビットライン（ＢＬ）の方向の横断面図を示している。ｐ形半導体基板９の表面にｐ形領域ｃ−ｐウェル１１が形成され、このｃ−ｐウェルは、ｐ形基板からｃ−ｐウェルを電気的に絶縁するｎ形領域１０により囲まれている。ｎ形領域１０は、第１の接触孔（ＣＢ）およびｎ形拡散層１２を介して第１の金属Ｍ０から作られたｃ−ｐウェルラインに接続されている。ｐ形領域ｃ−ｐウェル１１も、第１の接触孔（ＣＢ）およびｐ形拡散層１３を介してｃ−ｐウェルラインに接続されている。ｃ−ｐウェルラインは、ｃ−ｐウェル制御回路５（図１）に接続されている。
【００１８】
各メモリセルは、セルに記憶されるデータに対応する電荷の量を記憶するフローティングゲート（ＦＧ）を有し、ワードライン（ＷＬ）はゲート電極を形成し、ドレイン電極およびソース電極はｐ形拡散層１２から作られる。フローティングゲート（ＦＧ）は、トンネル酸化膜（１４）を介してｃ−ｐウェルの表面に形成される。ワードライン（ＷＬ）は、絶縁膜（１５）を介してフローティングゲート（ＦＧ）上に積み重ねられる。ソース電極は、第２の選択トランジスタ（Ｓ）および第１の接触孔（ＣＢ）を介して第１の金属（Ｍ０）から作られた共通ソースライン（ｃソース）に接続されている。共通ソースラインは、ｃソース制御回路（４）に接続されている。ドレイン電極は、第１の選択トランジスタ（Ｓ）、第１の接触孔（ＣＢ）、第１の金属（Ｍ０）の中間配線および第２の接触孔（Ｖ１）を介して、第２の金属（Ｍ１）から作られたビットライン（ＢＬ）に接続されている。ビットラインは、コラム制御回路（２）に接続されている。
【００１９】
図４および５は、ワードライン（ＷＬ２）の方向のメモリセル（図３の断面４−４）および選択トランジスタ（図３の断面５−５）の横断面図をそれぞれ示している。各コラムは、基板に形成されて絶縁材料で満たされた、浅いトレンチ絶縁（ＳＴＩ）として知られているトレンチによって隣りのコラムから絶縁されている。フローティングゲート（ＦＧ）は、このＳＴＩ、絶縁膜１５およびワードライン（ＷＬ）によって互いに絶縁されている。近時、フローティングゲート（ＦＧ）間の間隔は０．１ｕｍ未満になろうとしており、フローティングゲート間の容量結合は大きくなってきている。選択トランジスタ（Ｓ）のゲート電極（ＳＧ）は、フローティングゲート（ＦＧ）およびワードライン（ＷＬ）と同じ形成工程で形成されるので、これは積み重ねゲート構造を示している。これら２つの選択ゲートライン（ＳＧ）は、ラインの端で分路されている。
【００２０】
図６の表１は、メモリセルアレイ１を動作するために印加される電圧を要約し、特定の例では、各メモリセルのフローティングゲートは２ビットを記憶し、状態“１１”、“１０”、“０１”、“００”のうちの１つを有する。この表は、ワードライン“ＷＬ２”と、“ＢＬｅ”のビットラインとが読み出しおよびプログラミングのために選択される場合を示している。ｃ−ｐウェルを２０Ｖの消去電圧にまで上げ、選択されたブロックのワードライン（ＷＬ）を接地することによって、選択されたブロックのデータが消去される。選択されないブロックのワードライン（ＷＬ）、ビットライン（ＢＬ）、選択ライン（ＳＧ）およびｃソースの全ては浮動状態に置かれるので、これらもｃ−ｐウェルとの容量結合に起因して殆ど２０Ｖにまで上げられる。従って、選択されたメモリセル（Ｍ）のトンネル酸化膜１４（図４および５）にのみ強い電界が印加され、選択されたメモリセルのデータはトンネル電流がトンネル酸化膜１４を横断して流れるときに消去される。この例では、消去されたセルは、４つの可能なプログラムされた状態のうちの１つ、即ち“１１”である。
【００２１】
プログラミング動作中に電子をフローティングゲート（ＦＧ）に記憶するために、選択されたワードラインＷＬ２はプログラムパルスＶｐｇｍに接続され、選択されたビットラインＢＬｅは接地される。一方、プログラミングが行われるべきではないメモリセル（Ｍ）でのプログラムを抑制するために、対応するビットラインＢＬｅは、選択されないビットラインＢＬｏと同じく電源のＶｄｄ（例えば、３Ｖ）に接続される。選択されなかったワードラインＷＬ０、ＷＬ１およびＷＬ３は１０Ｖに接続され、第１の選択ゲート（ＳＧＤ）はＶｄｄに接続され、第２の選択ゲート（ＳＧＳ）は接地される。その結果として、プログラムされるメモリセル（Ｍ）のチャネル電位は０Ｖにセットされる。ワードライン（ＷＬ）との容量結合によりチャネル電位が引き上げられる結果として、プログラム抑制時のチャネル電位は約６ボルトにまで上げられる。上述したように、プログラミング中に強い電界がメモリセル（Ｍ）のトンネル酸化膜１４のみに印加され、トンネル電流が消去と比較して逆の方向にトンネル酸化膜１４を横断して流れ、その後、論理状態は“１１”から他の状態“１０”、“０１”、または“００”のいずれか１つに変化する。
【００２２】
読み出しおよび検証動作のときには、選択ゲート（ＳＧＤおよびＳＧＳ）と選択されなかったワードライン（ＷＬ０、ＷＬ１およびＷＬ３）とが、これらをパスゲートとする４．５Ｖの読み出しパス電圧にまで上げられる。選択されたワードライン（ＷＬ２）は１つの電圧に接続され、この電圧のレベルは、関係するメモリセルのしきい値電圧がこのレベルに達しているかどうかを判定するために、各読み出しおよび検証動作のために特定される。例えば、読み出し１０動作のときには、選択されたワードラインＷＬ２は接地されるので、しきい値電圧が０Ｖより高いかどうかが検知される。この読み出しの場合、読み出しレベルが０Ｖであると言うことができる。検証０１動作のときには、選択されたワードラインＷＬ２は２．４Ｖに接続されるので、しきい値電圧が２．４Ｖに達しているかどうかが検証される。この検証の場合、検証レベルは２．４Ｖであると言うことができる。
【００２３】
選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖのハイレベルにプレチャージされる。しきい値電圧が読み出しレベルまたは検証レベルより高ければ、関係するビットライン（ＢＬｅ）の電位レベルは、メモリセル（Ｍ）が非導通性なので、ハイレベルを維持する。一方、しきい値電圧が読み出しレベルまたは検証レベルより低ければ、メモリセル（Ｍ）が導通性なので、関係するビットライン（ＢＬｅ）の電位レベルは例えば０．５Ｖ未満のローレベルに低下する。読み出し動作および検証動作を次にさらに詳しく説明する。
【００２４】
図７は、図１のコラム制御回路２の一部分を示す。ビットライン（ＢＬｅおよびＢＬｏ）の各対は、データ記憶部１６に結合され、このデータ記憶部は、１ビットのデータをそれぞれ記憶することのできる２つのデータ記憶（ＤＳ１およびＤＳ２）レジスタを含む。データ記憶部１６は、読み出しまたは検証動作中に、選択されたビットライン（ＢＬ）の電位レベルを感知してデータを二進法で記憶し、プログラム動作時にビットライン電圧を制御する。データ記憶部１６は、“ＥＶＥＮＢＬ”および“ＯＤＤＢＬ”の信号の一方を選択することによって、選択されたビットライン（ＢＬ）に選択的に接続される。データ記憶部１６は、読み出されたデータを出力し、プログラムデータを記憶するためにＩ／Ｏラインにも結合される。このＩ／Ｏラインは、図１に関連して上述したように、データ入出力バッファ６に接続されている。
【００２５】
１記憶素子あたり３つ以上の状態でのメモリシステムの動作
図８は、各フローティングゲート記憶素子が２ビットのデータを、即ち４つの状態を各メモリセル（Ｍ）に記憶するときのメモリセルアレイ１についてのしきい値電圧分布を例示している。曲線２５は、負のしきい値電圧レベルである消去状態（“１１”データ状態）にあるアレイ１内のセルのしきい値レベルＶT の分布を表わしている。“１０”および“００”ユーザデータをそれぞれ記憶しているメモリセルのしきい値電圧分布２６および２７が、０Ｖおよび１Ｖの間、並びに１Ｖおよび２Ｖの間にあることが示されている。曲線２８は、２Ｖよりは高くかつ読み出しパス電圧４．５Ｖよりは低くセットされた最も高いしきい値電圧レベルである“０１”データ状態にプログラムされたセルの分布を示している。
【００２６】
この例では、単一のメモリセル（Ｍ）に記憶される２ビットの各々は、異なる論理ページからのものである。即ち、各メモリセルに記憶される２ビットの各ビットは、互いに異なる論理ページアドレスを持っている。図８に示されている右側のビットは、下位のページアドレス（＝０，２，４，…，１６，３８２）が入力されたときにアクセスされる。左側のビットは、上位のページアドレス（＝１，３，５，…，１６，３８３）が入力されたときにアクセスされる。
【００２７】
信頼性を高めるために、分布が引き締まっているほど読み出しマージン（それらの間の距離）が広くなるので、それぞれの分布が引き締まっている（分布が狭い）方がよい。本発明により、プログラミング速度を顕著に低下させずに分布幅が引き締められる。
【００２８】
ＶＬＳＩ技術に関する１９９５年のシンポジムウムの摘要，ｐ．１２９〜１３０に記載されている論文“多レベルのＮＡＮＤ ＥＥＰＲＯＭのための高速で精密なプログラミング方法”(“Fast and Accurate Programming Method for Multi-level NAND EEPROMs", Digest of 1995 Symposium on VLSI Technology)（非特許文献１）によると、原理的には、分布を０．２Ｖ幅に制限するにはステップ間で通常の反復プログラミングパルスを０．２Ｖ増分する必要がある。この論文は、その全体が参照により本明細書で援用されている。この論文分布を０．０５Ｖ幅の中に引き締めるには、０．０５Ｖステップアップ・パルスが必要である。プログラミング電圧のこの様な小ステップの増分でセルをプログラムするためには、プログラミング時間は４倍分だけ長くされる。しかし、後述する本発明の原理的な態様によれば、しきい値電圧分布の幅を減少させるために、プログラミング時間をその様に大幅に長くする必要はない。
【００２９】
図９は、現存するプログラミングパルス技術を示す。プログラミング電圧Ｖｐｇｍ波形が例示されている。プログラミング電圧Ｖｐｇｍは多くのパルスに分割され、パルスから次のパルスへ０．２Ｖ上げられる。この特定の例では、Ｖｐｇｍの開始レベルは、１２Ｖである。
【００３０】
パルス間の期間で、検証（読み出し）動作が実行される。即ち、同時にプログラムされる各セルのプログラムされたレベルが各プログラミングパルス間で読み出され、検証レベル（読み出されたレベルはこの検証レベルまでプログラミングされる）に等しいかまたは大きいかが判定される。特定のメモリセルのしきい値電圧が検証レベルを超えていると判定されたならば、この特定のセルの直列セルユニットが接続されているビットラインの電圧を０ＶからＶｄｄまで上げることによってＶｐｇｍが取り除かれる。同時にプログラムされるセルのうちの他のセルのプログラミングは、それらの検証レベルに達するまで、継続して実行される。セルの最後のプログラミングパルス中にしきい値電圧が検証レベルの下からその上に移った場合、しきい値電圧のシフトは、０．２ＶのＶｐｇｍステップサイズに等しい。従って、しきい値電圧は、０．２Ｖ幅以内に制御される。
【００３１】
図１０Ａおよび１０Ｂは、上述したタイプのアレイをなす４状態のＮＡＮＤメモリセルをプログラムする特定の現存する手法を例示している。第１のプログラミングパスで、セルのしきい値レベルは、下位の論理ページからのビットに従ってセットされる。そのビットが“１”ならば、それは前に消去された結果としてその状態にあるから、何も行われない。しかし、そのビットが“０”ならば、セルのレベルは第１のプログラムされた状態３４まで上げられる。これによって、第１プログラミングパスを締めくくる。
【００３２】
第２のプログラミングパスで、セルのしきい値レベルは、上位の論理ページからのセルに記憶されているビットに従ってセットされる。“１”ならば、セルは下位のページビットのプログラミングに依存して状態３３または３４の一方にあり、その両方が“１”の上位のページビットを有することにあるので、プログラミングは行われない。しかし、上位のページビットが“０”ならば、セルに２回目のプログラミングが行われる。第１のパスにおいてセルが消去状態３３にとどまるという結果が得られたならば、図１０Ｂの上側の矢印により示されているように、セルはその状態から最も高い状態３６へプログラムされる。しかし、第１のプログラミングパスの結果として、セルが状態３４にプログラムされているならば、図１０Ｂの下側の矢印により示されているように、セルは第２のパスにおいてさらにその状態から状態３５へプログラムされる。第２のパスの結果は、第１パスのプログラミングの結果を変更せずに上位のページからの“０”を記憶するように指示されている状態にセルをプログラムする。
【００３３】
もちろん、５つ以上の状態でメモリが動作される場合には、メモリセルの画定された電圧しきい値ウィンドウの中にその状態の数に等しい数の分布があることになる。さらに、特定のビットパターンが各分布に割り当てられているが、異なるビットパターンをその様に割り当てることができ、その場合には、その状態間でプログラミングが行われることになるという状態が、図１０Ａおよび１０Ｂに示されているものとは異なっていてもよい。数個のその様なバリエーションがＮＡＮＤシステムについての背景技術の欄で前に参照した特許において論じられている。さらに、多状態で動作されるＮＡＮＤおよびその他のタイプのメモリアレイにおけるユーピン効果の結果を減少させる手法が、ジアン・チェン(Jian Chen) 、タナカ，トモハル (Tomoharu Tanaka)、フォン，ユーピン (Yupin Fong) およびクオダー，カンドカー エヌ．(Khandker N. Quader)による“多数のデータ状態で動作される不揮発性メモリの記憶素子間の結合の効果を減少させる動作手法”(“Operating Techniques for Reducing Effects of Coupling Between Storage Elements of a Non-Volatile Memory Operated in Multiple Data States")という２００１年６月２７日出願の米国特許出願第＿／＿，＿号（特許文献１７）に記載されている。この出願も、その全体が参照により本明細書に取り入れられている。
【００３４】
図１１は、セルが４つのしきい値状態のうちのどの状態にあるのか確かめるべく各セルを読むために使われる電圧を例示している。電圧ＶV10 ，ＶV00 およびV01 は、プログラム中にメモリセルの１０，００および０１の記憶状態をそれぞれ読み出してそれらの状態を検証するために使われる基準電圧である。この検証は、通常、反復するプログラミングパルス間で行われる。結果として得られるプログラムされた分布は、図示されているように、分布の下縁と一致するこれらプログラム−検証電圧のうちの１つをそれぞれ有する。
【００３５】
分布３３〜３６のうちの隣接する分布の略中間に位置する電圧０，ＶR00 およびＶR01 は、メモリセルアレイからデータを読み出すために使われる。これらは、読み出される各セルのしきい値電圧状態との比較が行われるしきい値電圧である。このことは、セルから測定された電流または電圧をそれぞれ基準の電流または電圧と比較することにより達成される。これらの読み出し電圧とプログラムされたしきい値電圧分布との間にはマージンが存在するので、分布が読み出し電圧０，ＶR00 およびＶR01 のいずれとも重ならなければ、上述したように分布が外乱等から或る程度広がってもよい。しかし、記憶状態分布の数が増えるにしたがってこのマージンは小さくなるので、この様な広がりを抑止するために、より高い精度でプログラミングを実行するのが好ましい。
【００３６】
１記憶素子あたり２つの状態でのメモリシステムの動作
上述した多状態メモリの２状態動作が図１２に例示されている。図１０および１１の初めの２つの状態３３および３６だけがプログラムされ、図１２においてそれぞれ３３’および３６’とラベルが付けられている。セルに記憶されることになる１つのデータビットが“１”ならば、プログラミング動作中にそのセルに関しては何らの動作も行われない。そのしきい値レベルは、消去されたしきい値レベル分布３３’の中にとどまる。しかし、セルに記憶されることになるデータビットが“０”ならば、セルは図９に例示されているようにプログラムされ、そのしきい値レベルを分布３６’内に移す。このことは、図１０Ｂに例示されているように、“０”の上位のページビットが消去状態３３からプログラムされた状態３６へプログラムされるときと同様に行われる。多状態の場合と同様にプログラミングを検証するために基準電圧ＶV01 が使用される。この手法の１つの利点は、メモリの大半（バルク）を上述した手法に従って多状態にプログラムし、一部のセルを２状態にプログラムするのは極めて容易であるということである。或いは、メモリセルアレイ全体を多状態または２状態に動作するべく状態マシン８内のヒューズまたはファームウェアの設定によりセットできるメモリ集積回路チップが製造される。２状態での動作時には下位のページのプログラミングが省略されることを除いて、プログラミングは２状態で動作するときには３以上の状態で動作するときと同じままである。
【００３７】
個々のセルの読み出しは、ＶR00 を用いてしきい値状態が消去された分布３３’の中に含まれるのか或いはプログラムされた分布３６’の中に含まれるのかを判定する。このことは、セルが状態３３または３６の一方にプログラムされているかを判定するために、０ボルトの低い方の基準および高い方の基準ＶR01 を使用する多状態読み出し（図１１）とは異なる。２状態動作中に（図１２）、多状態分布３４または３５（図１１）には何らのデータもプログラムされていないので、２状態にプログラムされているメモリセルを読み出すために分布３３’および３６’の略中央に存する非ゼロ基準ＶR00 が使われる。このことは、これらの分布と読み出し中に使用される基準との間のマージンを多状態読み出し動作中の場合よりも著しく大きくする。従って、２状態モードにおいては、これらの分布の実際のおよび見かけ上のより大きな広がりおよび移動を許容できる。
【００３８】
この手法の主な利点として、プログラミング、読み出しおよび／または消去の動作から生じるプログラムされたセルまたは消去されたセルの電荷レベルについての外乱の効果の減少が挙げられる。特に、データを読み出すためにゼロでない正の読み出ししきい値レベルＶR00 を使用すれば読み出し妨害の効果に対するメモリセルの許容範囲が増す。公知のように、消去分布３３’は、同じロウ内のこれらのセルおよび他のセルが読み出される結果として正の方向に移動しがちである。この効果は、メモリセルに対して多数の消去／プログラミング・サイクルが行われるにしたがってますます広がって行く。大半のアプリケーションにおいて、消去された状態もプログラムされた状態の一つである。図１１に関連して記載したように、しきい値のブレークポイントレベルとして０ボルトを用いて負のしきい値分布３３’内のセルを読むときには、時間経過に伴うこの分布の正のシフトは、０ボルトに達して正にもなるという望ましくない効果を有することがあり得る。このことは、メモリセルがプログラムされる２つのしきい値レベルの間のブレークポイントとして読み出し中に０ボルトを用いる現存する２状態（二進）メモリシステムにおいても起こり得ることである。しかし、図１２の第２のプログラムされた状態分布３６’は、ＶR01 検証レベルでのプログラミングの結果として消去された分布３３’からかなりのマージンにより分離されているので、高い方の読み出ししきい値のブレークポイントＶR00 は、分布３３’の記憶状態が読み違えられる前に、分布３３’がより顕著に正の方向にシフトすることを許容する。このことは、多状態動作と同じしきい値ウィンドウを２状態動作のために維持することの顕著な利点である。
【００３９】
図１２の大きくされたマージンを使用することの別の利点は、データが保持される時間の長さが増すことである。分布３３’および３６’は、これらの分布のデータレベルがしきい値ＶR00 により読み違えられる前に、より大きな量をシフトすることができる。この様なシフトが生じる率は、メモリセルに対して行われる消去／プログラミング・サイクルの数が大きくなるにしたがって増大する。従って、読み出し妨害が減少しかつ／またはデータ保持が長くなることもメモリの寿命を長くするという結果をもたらす。
【００４０】
それぞれのプログラムされたセルの結果としてのしきい値レベルがその様な狭い分布に治まっていなくてもよいので、広いマージンは、２状態の場合には多ビット・プログラミングの場合よりも１ビットあたり遥かに高速にプログラミングが行われることを可能にする。より大きなΔＶｐｇｍ（図９）またはより大きな絶対電圧を用いて、セルをプログラムするのに必要な時間を短縮することができ、このことは、より大きなマージンで許容できる分布３６’が広がるという結果をもたらすであろう。
【００４１】
上述したような二進動作にも対処できる多状態メモリ・アーキテクチャには多くの使用方法がある。メモリシステムのブロック１のうちの少数のブロック（図２）を２状態記憶に当て、残りのブロックを多状態記憶で動作させることができる。このことは、状態マシン８内でセットされ、ここでプログラミングおよび読み出し中の記憶状態の数は、データがプログラムされまたは読み出されるブロックの物理アドレス、または物理アドレスに関連付けられているアドレスに依存する。
【００４２】
ある特定のアプリケーションでは、非常に頻繁にデータの書き込みが行われるメモリセルブロックは２状態で動作され、それほど書き直しされない残りのブロックは多状態で動作される。頻繁に書き直されるデータの例は、システムファイル配分テーブル（ＦＡＴ）、ブロックサイクルカウントおよびフラッシュＥＥＰＲＯＭシステムの動作の一部として記憶されるその他のオーバーヘッドデータなどのユーザデータが記憶されるメモリのブロックのテーブルを含む。このＦＡＴテーブルに関連して、ＦＡＴテーブルを更新するときにはユーザデータを記憶するときよりも少ない量のデータを書き込むように指定するホストシステムにおいてＦＡＴテーブルの頻繁な更新を容易に識別することができる。その様な識別されたＦＡＴテーブル・データは、コントローラ２０（図１）により、２状態で動作するブロックに向けられる。メモリセルブロックの経験カウントおよびその種の他のオーバーヘッドデータに関連して、コントローラ２０はこのようなデータが書き込まれるブロックを知っているので、これらのブロックの動作は２状態にセットされる。耐久限度に達しているブロックを時期尚早に交換する必要は、完全には除去されないとしても、少なくとも幾分は制御される。
【００４３】
本発明の別のアプリケーションは、メモリの寿命の全体にわたってメモリアレイの少なくとも一部のブロックを、そうすることが有利となったときに多状態動作から２状態動作に切り換えることである。このことは、例えば、他のブロックより遥かに多くのデータ書き直しを受け取っているブロックについて動的に実行できる。別の例は、多状態で動作しているときにそれらの消去／プログラミング・サイクルの耐久限度数に近づいている選択されたブロックについて動作を２状態に切り換えることである。メモリセルの状態によっては多状態動作の継続が妨げられることがあるけれども、その後は図１２に関連して記載した手法に従ってメモリセルを２状態で動作させることができる。もちろん、２状態のときに４状態のときと同じ量のデータを記憶するためには２倍の数のブロックを使用する必要がある。ブロックを１つの動作形式から他方へ何時切り換えるか決定できるようにするデータを状態マシン８に送信するために、個々のブロックまたはブロックのグループの消去／プログラミングのサイクル数の総計を維持するべきである。この様な総計を数えられている個々のブロックで維持することは、米国特許第５，０４３，９４０号（特許文献１８）に記載されている。その代わりとして、２０００年２月１７日出願の米国特許出願第０９／５０５，５５５号に記載されているように、数えられているブロックとは別のブロックでサイクル総計をまとめて維持してもよい。サイクル総計を発生させる特別な手法が、２０００年９月１４日出願の米国特許出願第０９／６６２，０３２号（特許文献１９）に記載されている。上記特許および特許出願は、その全体が参照により本明細書で援用されている。
【００４４】
本発明の特定の例についての上記記載では、多状態動作は４つの状態を含んでいる。もちろん、多状態動作は、４つより多い状態（８または１６など）を含むことができ、それらの場合には、しきい値電圧分布は、４状態について図１０および１１に示されているものより遥かに狭く保たれ、それらの間のマージンは遥かに小さくされる。さらに、より大きなマージンを提供し、寿命を延ばし、かつ、プログラミングの効率を高める代替策として２状態モードについて記載したけれども、代替策は、通常動作に使用される状態の数よりは少ない３以上の記憶状態を利用することができる。例えば、通常の多状態動作が１６状態をプログラムし読み出すならば、代替策は、これらの記憶状態のうちの最大量分離されている４つ、即ち最低および最高並びにそれらの間で等間隔を置く他の２つに制限されてもよい。
【００４５】
代わりとしての誘電体記憶素子の使用
フラッシュＥＥＰＲＯＭメモリセルの上記例は、電荷記憶素子として導通性フローティングゲートを利用するタイプのセルに関連して記載されている。しかし、個々のメモリセルにおいてフローティングゲートの代わりに電荷捕捉誘電体を記憶素子として用いるシステムで本発明を実施することもできる。誘電体記憶素子は、導通性コントロールゲートとセルのチャネル領域内の基板との間に挟まれる。誘電体をフローティングゲートと同じサイズおよび位置を有する個々の素子に分離することができるが、電荷はこの誘電体により局所的に捕捉されるので、普通はその様に分離しなくてもよい。電荷捕捉誘電体は、選択トランジスタ等が占める領域を除いてアレイ全体に広がっていてよい。
【００４６】
誘電体記憶素子メモリセルについては、次の技術論文および特許に一般的に記載されている。これらの論文および特許とは、チャンら著，“真正単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス”，ＩＥＥＥ電子デバイス・レターズ，ＥＤＬ−８巻，第３号，１９８７年３月，ｐ．９３〜９５ (Chan et al., “A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device", IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95)（非特許文献２）、ノザキら著，“半導体ディスク・アプリケーション用のＭＯＮＯＳメモリセルを有する１ＭｂのＥＥＰＲＯＭ”，ＩＥＥＥ固体回路ジャーナル，２６巻，第４号，１９９１年４月，ｐ．４９７〜５０１ (Nozaki et al., A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application", IEEE Journal of Solid State Circuits, Vol. 26, No.4, April 1991, pp.497-501) （非特許文献３）、エイタンら著，“ＮＲＯＭ：新規の局所化トラッピング、２ビット不揮発性メモリセル”，ＩＥＥＥ電子デバイス・レターズ，２１巻，第１１号，２０００年１１月，ｐ．５４３〜５４５ (Eitan et al., NROM:A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, Vol. 21, No. 11, Novemebr 2000, pp. 543-545) （非特許文献４）および米国特許第５，８５１，８８１号（特許文献２０）である。これらの論文および特許は、その全体が参照により本明細書で援用されている。
【００４７】
実用的な特定の電荷捕捉誘電材料および構成が２つある。１つは３層誘電体であり、この誘電体は、基板上に初めに成長させた二酸化珪素と、その上に堆積させた窒化珪素層と、この窒化珪素層の上に成長および／または堆積させた酸化珪素のもう一つの層とを有する（“ＯＮＯ”）。第２の選択肢は、ゲートと半導体基板表面との間に挟まれたシリコン濃厚二酸化珪素の単一の層である。この後者の材料は、次の２つの論文に記載されている。これらの論文とは、ディマリアら著，“Ｓｉ濃厚ＳＩＯ2 インジェクターと浮動多結晶珪素記憶層とを用いる電気的に変更可能なリードオンリメモリ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２（７），１９８１年７月，ｐ．４８２５〜４８４２ (DiMaria et al., “Electrically-alterable read-only-memory using Si-rich SIO2 injectors and a floating polycrystalline silicon storage layer", J. Appl. Phys. 52(7), July 1981, pp. 4825-4842)（非特許文献５）、ホリら著，“不揮発性メモリ・アプリケーション用のＳｉ打ち込みゲート−ＳＩＯ2 絶縁体を有するＭＯＳＦＥＴ”，ＩＥＤＭ９２，１９９２年４月，ｐ．４６９〜４７２ (Hori et al., “A MOSFET with Si-implanted Gate-SIO2 Insulator for Nonvolatile Memory Applications", IEDM 92, April 1992, pp. 469-472)（非特許文献６）である。これらの論文は、その全体が参照により本明細書で援用されている。
【００４８】
結論
さらに、特定の例とその変形例とに関連して本発明を説明してきたが、添付されている請求項の最大の範囲内において本発明の権利が保護されるべきであることが理解されよう。
【図面の簡単な説明】
【００４９】
【図１】本発明の種々の態様が実施されるべく記載されている不揮発性メモリシステムのブロック図である。
【図２】ＮＡＮＤ形であるときの図１のメモリアレイの現存する回路および構成を例示する。
【図３】半導体基板上に形成されたＮＡＮＤ形のメモリアレイのコラムに沿う断面図である。
【図４】図３のメモリアレイの断面４−４における断面図である。
【図５】図３のメモリアレイの断面５−５における断面図である。
【図６】図２〜５のＮＡＮＤメモリセルアレイの動作電圧の例の表１を示す。
【図７】図２〜５のＮＡＮＤメモリセルアレイの他の特徴を例示する。
【図８】４状態で動作されるときの図２〜５のＮＡＮＤメモリセルアレイのしきい値電圧の現存する分布の例を示す。
【図９】図２〜５のメモリセルアレイに使用できるプログラミング電圧信号の例を示す。
【図１０Ａ】図２〜５のメモリセルアレイをプログラムするための多状態技術を例示する電圧しきい値レベル分布である。
【図１０Ｂ】図２〜５のメモリセルアレイをプログラムするための多状態技術を例示する電圧しきい値レベル分布である。
【図１１】読み出し基準電圧および検証基準電圧が追加されている図１０Ａおよび図１０Ｂの多状態電圧しきい値レベル分布を再現している。
【図１２】２状態でプログラムされるときの図２〜５のアレイのメモリセルの電圧しきい値レベル分布を示す。
Claims (12)
- 不揮発性メモリセルの複数のブロックを少なくとも４つのしきい値レベル状態または正確に２つのしきい値レベル状態に制御可能に動作する方法であって、前記少なくとも４つのしきい値レベル状態はメモリセル動作しきい値ウィンドウ全体の中で離れ、前記正確に２つのしきい値レベル状態は、この４つのしきい値レベル状態のうちの前記動作しきい値ウィンドウの中で互いに最も離れているしきい値レベル状態であることを特徴とする方法。
- 前記複数のブロックのうちの少なくとも１つの中のメモリセルは前記正確に２つのしきい値レベル状態に動作され、前記複数のブロックのうちの他の少なくとも１つの中のメモリセルは前記少なくとも４つのしきい値レベル状態に動作されることを特徴とする請求項１記載の方法。
- ユーザデータが記憶されているメモリのブロックのテーブルが前記正確に２つのしきい値レベルに動作される前記複数のブロックのうちの前記少なくとも１つのメモリセルに書き込まれ、前記ユーザデータは前記少なくとも４つのしきい値レベル状態に動作される前記複数のブロックのうちの前記他の少なくとも１つのメモリセルに記憶されることを特徴とする請求項２記載の方法。
- メモリセルの前記複数のブロックのうちの少なくとも１つは、前記少なくとも１つのブロックの消去／プログラミング・サイクルの数が所定量に達するまで、前記少なくとも４つのしきい値レベル状態に初めに動作され、前記所定量に達したならば前記少なくとも１つのブロックは、その後前記少なくとも２つのしきい値レベル状態に動作されることを特徴とする請求項１記載の方法。
- 動作しきい値ウィンドウ全体の中で離散している少なくとも４つのしきい値レベル状態のうちの１つで１ビットより多いデータをそれぞれ記憶する不揮発性メモリセルの複数のブロックを有するメモリシステムにおいて、メモリシステムを動作する方法であって、前記動作しきい値ウィンドウの中で互いに最も離れている前記少なくとも４つのしきい値レベル状態のうちの２つの状態だけで前記ブロックのうちの少なくとも１つのメモリセルに１ビットのデータを記憶することを特徴とする方法。
- 互いに最も離れている前記２つだけのしきい値レベル状態ではなくて前記少なくと４つのしきい値レベル状態のうちの他方のしきい値レベル状態の中間の値を有するしきい値基準を用いることにより、前記ブロックのうちの前記少なくとも複数個のブロックの個々のセルから前記４つのしきい値レベル状態のうちの前記２つの状態だけで記憶されているデータを読み出すことをさらに含むことを特徴とする請求項５記載の方法。
- 互いに最も離れている前記２つだけのしきい値レベル状態のうちの１つは、前記動作しきい値ウィンドウの負の領域の中の消去状態であり、前記読み出ししきい値基準はゼロでない正の電圧であることを特徴とする請求項６記載の方法。
- 前記メモリシステムは、ＮＡＮＤシステムであることを特徴とする請求項５記載の方法。
- データの少なくとも２つの異なるページからメモリセルのそれぞれの１つに通常少なくとも２ビットがプログラムされるようになっているＮＡＮＤ構成に接続されたメモリセルを有するフラッシュ不揮発性メモリシステムにおいて、１ビットだけを前記システムのメモリセルのうちの複数個にプログラムする方法であって、前記少なくとも２ページのうちの１つからの１ビットを２ビットのうちの１つとして通常プログラムされるときと同様に、前記システムのメモリセルのうちの前記複数個のそれぞれの１つにプログラムするが、前記少なくとも２ページのうちの他方からの第２ビットをプログラムしないことを特徴とする方法。
- 前記少なくとも２ビットは、前記メモリセルの動作しきい値ウィンドウ全体の中の少なくとも４つのしきい値レベル状態に通常プログラムされ、１ビットだけを前記メモリセルのうちの前記複数個のそれぞれの１つにプログラムする方法は、個々のメモリセルの前記動作しきい値ウィンドウの中で互いに最も離れている前記４つのしきい値レベル状態のうちの２つの状態だけを利用することをさらに含むことを特徴とする請求項９記載のメモリシステム。
- 前記少なくとも２ビットは、前記動作しきい値ウィンドウ全体に延在する検証レベルと関連して前記少なくとも４つのしきい値レベル状態のうちの少なくとも複数個に通常プログラムされ、前記メモリセルのうちの前記複数個のそれぞれの１つに１ビットだけをプログラムする方法は、前記検証レベルのうちの最も高いものを使用してプログラムすることをさらに含むことを特徴とする請求項１０記載のメモリシステム。
- 個々のブロックのメモリセルは、動作しきい値ウィンドウ全体の中の前記しきい値レベル状態のうちの１つの極値に消去され、その後、消去されたメモリセルのうちの少なくとも複数個は、少なくとも４つのしきい値レベル状態で動作するときには、前記動作しきい値ウィンドウ全体に延在する検証レベルを用いて前記１つの極値のしきい値レベル状態から前記少なくとも４つのしきい値レベル状態のうちの他のしきい値レベル状態にプログラムされ、正確に２つのしきい値レベル状態で動作するときには前記検証レベルのうちの前記１つの極値のしきい値レベル状態から最も離れている１つを用いることにより、消去されたメモリセルのうちの少なくとも複数個は、前記１つの極値のしきい値レベル状態から前記少なくとも４つのしきい値レベル状態のうちの他の１つのしきい値レベル状態にプログラムされることを特徴とする請求項１記載の方法。
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