KR100926950B1 - 다중 데이타 상태에서 연산되는 비-휘발성 메모리의 기억엘리먼트 둘 간의 커플링 효과를 감소시키기 위한 연산 기법 - Google Patents

다중 데이타 상태에서 연산되는 비-휘발성 메모리의 기억엘리먼트 둘 간의 커플링 효과를 감소시키기 위한 연산 기법 Download PDF

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Abstract

적어도 하나의 기억 엘리먼트를 각각 구비한 메모리 셀들의 어레이를 가지는 비휘발성 메모리 시스템은 기억 엘리먼트 당 다수의 기억 레벨 범위를 가지고 연산된다. EEPROM이 일 예이며, 기억 엘리먼트들은 전기 플로팅 게이트들이다. 메모리는 인접 셀들이 프로그래밍된 이후 일부 셀들을 두번 프로그래밍하여 인접 플로팅 게이트들 사이에 결합된 전하 효과를 최소화하도록 연산된다. 제 2 프로그래밍 단계는 또한 프로그래밍 상태들 중 적어도 일부 내에서 전하 레벨들의 분포를 밀집시킨다. 이것은 상태들 사이의 분리를 증가시키고/시키거나 보다 많은 상태들이 주어진 기억 윈도우 내에 포함되도록 한다. 기술되는 구현체들은 NAND 타입의 플래시 EEPROM이다.
Figure R1020020036424
휘발성 메모리, 플로팅 게이트, 기억 엘리먼트, 전하 레벨

Description

다중 데이타 상태에서 연산되는 비-휘발성 메모리의 기억 엘리먼트 둘 간의 커플링 효과를 감소시키기 위한 연산 기법{OPERATING TECHNIQUES FOR REDUCING EFFECTS OF COUPLING BETWEEN STORAGE ELEMENTS OF A NON-VOLATILE MEMORY OPERATED IN MULTIPLE DATA STATES}
도 1은 본 발명의 다양한 태양들이 구현되도록 기술된 비-휘발성 메모리 시스템의 블럭도이다;
도 2는 NAND형일 때 도 1의 메모리 어레이의 현행 회로와 구성을 나타낸다;
도 3은 세미컨덕터 기판위에 형성된 NAND형 메모리 어레이의 행을 따르는 단면도이다;
도 4는 섹션 4-4에서 취하여진 도 3의 메모리 어레이의 단면도이다;
도 5는 섹션 5-5에서 취하여진 도 3의 메모리 어레이의 단면도이다;
도 6은 도 2-5의 NAND 메모리 셀 어레이의 예시적인 연산 전압표 1을 제공한다;
도 7은 도 2-5의 NAND 메모리 셀 어레이의 또 다른 특징을 도시한다.
도 8은 4가지 상태에서 연산될 때, 도 2-5의 NAND 메모리 셀 어레이의 임계 전압의 예시적인 현존하는 분포를 나타낸다;
도 9B는 도 9A의 전압 펄스로 프로그래밍되는 것에 응답하여 도 2-5의 메모 리 셀 어레이의 현존하는 전압 임계 응답을 나타낸다;
도 10A 및 10B는 도 2-5의 메모리 셀 어레이를 프로그래밍하기 위한 현존하는 기술을 도시하는 전압 임계 레벨 분포이다;
도 11은 현존하는 기술로 프로그래밍될 때 도 2-5의 메모리 셀 어레이의 임계 분포에 대한 유핀 효과(Yupin effect)를 나타낸다;
도 12는 본 발명을 도시하는 제 1 기술로 프로그래밍될 때 도 2-5의 메모리 셀 어레이의 임계 분포에 대한 유핀 효과를 나타낸다;
도 13은 도 12에 도시된 결과의 제 1 기술에 따라 도 2-5의 메모리 셀 어레이를 프로그래밍하는 단계를 도시한다;
도 14B는 도 13의 프로그래밍 방법에 따라 도 14A의 프로그래밍 펄스 대 도 2-5의 메모리 셀 어레이의 전압 임계 레벨 응답을 나타낸다;
도 15B는 도 13의 프로그래밍 방법에 따라 도 15A의 교번하는 세트의 프로그래밍 펄스 대 도 2-5의 메모리 셀 어레이의 전압 임계 레벨 응답을 나타낸다;
도 16은 본 발명을 도시하는 제 2 기술로 프로그래밍될 때 도 2-5의 메모리 셀 어레이의 임계 분포에 대한 유핀 효과를 나타낸다;
도 17은 도 16에 도시된 결과의 제 2 기술에 따라 도 2-5의 메모리 셀 어레이를 프로그래밍하는 단계를 도시한다;
도 18은 본 발명을 도시하는 제 2 기술의 변형으로 프로그래밍될 때 도 2-5의 메모리 셀 어레이의 임계 분포에 대한 유핀 효과를 나타낸다;
도 19는 도 18에 도시된 결과의 제 2 기술의 변형에 따른 도 2-5의 메모리 셀 어레이를 프로그래밍하는 단계를 도시한다;
도 20은 본 발명을 도시하는 제 3 기술로 프로그래밍될 때 도 2-5의 메모리 셀 어레이의 임계 분포에 대한 유핀 효과를 나타낸다;
도 21은 도 2-5의 메모리 셀 어레이를 프로그래밍 하는 방법의 제 1 예시적인 실시예를 나타내는 순서도이다;
도 22는 도 2-5의 메모리 셀 어레이를 프로그래밍 하는 방법의 제 1 예시적인 실시예의 제 2 부분을 나타내는 순서도이다;
도 23은 도 2-5의 메모리 셀 어레이를 프로그래밍하는 방법의 제 2 예시적인 실시예의 제 1 부분을 나타내는 순서도이다;
도 24는 도 2-5의 메모리 셀 어레이를 프로그래밍하는 방법의 제 2 예시적인 실시예의 제 2 부분을 나타내는 순서도이다;
도 25는, 도 21과 결합될 때, 도 2-5의 메모리 셀 어레이를 프로그래밍하는 방법의 제 3 예시적인 실시예의 제 1 부분을 나타내는 순서도이다;
도 26은, 도 22와 결합될 때, 도 2-5의 메모리 셀 어레이를 프로그래밍하는 방법의 제 3 예시적인 실시예의 제 2 부분을 나타내는 순서도이다;
도 27은, 도 23과 결합될 때, 도 2-5의 메모리 셀 어레이를 프로그래밍하는 방법의 제 4 예시적인 실시예의 제 1 부분을 나타내는 순서도이다;
도 28은, 도 24와 결합될 때, 도 2-5의 메모리 셀 어레이를 프로그래밍하는 방법의 제 4 예시적인 실시예의 제 2 부분을 나타내는 순서도이다;
도 29는 제 3 및 4 실시예들을 이용하는 프로그래밍 순서를 도시한다;
도 30은 도 2-5의 메모리로부터 데이터를 판독하는 방법의 제 1 부분을 나타낸다; 그리고
도 31은 도 2-5의 메모리로부터 데이터를 판독하는 방법의 제 2 부분을 나타낸다.
<도면의 주요 부호에 대한 간단한 설명>
1 : 메모리 셀 어레이 2 : 행 제어 회로
3 : 열 제어 회로 4 : c-소스 제어 회로
5 : c-p-웰 제어 회로 6 : 데이터 입력/출력 회로
7 : 명령 회로 8 : 상태 머신
본 발명은 일반적으로 비-휘발성 메모리와 그 연산에 관한 것이며, 더 상세하게는, 다른 기억 엘리먼트로부터 판독된 데이터따라 하나의 메모리 기억 엘리먼트에 저장된 데이터의 효과를 감소시키는 기술에 관한 것이다.
본 발명의 원리들은 다양한 유형의 비-휘발성 메모리들에 어플리케이션을 가지며, 현재 존재하는 메모리들과 새로운 기술로 완성된 메모리들이 개발중이다. 그러나, 본 발명의 구현체들은 플래시 전기-소거 가능 및 프로그램 가능 판독-전용 메모리(EEPROM)에 관하여 기술되었으며, 그 기억 엘리먼트들이 플로팅 게이트들이다.
인접한 플로팅 게이트들사이를 커플링시키는 전계 효과(field effect)는 지안 첸(Jian Chen)과 유핀 퐁(Yupin Fong)의 미국 특허 제 5,867,429 호에 기술되어 있으며, 이 특허는 본문에 참조로 채용된다. 이러한 커플링의 정도는 집적 회로 제조 기술의 개선의 결과로서 메모리 셀 어레이의 사이즈가 감소됨에 따라 물론 증가한다. 상기 문제점은 서로 다른 시간에 프로그래밍되었던 인접한 셀들의 2개 세트간에 가장 두드러지게 발생한다. 셀들중 하나의 세트는 1개 세트의 데이터에 부합하는 플로팅 게이트에 전하의 레벨을 부가하도록 프로그래밍된다. 셀들중 제 2 세트가 제 2 세트의 데이터로 프로그래밍된 후, 셀들중 제 1 세트의 플로팅 게이트로부터 판독된 전하 레벨들이 프로그래밍된 것과 서로 다른 것을 나타내는데, 왜냐하면 플로팅 게이트의 제 2 세트상의 전하의 효과가 제 1 세트와 커플링되기 때문이다. 이는 유핀 효과(Yupin effect)로서 공지되어 있다. 전술한 특허 제 5,867,429 호는 플로팅 게이트의 2개 세트를 서로 물리적으로 절연(isolating)시키거나, 제 1 세트의 플로팅 게이트를 판독할 때 제 2 세트의 플로팅 게이트상의 전하 효과를 고려하는 것을 제안한다.
이러한 효과는 다양한 유형의 플래시 EEPROM 셀 어레이에 제시되어 있다. NOR 어레이의 1개 구조는 인접한 비트(행) 라인간에 연결된 메모리 셀과 워드(열) 라인에 연결된 컨트롤 게이트를 구비한다. 개개의 셀들은 플로팅 게이트 트랜지스터와 일렬로 형성된 셀렉트 트랜지스터를 갖거나 갖지 않는, 하나의 플로팅 게이트 트랜지스터, 또는 단일 셀렉트 트랜지스터에 의해 분리된 두개의 플로팅 게이트 트랜지스터를 포함한다. 저장 시스템에서 그러한 어레이들과 그 용법의 실시예들은 참조로 본문에 그대로 채용된 샌디스크 코포레이션(SanDisk Corporation)의 하기 특허 및 계류중인 출원에 제시되어 있다: 특허 제 5,095,344 호, 제 5,172,338 호, 제 5,602,987 호, 제 5,430,859 호, 제 5,657,332 호, 5,712,180 호, 제 5,890,192 호, 및 제 6,151,248 호와 2000년 2월 17일에 제출된 특허 출원 제 09/505,555 호 및 2000년 9월 22일 제출된 특허 출원 제 09/667/344 호.
NAND 어레이의 1개 구조는 어느 일단에서 셀렉트 트랜지스터를 경유하여 비트 라인과 기준 전위간의 일련의 스트링에 연결된, 수 많은 메모리 셀, 이를 테면 8, 16 또는 심지어 32개를 갖는다. 워드 라인들은 서로 다른 일련의 스트링에서 셀의 컨트롤 게이트들과 연결된다. 그러한 어레이들과 그 연산의 관련 실시예들은 참조로 본문에 그래도 채용된 도시바(Toshiba)의 하기 미국 특허 및 계류중인 출원에 제시되어 있다: 특허 제 5,570,315 호, 제 5,774,397 호 및 제 6,046,935 호와 특허 출원 제 09/667,610 호.
플로팅 게이트 트랜지스터의 임계 레벨의 2개 범위가 기억 레벨로서 구획된, 2진 모드에서 각각의 플로팅 게이트가 연산함으로써 단일 비트의 데이터를 저장시키는 것이 현재의 상업 제품에서 여전히 가장 일반적이다. 플로팅 게이트 트랜지스터의 임계 레벨들은 그 플로팅 게이트위에 저장된 전하 레벨의 범위에 부합한다. 메모리 어레이의 사이즈를 감소시키는 것에 더하여, 경향은 각각의 플로팅 게이트 트랜지스터에 1개 비트 이상의 데이터를 저장시킴으로써 그러한 메모리 어레이의 데이터 저장의 밀도를 더 증가시키는 추세이다. 이는 4개의 저장 상태(플로팅 게이트마다 2 비트의 데이터)가 상업 제품에 포함된, 각각의 플로팅 게이트 트랜지스터 에 대해 저장 상태로서 2개 이상의 임계 레벨을 구획함으로써 달성된다. 더 많은 저장 상태, 이를 테면 기억 엘리먼트마다 16개의 상태가 고려된다. 각각의 플로팅 게이트 트랜지스터는 실제로 연산되는 임계 전압들의 일정한 총 범위(윈도우)를 가지며, 그 범위는 전압들이 서로 명확히 다르도록 상태들간에 상태와 마진의 합에 대하여 구획된 상태의 수로 분할된다.
이러한 유형의 비-휘발성 메모리들의 일반적인 연산은 셀들을 재프로그래밍하기 이전에 메모리 셀들의 블럭을 삭제하는 것이다. 블럭내의 셀들은 그후 저장되는 도입 데이터에 의해 나타내어지는 상태로 삭제없이 개별적으로 프로그래밍된다. 프로그래밍은 통상 수 많은 메모리 셀의 프로그래밍 전압 펄스와 병행하여 개개의 상태의 판독에 대한 대체적인 어플리케이션을 포함하여 개개의 셀들이 소정의 레벨에 도달하였는지를 결정한다. 프로그래밍은 지정된 임계 레벨에 도달하였음이 검증된 임의의 셀에 대해 정지되며, 프로그래밍되는 다른 셀들의 프로그래밍은 모든 그러한 셀들이 프로그래밍될 때까지 병행하여 지속한다. 기억 엘리먼트마다 저장 상태의 수가 증가될 때, 프로그래밍을 수행하는 시간이 일반적으로 증가되는데, 왜냐하면 개별 상태에 대한 더 작은 전압 범위가 보다 큰 프로그래밍의 정확성을 필요로하기 때문이다. 이는 메모리 시스템의 수행시 상당한 불리한 효과를 가질 수 있다.
다중-상태 연산을 초래하는 구획된 플로팅 게이트 기억 레벨의 협소한 범위는 제 1 그룹의 기억 엘리먼트들의 감도의 레벨을 나중에 프로그래밍된 제 2 그룹의 인접한 기억 엘리먼트들에 저장된 전하의 총계로 증가시킨다. 예를 들면, 제 1 그룹이 판독될 때, 제 2 그룹의 전하는 제 1 그룹의 상태를 판독시 에러를 초래할 수 있다. 인접한 기억 엘리먼트들로부터 커플링되는 전계(field)는 판독되는 외견상 상태를 저장된 데이터 그룹의 적어도 일부 비트의 에러 판독을 초래하기에 충분한 양으로 시프트시킬 수 있다. 만일 에러 비트의 수가 에러 정정 코드(ECC)의 능력내에서 유지되면, 에러들이 정정되지만, 에러의 수가 통상 능력보다 훨씬 크다면, 몇몇 다른 구조 및/또는 연산 기술(들)이 사용될 필요가 있다. 전술한 미국 특허 제 5,867,429 호에 기술된 기술들은 수 많은 어레이에 적합하지만, 인접한 플로팅 게이트들간을 커플링시키는 전계(field)의 연산 효과를 보완하는 부가적인 기술을 제공하는 것이 요구된다.
따라서, 본 발명의 한가지 주요한 태양에 따라, 제 1 그룹의 메모리 기억 엘리먼트들은 기억 엘리먼트들의 제 2 인접 그룹이 프로그래밍된 이후 소정의 상태로 재프로그래밍된다. 셀의 상태를 주기적으로 판독하는 것은 정지하여야 할 때를 알기 위한 프로그래밍 프로세스의 부분이므로, 재프로그래밍은 나중에 프로그래밍된 인접한 기억 엘리먼트들과 커플링하는 전계의 효과를 보완하는데 필요한 기억 엘리먼트들의 제 1 그룹에 부가적인 전하(charge)을 둔다. 일반적인 프로그래밍 연산의 교번하는 펄스와 연산 시퀀스는 기억 엘리먼트들의 제 2 인접 프로그래밍된 그룹에도 불구하고 기억 엘리먼트의 제 1 그룹을 재프로그래밍하는데 사용된다. 셀의 제 1 그룹의 차후 판독은, 비록 인접한 셀들의 전하에 의해 여전히 영향을 받지만, 더 정확한데, 왜냐하면 인접한 셀들의 전하의 효과는 재프로그래밍의 결과에 따라 고 려되기 때문이다. 제 2 프로그래밍 패스에서 나중에 사용하도록 제 1 패스에서 프로그래밍된 데이터를 보유하기에 충분히 큰 데이터 버퍼를 유지하는 것을 회피하기 위해서, 제 1 패스에 의해 저장된 데이터는 조정된 판독 마진을 갖는 메모리로부터 판독되며 그후 그 데이터는 제 2 패스에서 재프로그래밍된다.
본 발명의 다른 주요한 태양에 따라, 동일한 상태로 프로그래밍된 기억 엘리먼트들간에 프로그래밍 레벨들의 분포는 분포의 일측의 몇몇 기억 엘리먼트들을 분포의 타측으로 재프로그래밍시킴으로써 밀집(compact)된다. 일정 상태의 기억 엘리먼트들이 모두 판독되고 그 분포내에 구획된 임계값 보다 아래의 프로그래밍된 레벨들을 갖는 엘리먼트들은 그 레벨들을 구획된 임계값 보다 위로 상승시키도록 부가적인 프로그래밍이 주어진다. 이는 각각의 메모리 상태에 대해 필요한 프로그래밍 윈도우의 총계를 감소시키는 효과를 가지므로, 부가적인 상태들이 상태들 사이에 포함되며 그리고/또는 부가적인 공간이 상태들 사이에 제공되도록 한다. 그러한 밀집은 선행하는 단락에 기술된 태양과 독립적으로 수행되지만 또한 이점으로서 재프로그래밍 단계의 부분으로서 포함될 수 있다. 실제로, 제 2 프로그래밍 패스는 인접한 셀들의 프로그래밍 이후 발생하는 이러한 분포들의 외견상 확산을 고려하는 점에서 프로그래밍된 레벨 분포를 협소하게 하기 위해서 동일 그룹의 셀들의 제 1 프로그래밍 이후 즉시 발생한다. 프로그래밍 펄스 전압 레벨의 단계 증가는 그룹의 셀들을 넓은 분포내의 그 초기 레벨로, 그리고 그후 그 분산들의 확산을 밀집화시키기 위해서 제 2 패스중에 프로그래밍 펄스의 통상 작은 증분 전압 증가로 빠르게 프로그래밍하기 위해서 제 1 프로그래밍 패스에 대해 통상보다 더 높게 설정될 수 있다. 이러한 기술들은 프로그래밍된 메모리 셀들의 협소한 전압 임계 분포가 빠르게 도달되게 함으로써 개선된다.
본 발명의 또 다른 주요한 태양에 따라, 인접한 메모리 셀들이 현존하는 다중-상태 프로그래밍 기술에 따라 프로그래밍되는 순서는 그러한 인접한 셀들간에 교차-커플링의 유핀 현상을 최소화시키는 방식으로 달성된다. 현존하는 프로그래밍 기술에 따라, 열 또는 행에서 제 1 그룹의 교번하는 인접한 셀들은 제 1 프로그래밍 단계에서 제 1 데이터 비트의 레벨들로 부분적으로 프로그래밍되며, 나머지 제 2 그룹의 교번하는 셀들은 그후 그 셀에 대해 제 1 데이터 비트의 레벨들로 유사하게 부분적으로 프로그래밍된후, 셀마다 제 2 비트의 데이터를 갖는 제 1 그룹의 프로그래밍을 완결시키고, 결국, 제 2 그룹의 프로그래밍은 그 제 2 비트로 완결된다. 그러나, 그러한 셀들의 기억 엘리먼트간에 유핀 효과를 최소화시키기 위해서, 본 발명의 제 3 주요 태양에 따라, 양쪽 비트는 개별 단계에서 제 1 그룹의 셀로 프로그래밍된 후, 개별 단계에서 2비트의 데이터로 제 2 그룹의 셀을 프로그래밍한다. 이러한 기술은 특히 NAND 메모리를 프로그래밍하는 중에 사용하기에 적합하지만, 이에 제한되지 않는다. 이러한 기술은 그것만으로, 또는 인접한 기억 엘리먼트들간을 커플링시키는 유핀 효과를 다양한 단계에서 반대로 작용하도록 상기 요약된 본 발명의 제 1 및/또 제 2 주요 태양의 기술로 사용될 수 있다.
본 발명의 부가적인 태양, 특징, 및 이점들은 예시적인 실시예들의 하기 설명에 포함되며, 이 설명은 첨부 도면과 관련하여 이해되어야 한다.
비-휘발성 메모리 시스템
도 1-7과 관련하여 특정 실시예를 제공하기 위해서, 본 발명의 다양한 태양들을 구현하는 특정의 비-휘발성 메모리 시스템이 기술되어 있다. 도 1은 플래시 메모리 시스템의 블럭도이다. 매트릭스에 배열된 복수의 메모리 셀(M)을 포함하는 메모리 셀 어레이(1)는 행 제어 회로(2), 열 제어 회로(3), c-소스 제어 회로(4) 및 c-p-웰 제어 회로(5)에 의해 제어된다. 상기 행 제어 회로(2)는 메모리 셀(M)에 저장된 데이터를 판독하며, 프로그램 연산중에 메모리 셀(M)의 상태를 결정하고, 프로그래밍을 진행시키거나 프로그래밍을 억제시키도록 비트 라인의 전위 레벨을 제어하기 위해 메모리 셀 어레이의 비트 라인(BL)에 연결된다. 상기 열 제어 회로(3)는 워드 라인들중 하나를 선택하고, 판독 전압을 인가하며, 상기 행 제어 회로(2)에 의해 제어되는 비트 라인 전위 레벨들과 결합된 프로그램 전압들을 인가하고, 메모리 셀(M)들이 형성된 p-형 영역(도 3에서 "c-p-웰(11)"로서 명명됨)의 전압과 커플링되는 삭제 전압을 인가하도록 워드 라인(WL)에 연결된다. c-소스 제어 회로(4)는 메모리 셀(M)에 연결된 공통 소스 라인(도 2에서 "c-소스"로서 명명됨)을 제어한다. c-p-웰 제어 회로(5)는 c-p-웰 전압을 제어한다.
메모리 셀(M)에 저장된 데이터는 행 제어 회로(2)에 의해 판독되며 I/O 라인과 데이터 입력/출력 버퍼(6)를 경유하여 외부 I/O 출력 라인들로 출력된다. 메모리 셀들에 저장된 프로그램 데이터는 외부 I/O 라인들을 경유하여 데이터 입력/출력 버퍼(6)로 입력되고, 행 제어 회로(2)로 전달된다. 외부 I/O 라인들은 제어기(20)에 연결되어 있다.
플래시 메모리 장치를 제어하기 위한 명령어 데이터는 제어기(20)와 연결되어 있는 외부 제어 라인들로 연결된 명령(인터페이스)로 입력된다. 상기 명령어 데이터는 무슨 연산이 요청되는지를 플래시 메모리에 알린다. 입력 명령은 행 제어 회로(2), 열 제어 회로(3), c-소스 제어 회로(4), c-p-웰 제어 회로(5) 및 데이터 입력/출력 버퍼(6)를 제어하는 상태 머신(state machine)(8)으로 전달된다. 상기 상태 머신(8)은 플래시 메모리의 상태 데이터, 이를 테면 READY/BUSY 또는 PASS/FAIL을 출력할 수 있다.
제어기(20)는 호스트 시스템, 이를 테면 개인용 컴퓨터, 디지탈 카메라, 개인용 디지탈 보조장치와 연결되거나 연결가능하다. 그것은 명령, 이를 테면 메모리 어레이(1)로 또는 이부터 데이터를 저장 또는 판독하도록 초기화시키며, 그러한 데이터를 제공 또는 수신하는 호스트이다. 상기 제어기는 그러한 명령들을 명령 회로(7)에 의해 해석 및 실행될 수 있는 커맨드 신호들로 전환시킨다. 또한 상기 제어기는 통상 메모리 어레이로 기록되거나 어레이로부터 판독되는 유저 데이터에 대한 버퍼 메모리를 포함한다. 전형적인 메모리 시스템은 제어기(20)를 포함하는 하나의 집적회로 칩(21)과, 메모리 어레이 및 관련 제어, 입력/출력 그리고 상태 머신 회로를 각각 포함하는 하나 이상의 집적회로 칩(22)을 포함한다. 물론, 경향은 하나 이상의 집적 회로 칩에 시스템의 제어기 회로들과 메모리 어레이를 함께 집적화하는 추세이다. 상기 메모리 시스템은 호스트 시스템의 부분으로서 내장되거나, 호스트 시스템의 메이팅 소켓(mating socket)에 착탈가능한 메모리 카드에 포함될 수 있다. 그러한 카드는 전체 메모리 시스템을 포함하거나, 또는 관련 주변 회로를 갖는, 제어기와 메모리 어레이가 별개의 카드에 제공될 수 있다.
도 2를 참조하면, 메모리 셀 어레이(1)의 예시적인 구조가 기술된다. NAND형의 플래시 EEPROM이 예로서 기술되어 있다. 상기 메모리 셀(M)은 특정 예에서 1,024개 블럭으로 분할되어 있다. 각각의 블럭에 저장된 데이터는 동시에 삭제된다. 그러므로 상기 블럭은 동시에 삭제가능한 수많은 셀들의 최소 단위이다. 이러한 예에서, 각각의 블럭에는, 짝수 행과 홀수 행으로 분할된 8,512개 행들이 있다. 비트 라인들은 또한 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)로 분할된다. 각각의 게이트 전극에서 워드 라인(WL0 내지 WL3)에 연결된 4개의 메모리 셀들은 일렬로 NAND 셀 유니트를 형성하도록 연결되어 있다. NAND 셀 유니트의 1측 단자는 제 1 셀렉트 트랜지스터(S)를 경유하여 부합하는 비트 라인(BL)에 연결되어 게이트 전극이 제 1 셀렉트 게이트 라인(SGD)에 커플링되고, 타측 단자는 제 2 셀렉트 트랜지스터(S)를 경유하여 c-소스에 연결되어 게이트 전극이 제 2 셀렉트 게이트 라인(SGS)에 커플링된다. 간략화하기 위해서, 비록 4개의 플로팅 게이트 트랜지스터들이 각각의 셀 유니트에 포함된 것으로 도시되어 있지만, 더 많은 수의 트랜지스터, 이를 테면, 8, 16 또는 32개 조차 사용된다.
이러한 예에서, 유저 데이터 판독과 프로그래밍 연산중에, 4,256개 셀(M)들이 동시에 선택된다. 상기 선택된 셀(M)들은 예를 들면 동일한 워드 라인(WL)과, 동일 종류의 비트 라인(BL), 예를 들면 짝수 비트 라인(BLe0 내지 BLe4255)을 갖는다. 따라서, 532 바이트의 데이터가 동시에 판독 또는 프로그래밍된다. 동시에 판독 또는 프로그래밍되는 이러한 532B 데이터는 논리적으로 "페이지(page)"를 형성 한다. 따라서, 하나의 블럭은 적어도 8개 페이지를 시억시킬 수 있다. 각각의 메모리 셀(M)이 2개 비트의 데이터, 즉 다중-레벨 셀을 저장시킬 때, 하나의 블럭은, 셀 기억장치마다 2개 비트의 경우에는, 16개 페이지를 저장시킨다. 이러한 실시예에서, 각각의 메모리 셀들의 기억 엘리먼트, 이러한 경우에 각각의 메모리 셀들의 플로팅 게이트는 2 비트의 유저 데이터를 저장한다.
도 3은 비트 라인(BL)의 방향에서, 도 2에 개략적으로 도시된 타입의 NAND 셀 유니트의 단면도를 나타낸다. p-형 세미컨덕터 기판(9)의 표면에서, p-형 영역 c-p-웰(11)이 형성되는데, 상기 c-p-웰은 상기 p-형 기판으로부터 c-p-웰을 전기적으로 절연시키도록 n-형 영역(10)에 의해 둘러쌓인다. n-형 영역(10)은 제 1 접촉 홀(CB)과 n-형 확산층(12)을 경유하여 제 1 금속(M0)으로 이루어진 c-p-웰 라인에 연결된다. p-형 영역 c-p-웰(11)은 또한 제 1 접촉홀(CB)과 p-형 확산층(13)을 경유하여 c-p-웰 라인에 연결된다. c-p-웰 라인은 c-p-웰 제어 회로(5)에 연결된다(도 1).
각각의 메모리 셀은 셀에 저장되는 데이터에 부합하는 전기 전하량을 저장하는 플로팅 게이트(FG), 게이트 전극을 형성하는 워드 라인(WL), 및 p-형 확산층(12)으로 이루어진 드레인 및 소스 전극을 구비한다. 상기 플로팅 게이트(FG)는 터널 산화 필름(14)을 경유하여 c-p-웰의 표면에 형성된다. 상기 워드 라인(WL)은 절연체 필름(15)을 경유하여 플로팅 게이트(FG)상에 적층된다. 소스 전극은 제 2 셀렉트 트랜지스터(S)와 제1 접촉홀(CB)을 경유하여 제 1 금속(M0)으로 이루어진 공통 소스 라인(c-소스)에 연결된다. 상기 공통 소스 라인은 c-소스 제어 회로(4)에 연결된다. 상기 드레인 전극은 제 1 셀렉트 트랜지스터(S), 제 1 접촉홀(CB), 제 1 금속(M0)의 중간 와이어링 및 제 1 접촉홀(V1)를 경유하여 제 2 금속(M1)으로 이루어진 비트 라인에 연결된다. 상기 비트 라인은 행 제어 회로(2)에 연결된다.
도 4와 5는 워드 라인(WL2)의 방향에서 각각 메모리 셀(도 3의 섹션 4-4)과 셀렉트 트랜지스터(도 3의 섹션 5-5)의 단면도를 나타낸다. 각각의 행은 기판에 형성되고 절연 물질로 충전되는, 섈로우 트렌치 절연부(STI)로서 공지된 트렌치에 의해 이웃하는 행으로부터 절연된다. 플로팅 게이트(FG)들은 STI와 절연체 필름(15) 및 워드 라인(WL)에 의해 절연된다. 요즈음, 플로팅 게이트(FG)들간의 공간이 0.1um이하로 되며, 플로팅 게이트들간의 용량성 커플링이 증가되고 있다. 셀렉트 트랜지스터(S)의 게이트 전극(SG)은 플로팅 게이트(FG)와 워드 라인(WL)으로서 동일한 형성 공정 단계에서 형성되므로, 전극은 축적된 게이트 구조를 나타낸다. 이러한 2개의 셀렉트 게이트 라인(SG)들은 라인들의 단부에서 분로된다.
도 6의 표 1은 메모리 셀 어레이(1)를 연산시키도록 인가되는 전압들을 요약하며, 특정 예에서, 각각의 메모리 셀의 플로팅 게이트는 상태 "11", "10", "01", "00)"중 하나를 갖는 2비트를 저장한다. 이러한 표는 워드 라인 "WL2"과 "BLe"의 비트 라인들이 판독 및 프로그래밍되기 위해 선택되는 경우를 나타낸다. c-p-웰을 20V의 삭제 전압으로 상승시키고 선택된 블럭의 워드 라인(WL)을 그라운딩시킴으로써, 선택된 블럭의 데이터가 삭제된다. 비선택된 블럭의 모든 워드 라인(WL), 비트 라인(BL), 셀렉트 라인(SG) 및 c-소스가 플로팅 상태에 있으므로, 이것들이 또한 c-p-웰와 용량성 커플링으로 인하여 거의 20V까지 상승된다. 따라서, 강한 전계(field)가 선택된 메모리 셀(M)의 터널 산화 필름(14)(도 4와 5)에만 인가되고, 선택된 메모리 셀들의 데이터는 터널 전류가 터널 산화 필름(14)간에 흐름에 따라 삭제된다. 이러한 예에서, 삭제된 셀은 4가지 가능한 프로그래밍 상태들중 하나, 즉 "11"이다.
프로그래밍 연산중에 플로팅 게이트(FG)에 전자를 저장하기 위해서, 선택된 워드 라인(WL2)은 프로그램 펄스 Vpgm에 연결되고 선택된 비트 라인(BLe)이 그라운딩된다. 다른 한편으로, 프로그래밍이 발생하지 말아야하는 메모리 셀(M)들에 프로그래밍을 억제하기 위해서, 상응하는 비트 라인(BLe)들은 비선택된 비트 라인(BLo) 뿐만 아니라 전원의 Vdd, 예를 들면 3V에 연결된다. 비선택된 워드 라인(WL0, WL1 및 WL3)은 10V에 연결되며, 제 1 셀렉트 게이트(SGD)는 Vdd에 연결되고, 제 2 셀렉트 게이트(SGD)는 그라운딩된다. 결국, 프로그래밍되는 메모리 셀(M)의 채널 전위는 0V로 설정된다. 프로그래밍 억제부에서의 채널 전위는 워드 라인(WL)과의 용량성 커플링에 의해 끌어올려진 채널 전위의 결과로서 약 6V로 상승된다. 상기 예에서 처럼, 강한 전계가 프로그래밍중에 메모리 셀(M)의 터널 산화 필름(14)에만 인가되며, 터널 전류는 삭제시에 비하여 역방향으로 터널 산화 필름(14)간에 흐르고, 그후 논리 상태는 "11"에서 다른 상태 "10", "01" 또는 "00"중 하나로 변경된다.
판독 및 검증 연산시에는, 셀렉트 게이트(SGD와 SGS)들과 비선택된 워드 라인(WL0, WL1 및 WL3)들이 4.5V의 판독 패스 전압으로 상승되어 이것들을 패스 게이트로서 만든다. 선택된 워드 라인(WL2)이 전압에 연결되며, 그 레벨은 관련 메모리 셀의 임계 전압이 그러한 레벨에 도달하였는지를 결정하기 위해서 각각의 판독 및 검증 연산을 위해 상술된다. 예를 들면, READ 10 연산시에, 선택된 워드 라인(WL2)이 그라운딩됨으로써, 임계 전압이 10V보다도 높은지를 검출한다. 이러한 판독에서, 판독 레벨은 0V라고 말할 수 있다. VERIFY 01 연산시에, 선택된 워드 라인(WL2)이 2.4V에 연결됨으로써, 임계 전압이 2.4V에 도달하였는지를 검증한다. 이러한 검증에서, 검증 레벨이 2.4V라고 말할 수 있다.
선택된 비트 라인(BLe)들은 높은 레벨, 예를 들면 0.7V로 예비충전된다. 만일 임계 전압이 판독 또는 검증 레벨보다도 더 높다면, 관련 비트 라인(BLe)의 전위 레벨이 비-전도성 메모리 셀(M) 때문에 높은 레벨을 유지한다. 다른 한편으로, 임계 전압이 판독 또는 검증 레벨보다도 더 낮다면, 관련 비트 라인(BLe)의 전위 레벨이 전도성 메모리 셀(M) 때문에 낮은 레벨, 예를 들면 0.5V 이하로 감소한다. 판독 및 검증 연산의 상세한 사항들은 하기에 설명되어 있다.
도 7은 도 1의 행 제어 회로(2)의 부분을 도시한다. 각 쌍의 비트 라인(BLe 및 BLo)들은 1 비트의 데이터를 각각 저장시킬 수 있는 2개 데이터 기억장치(DS1 및 DS2) 레지스터를 포함하는 데이터 기억장치(16)에 커플링된다. 데이터 기억장치(16)는 판독 또는 검증 연산중에 선택된 비트 라인(BL)의 전위 레벨을 검출하며 그후 2진 방식으로 데이터를 저장시키고, 프로그램 연산시 비트 라인 전압을 제어한다. 데이터 기억장치(16)는 "EVENBL"과 "ODDBL"의 신호중 하나를 선택함으로써 선택된 비트 라인(BL)에 선택적으로 연결된다. 데이터 기억장치(16)는 또한 판독 데이터를 출력하고 프로그램 데이터를 저장시키도록 I/O 라인에 커플링된다. I/O 라인은 도 1에 관하여 상술된 것처럼 데이터 입력/출력 버퍼(16)에 연결된다.
메모리 시스템의 일반적인 연산
도 8은 각각의 플로팅 게이트 기억 엘리먼트가 2비트의 데이터, 즉 각각의 메모리 셀(M)에 4개의 데이터 상태를 저장시킬 때의 메모리 셀 어레이(1)에 대한 임계 전압 분포를 도시한다. 곡선(25)은 삭제된 상태에 있는, 어레이(1) 내의 셀들의 임계 레벨(VT)의 분포를 나타내며, 네거티브 임계 전압 레벨이다. "10"과 "00" 유저 데이터를 저장하는 메모리 셀의 임계 전압 분포(26과 27)는 각각 0V와 1V사이에 그리고 1V와 2V사이에 도시되어 있다. 곡선(28)은 "01" 데이터 상태로 프로그래밍되었던 셀들의 분포를 나타내며, 판독 패스 전압의 2V 이상이며 4.5V이하에 설정된 가장 높은 임계 전압 레벨이다.
이러한 예에서, 단일 메모리 셀(M)에 저장된 각각의 2 비트는 서로 다른 논리 페이지이다. 즉, 각각의 메모리 셀에 저장된 2 비트의 각 비트는 서로 다른 논리 페이지 어드레스를 전달한다. 도 8에 도시된 우측 비트는 하위 페이지 어드레스(=0, 2, 4,..., 16, 382)가 입력될 때 액세스 된다. 좌측 비트는 상위 페이지 어드레스(=1, 3, 5,..., 16, 383)가 입력될 때 액세스 된다.
개선된 신뢰성을 제공하기 위해서, 개개의 분포들은 타이트(tighten)한것(협소한 분포)이 양호한데, 왜냐하면 더 타이트한 분포가 더 넓은 판독 마진(분산들간의 거리)을 가져오기 때문이다. 본 발명에 따라, 분포 폭은 프로그래밍 속도에서의 현저한 저하없이 더 타이트하게 이루어진다.
신문기사 "Fast and Accurate Programming Method for Multi-level NAND EEPROMs, pp 129-130, Digest of 1995 Symposium on VLSI Technology"에 따르면, 이 기사는 본문에 참조로 채용되며, 원칙적으로, 0.2V 폭으로 분포를 제한하는 것은 통상적인 반복 프로그래밍 펄스들이 스텝들간에 0.2V 증분되는 것을 필요로한다. 0.05V 폭내로 분포를 타이트하게 하기 위해서, 0.05V 스텝-업 펄스가 필요하다. 프로그래밍 전압에서 그러한 작은 스텝 증분을 갖는 셀들을 프로그래밍하기 위해서는 4개의 요인에 의해 프로그래밍 시간을 증가시키게 된다. 그러나, 본 발명의 주요 태양에 따라, 프로그래밍 시간에서의 그러한 상당한 증가는 임계 전압 분포의 폭을 감소시키는데 불필요하다.
도 9A와 9B는 각각 특정 상태로 프로그래밍된 셀들의 결과적인 분포 폭과 현존하는 프로그래밍 펄스 기술을 나타낸다. 프로그래밍 전압 Vpgm 파형이 도 9A에 도시되어 있다. 프로그래밍 전압(Vpgm)은 수 많은 펄스로 분할되고, 0.2V 펄스씩 증가된다. Vpgm 스텝 사이즈가 0.2V라고 말할 수 있다. 이러한 특정 예에서, Vpgm의 시작 레벨은 12V이다. 가장 빠른 프로그램 메모리 셀의 임계 전압의 변동은 도 9B의 백색 사각형으로, 가장 느린것은 흑색 사각형으로 표시되었다. 가장 빠른 프로그램 메모리 셀은 14V-펄스이후 제 1 패스에 대한 검증 레벨에 도달된다. 결과적인 분포의 최대 폭은 ΔVT=0.2V이다.
펄스들간의 주기에서, 프로그램 검증 연산이 수행된다. 즉, 병행하여 프로그래밍된 각 셀의 프로그래밍된 레벨은 각각의 프로그래밍 펄스간에 판독되어 검증 레벨과 동일하거나 더 큰지를 결정하여 프로그래밍된다. 소정의 메모리 셀의 임계 전압이 검증 레벨을 초과한다고 결정되면, Vpgm은 비트 라인의 전압을 상승시킴으로서 제거되어 소정의 셀의 직렬 셀 유니트가 0V에서 Vdd로 연결된다. 병행하여 프로그래밍된 다른 셀들의 프로그래밍은 셀들이 차례로 검증 레벨에 도달할 때까지 지속한다. 임계 전압이 셀의 마지막 프로그래밍 펄스중에 검증 레벨 아래에서 그 위로 이동할 때, 임계 전압의 시프트는 0.2V의 Vpgm 스텝 사이즈와 같다. 따라서, 임계 전압은 0.2V 폭내에서 제어된다.
도 10A와 10B는 상술된 유형의 어레이에서 4-상태 NAND 메모리 셀을 프로그래밍하는 특유의 현행 기술을 도시한다. 제 1 프로그래밍 패스에서, 셀의 임계 레벨은 하위 논리 페이지로부터의 비트에 따라 설정된다. 만일 그 비트가 "1"이라면, 어떠한 것도 수행되지 않는데, 왜냐하면 비트가 초기에 삭제되었던 결과로서의 상태에 있기 때문이다. 그러나, 그 비트가 "0"이라면, 셀의 레벨은 제 1 프로그래밍된 상태(34)로 증가된다. 그것은 제 1 프로그래밍 패스를 완결짓는다.
제 2 프로그래밍 패스에서, 셀의 임계 레벨은 상위 논리 페이지로부터 셀에 저장된 비트에 따라 설정된다. 만일 "1"이라면, 어떠한 프로그래밍도 발생하지 않는데, 왜냐하면 셀은 그 모두가 "1"의 상위 페이지 비트를 전달하는, 하위 페이지 비트의 프로그래밍에 따라, 상태(33 또는 34)중에 하나에 있기 때문이다. 그러나, 만일 상위 페이지 비트가 "0"이라면, 상기 셀은 2번 프로그래밍 된다. 만일 제 1 패스가 삭제 상태(33)에 남아있는 셀이라면, 상기 셀은 도 10B의 상위 화살표에 의해 도시된 것처럼 삭제 상태에서 가장 높은 상태(36)로 프로그래밍된다. 그러나, 상기 셀이 제 1 프로그래밍 패스의 결과에 따라 상태(34)로 프로그래밍되었다면, 상기 셀은 도 10B의 하위 화살표에 의해 도시된 것처럼, 제 2 패스에서 상기 상태에서 상태(35)로 더 프로그래밍된다. 제 2 패스의 결과는 제 1 패스 프로그래밍의 결과를 변동시키지 않고 상위 페이지로부터 "0"을 저장하도록 지정된 상태로 셀을 프로그램하는 것이다.
물론, 상기 메모리가 4가지 이상의 상태로 연산된다면, 상태들의 수와 같은 메모리 셀의 구획된 전압 임계 윈도우내에 수 많은 분포들이 있을 수 잇다. 게다가, 특정 비트 패턴이 각각의 분포로 할당된다면, 서로 다른 비트 패턴들이 그렇게 할당되어, 이 경우에 프로그래밍이 발생하는 사이의 상태들은 도 10A와 10B에 도시된 상태들과 서로 다를 수 있다. 몇몇 그러한 변형들은 배경 기술에 이미 참조된 도시바(Toshiba) 특허에 기술되어 있다.
보통은, 병행하여 프로그래밍되는 셀들은 워드 라인을 따라 교번하는 셀들이다. 도 11은 하나의 워드 라인(44)을 따라서 수 많은 셀들에서 3개의 메모리 셀(41, 42 및 43)들을 도시한다. 상기 셀(41과 43)을 포함하는, 1개 세트의 교번하는 셀들은 논리 페이지 0과 2("짝수 페이지")로부터의 비트들을 저장시키며, 상기 셀(42)을 포함하는, 다른 세트의 교번하는 셀들은 논리 페이지 1과 3("홀수 페이지")로부터의 비트를 저장시킨다. 이는 차례로 한번에 4 페이지의 데이터에 대해 반복되는 하나의 완전한 프로그래밍 사이클에서, 단일 열의 메모리 셀에 적어도 4 페이지의 데이터의 프로그래밍을 한다.
도 10A와 10B와 관련하여 상기된 것처럼 적어도 일부분의 열(row)의 메모리 셀을 프로그래밍하는 제 1 단계에서, 하위 0 페이지로부터의 비트가 교번하는 셀들의 개개의 제 1 세트로 우선 프로그래밍되고 그후 하위 페이지 1로부터의 비트가 교번하는 셀들의 개개의 제 2 세트로 프로그래밍된다. 이러한 단계 이후, 양측 페이지 0,2 및 페이지 1,3의 "11"(삭제된 상태)과 "10" 프로그래밍된 상태 분포가 도 11에서 실선으로 도시되어 있다. 상위 페이지 2로부터의 비트들은 교번하는 셀들의 제 1 세트로 프로그래밍되며, 그후 최종 단계는 교번하는 셀들중 제 2 세트로 상위 페이지 3의 비트들을 프로그래밍한다. 상기된 유핀 효과때문에, "11"과 "01" 상태의 외견상 분포들은 넓은 점선에 의해 도시된 것처럼 그 프로그래밍 이후 존재하는 실선에 의해 지시된 임계 분산보다도 더 넓게 된다. 이는 하위 페이지 0과 1의 데이터의 초기 프로그래밍이, 어떠한 인접한 플로팅 게이트들이 "00"과 "01" 상태를 나타내는 더 높은 전하 레벨을 포함하지 않는, 상황에서 수행되기 때문이다. 외견상 초기 분포의 확장은 인접한 셀들이 이러한 더 높은 임계 레벨 상태로 프로그래밍될 때 발생한다. 게다가, 페이지 0, 2의 높은 상태 "00"과 "01"은 또한 인접한 플로팅 게이트가 그들의 전하 레벨을 홀수 페이지의 "00"과 "01" 상태로 증가시키기 위해 페이지 3으로부터 데이터로 기록되기 때문에 상기의 외견상 확장 효과를 겪게된다.
이러한 외견상 확장 효과는 메모리가 연산될 수 있는 상태의 수에 제한을 두고, 다른 연산 제한을 만드는 것이다. 그것은 더 넓은 외견상 분포가 데이터 판독 연산중에 명확히 구분될 수 있도록 상태 분포 사이에 충분히 큰 마진을 유지하는 것을 필요로한다. 점선 임계 레벨 확산이 발생함이 없이 도 11에 도시된 것처럼, 페이지 1,3에 대해 프로그래밍된 마지막 2가지 상태만이 유핀 효과에 의해 영향을 받지 않는데, 왜냐하면 인접한 플로팅 게이트의 전하 레벨들이 그 이후에 변동되지 않기 때문이다. 도 10B에 도시된 것처럼, 도 11의 페이지 1, 3으로부터 비트를 저장하는 메모리 셀의 "00"과 "01"상태는 마지막에 프로그래밍된다. 그러나, 페이지 0,2 와 1,3으로부터 비트를 저장하는 셀의 다른 6개의 각각의 상태에 대해, 플로우팅 게이트 사이를 커플링 시키는 전계 때문에, 그것들의 외견상 임계 전압 분포의 범위에 영향을 미치는 인접한 셀의 후속 프로그래밍이 있다.
새로운 프로그래밍 기술의 실시예
도 12는 상기 도 9-11에 따라 설명된 프로그래밍 기술에 있어서 2가지 개선점의 효과를 도시한다. 첫째, 페이지가 프로그램되는 순서는 프로그래밍되는 데이터 비트의 첫번째의 두 페이지가 열(row)에서 제 1 교번하는 메모리 셀에 기록되고, 데이터 비트의 다음 두 페이지를 제 2 교번하는 셀에 기록하도록 변경된다. 이는 유핀 효과로 부터 두개의 추가적인 프로그램된 상태를 제거하는 효과를 갖는다. 두번째로, 초기 상태 분포는 유핀 효과에 의한 남아있는 외견상 확산이 효과적인 분포의 폭을 여전히 작게 하기 위해서, 바람직하게는 처음에 프로그래밍된 실제 분포보다 더 넓지 않게 하기 위해서 협소하게 된다(밀집된다). 각각의 이러한 개선점들은 유익하게는 단독으로 구현될 수 있거나, 함께 사용될 수 있다. 도 12의 실시예는 그것들이 함께 사용되는 것을 나타낸다.
도 11에서 처럼 프로그래밍되는 교번하는 메모리 셀의 제 1 및 제 2 그룹에 대해 지정된 동일한 데이터 페이지가 있다면, 도 12에 도시된 제 1 개선점은 페이 지 0과 2로부터 셀의 제 1 그룹까지 데이타의 순차적인 기록이고, 페이지 1과 3으로부터 셀의 제 2 그룹까지 데이터를 기록하는 것이다. 즉, 도 11의 예에서 그랬듯이, 데이타의 4개 페이지를 교번하는 셀의 제 1 및 제 2 그룹으로 교대로 기록하는 대신에, 제 1 그룹은 제 2 그룹이 소정의 데이터로 프로그래밍되기 이전에 데이타의 양측 페이지로 프로그램된다. 그후 교번하는 메모리 셀의 제 2 그룹은 데이터의 제 3 및 제 4 페이지로 프로그램된다. 도시된 것처럼, 그 결과는 페이지 1,3을 저장하는 메모리 셀의 상태 "10"에 관한 유핀 효과의 제거이다. 이는 셀의 제 2 세트(set)가 데이터 페이지 1,3으로 프로그래밍된 후에, (페이지 0, 2를 저장하는) 교번하는 메모리 셀의 바로 인접한 제 1 그룹의 플로팅 게이트의 전하 레벨에서의 증가가 없기 때문이다. 그후 페이지 1, 3의 프로그래밍된 3가지 모든 상태는 유핀 효과로부터 자유로워지므로, 데이터의 저장된 페이지 1,3을 잘못 읽을 가능성을 감소시킨다.
하지만, 메모리 셀의 제 2 교번하는 세트는 셀의 제 1 세트가 데이터 페이지 0,2로 프로그래밍된 이후에, 데이터 페이지 1,3으로 프로그래밍되기 때문에, 제 1 세트의 저장 상태는 유핀 효과의 적용을 받는다. 이것을 극복하기 위해서, 셀의 제 1 세트의 임계 전압 분포는 밀집된다. 분포(51)는 도 10A에 따라, 데이터 페이지 0의 초기 프로그래밍의 결과이다. 하지만 데이터 페이지 2가 프로그래밍되기 이전에, 그러한 분포는 곡선(52)에 의해 지시되듯이, 분포의 폭을 감소시키기 위해 재프로그래밍된다. 4개의 모든 페이지의 프로그래밍이 완료된 이후에, 유핀 효과는 "10" 상태 임계 분포의 외견상 확산이 곡선(53)에 의해 지시된 분포로 확장시킨다. 바람직하게는, 외견상 분포(53)는 초기 분포(51)의 분포와 동일하거나 적도록 제어된다.
동일한 공정은, 데이터 페이지 0이 프로그래밍되고, 밀집된 이후에, 데이터 페이지 2를 프로그래밍된 상태 "00"과 "01"중 하나로 프로그래밍할 때, 동일한 과정이 수행된다. 데이터는 우선 교번하는 셀의 제 1 그룹에 기록되고, 밀집된 다음 교번하는 셀의 인접한 제 2 그룹의 마지막 프로그래밍으로부터의 유핀 효과에 의해 효과적으로 확산된다.
도 13은 도12에 도시된 상태 분포의 각각의 두가지 밀집화를 달성하도록 수행되는 단계들을 도시한다. 상태는 우선 제 1 검증 레벨(61)에 대해 데이터로 프로그래밍된다. 즉, 그러한 상태로 프로그래밍되는 셀에 인가된 전압 펄스를 각각 프로그래밍한 후에, 그러한 셀들은 개별적인 셀의 임계 전압 레벨이 레벨(61)에 도달 또한 초과하는지를 결정하기 위해 그것들에게 적절한 전압 조건을 인가함으로써 판독된다. 만약 그렇다면, 프로그래밍은 정지한다. 그렇지 않다면, 추가적인 프로그래밍 펄스가 인가되고, 상태는 다시 판독된다. 결과는 곡선(62)에 의해 지시되는 전압 임계 분포를 갖는 소정의 상태로 프로그래밍된 메모리셀의 집단이다. 분포(62)의 폭은 인가된 프로그래밍 펄스의 크기, 즉, 이미 기술된 것처럼, 주로 펄스 사이에 전압의 변화에 의해 제어된다.
그러한 분포를 협소하게 하기 위해서, 병행하여 그러한 상태로 모든 셀들의 프로그래밍이 완료한 이후에, 그것들의 상태가 레벨(61)보다 더 낮은 임계 레벨63)을 사용함으로써 판독된다. 이는 관심의 1가지 상태로 프로그래밍된 것들만을 판독 함으로써 다른 상태로 프로그래밍된 셀을 구별한다. 이와 달리, 데이터는 유용하다면, 레지스터로부터 획득될 수 있다. 그후, 그러한 셀로 셀들의 제 2 프로그래밍 연산(제 2 패스)은 제 1 검증 레벨(61)보다 높고, 분포(62) 내에 위치되는 임계 전압 검증 레벨(64)을 사용함으로써 발생한다. 상기 제 2 프로그래밍 연산 효과는 레벨(64)보다 작은 프로그래밍된 임계 레벨을 갖는 그러한 셀들을 분포(65)에 지시된 것처럼, 검증 레벨(64)보다 더 큰 레벨로 재-프로그래밍 하는 것이다. 실제 임계 레벨 분포(65)는, 도 13에서 알수 있듯이, 최초 분포(62)보다 더 좁다. 다른 인접한 셀들은 저장된 전하 레벨을 증가시킴으로써 프로그래밍된 이후에, 외견상 분포는 분포(66)에 의해 지시된 것처럼 유핀 효과에 기인하여 확장된다. 이러한 외견상 분포(66)의 폭은, 제 2 프로그래밍 패스가 이루어지지 않는다면, 검증 레벨 61과 64 사이의 차이에 거의 동일한 양에 의해 일어나는 폭보다 더 좁다.
도 14A 및 도 14B는 도 13에 관해 설명된 제 2 프로그래밍 패스를 포함하는 각각의 도9A 및 도9B에서 설명된 프로그래밍 방법의 변형을 도시한다. 제 1 패스(61)와 제 2 패스(64)에 대한 서로 다른 검증 레벨 뿐만 아니라 제 2 프로그래밍 패스(2ndPassWrite) 절차의 사용이 도시되어 있다. 가장 빠른 프로그램 메모리 셀의 임계 전압의 변화는 도 14B의 백색 사각형(white squares)에 의해 나타내어지고, 가장 느린 것은 흑색 사각형(black squares)에 의해 나타내어진다. 제 1 패스라이트(1stPassWrite)는 현존하는 프로그래밍 절차와 유사하지만, 상대적으로 낮은 검증 레벨(61)이 사용된다. 제 2 프로그래밍 패스를 위해 사용된 검증 레벨(64)은 현재 사용되는 검증 레벨과 동일 할 수 있다.
하나의 프로그래밍 결과로서, 임계 전압이 제 1 패스 검증 레벨(61) 아래에서부터 이동할 때, 임계 전압의 이동은 예를 들어, 0.2V의 ΔVpgm 스텝 사이즈와 같다. 그러므로, 임계 전압은 현재 기술과 동일한 0.2V-폭을 갖는 분포(62)내에서 제어되지만, 분포는 낮은 검증 레벨(61) 때문에 현재 기술로부터 초래하는 것보다 낮게 위치된다.
제 1 패스라이트(1stPassWrite)가 완결된 이후, 그리고 제 2 패스라이트 (2ndtPassWrite)가 시작되기 이전에, 제1 패스라이트(1stPassWrite)에 대한 검증 레벨(61)보다 더 높고, 제2 패스라이트 (2ndtPassWrite)에 대한 검증 레벨(64)보다 더 낮은 임계 전압을 갖는 메모리 셀이 제2 패스라이트 (2ndtPassWrite)에 대한 타겟이다. 예를 들어, 만약 가장 빠른 프로그램 메모리 셀이 13.8V-pluse 후에 제1 패스라이트(1stPassWrite)에 대한 검증 레벨(61)에 도달한다면, 제2 패스라이트 (2ndtPassWrite)의 시작 Vpgm 단계는 13.4V 또는 13.4V 이하로 설정되고, 0.2V아래로 임계 전압 이동을 감소시킨다. 특정 예에서, 제2 패스라이트 (2ndtPassWrite)의 시작 프로그래밍 전압 Vpgm 단계는 12V에서 제1 패스라이트(1stPassWrite)의 그것인 13.4V로 설정된다. 셀의 임계 전압이 하나의 제2 패스라이트 (2ndtPassWrite)의 프로그래밍 펄스로서 검증 레벨(64) 아래에서 위로 지나갈 때, 임계 전압의 이동은 0.05V이하로 유지된다. 그러므로, 타겟 메모리 셀의 임계 전압의 분포는 0.05V-폭이내에서 제어되고, 그것은 현재 얻어지는 것보다 훨씬 더 빈틈이 없다. 그러므로, 제1 패스라이트(1stPassWrite)에 대한 검증 레벨(61)이 제2 패스라이트 (2ndtPassWrite)에 대한 검증 레벨(64)보다 더 작은, 적어도 0.15V라면, 임계 전압 분포의 전체 폭은 0.05V이다.
특정 예로서, 제2 패스라이트 (2ndtPassWrite)의 최대 Vpgm 단계는 최악의 경우에, 제 2 패스에서 사용된 0.15V 더 높은 검증 레벨 때문에 제1 패스라이트보다 높은 0.2V이다. 게다가, 제 2 패스라이트에서 시작 Vpgm은 제 1 패스라이트에서 보다 훨씬 더 높기 때문에, 제 2 패스라이트의 시간의 길이는 항상 제 1 패스라이트보다 더 짧다. 그래서, 상기 두 프로그래밍 패스 기술에 의해 0.2V에서 0.05V까지 임계 전압 분포 폭을 제거하는 결과를 수행하는데 있어서의 비용은 프로그래밍 시간의 두배보다 더 작다. 반면에, 0.05V ΔVpgm 스텝 사이즈를 사용함으로써 동일한 좁은 프로그래밍 분포 폭을 얻는 기존의 프로그래밍 기술에서, 프로그래밍 시간은 폭이 0.2V인 경우로 부터 4개의 엘리먼트에 의해 연장된다. 두개의 프로그래밍 패스 기술은 동일한 임계 전압 분포를 획득하기 위해 기존의 기술만큼 2배 빠르게 종료하는 프로그래밍 시간을 획득한다.
도 15A 및 도 15B는, 제 1 프로그래밍 패스의 ΔVpgm 스텝 사이즈가 프로그래밍 시간을 짧게 하기 위해서 더 크게 이루어지며 제 2 프로그래밍 패스의 ΔVpgm 스텝 사이즈가 협소한 분포 폭을 구획하기에 동일한, 그 변형예를 나타내는 각각의 도 14A와 도 14B에 부합한다. 이러한 특정 예에서, 제 1 패스라이트의 ΔVpgm 스텝 사이즈는 0.2V에서 0.4V로 상승된다. 제 1 패스라이트에 대한 검증 레벨은 0.2V로 감소되고, 제 1 패스라이트와 제 2 패스라이트에 대한 검증 레벨 사이의 차이는 0.2V에서 적어도 0.35V로 확대된다. 0.2V의 확대는 ΔVpgm 스텝 사이즈(0.4V-0.2V) 사이의 차이와 동일하다. 제 1 패스라이트 및 제 2 패스라이트에 대한 프로 그래밍 전압 Vpgm의 시작 단계는 도 14A의 0.2V-스텝 Vpgm 경우에서와 동일하다. 제 1 패스라이트의 지속시간은 약 반정도 단축되어, 14A 및 도 14B의 0.2V-스텝 Vpgm 경우에서의 25%보다 더 많이 프로그램 시간을 감소한다.
각각 도 14A 및 15A에서, 제 1 패스라이트의 초기 퓨(few) 프로그래밍 펄스는 타겟 메모리 셀에 프로그래밍된 레벨을 판독 및 검증하기 위해 펄스들(도시되지 않음) 사이에 시간의 필요성 없이 거의 반복적으로 발생될수 있다. 이는 타겟 셀이 제 1 퓨(few) 펄스상의 소정의 임계 레벨로 좀처럼 프로그래밍되지 않기 때문이다. 이는 제 2 패스라이트의 제 1 퓨(few) 펄스로 또한 실행될 수 있다. 그 결과는 프로그래밍 시간에 있어서 더 감소시킨다.
도 12-15에 관해 상기에 설명된 특정 실시예는 초기 프로그래밍 이후, 인접한 셀을 프로그램하기 위한 절차 이전과 초기에 프로그램된 상태가 유핀 효과에 의해 외곡되기 이전에 즉시, 재-프로그래밍 단계에서 프로그래밍된 분포를 밀집시킨다. 도 16-18에 관해 하기에 설명된 특정 실시예에서, 재-프로그래밍 단계를 밀집시키는 분포는 모든 상태들이 초기로 프로그래밍된 이후, 그리고 임계 레벨 분포의 왜곡이 존재한 이후 유핀 효과 때문에, 나중 단계에서 발생한다.
도 16을 참조하면, 프로그래밍 기술은 페이지 0,2가 우선 열(row)을 따라 교번하는 기억 엘리먼트의 제 1 그룹으로 프로그램되고, 프로그래밍 페이지 1,3에 의해 동일한 열(row)을 따라 교번하는 기억 엘리먼트의 제 2 그룹으로 계속되는 것으로 도시되어 있다. 하나의 그룹은 그 양측의 페이지로부터 데이터로 완전히 프로그래밍되기 때문에, 기억 엘리먼트의 다른 그룹이 프로그래밍 되기 이전에, 상기 페 이지 1,3의 경우에, 유핀 효과때문에 페이지가 프로그래밍되기 위한 마지막 상태 분포의 외견상 확대는 없다. 하지만, 제 1 프로그래밍된 페이지 즉, 페이지0,2 의 상태 분포의 그러한 외견상 확장이 있는데, 왜냐하면 선택된 워드 라인을 따라 제 1 및 제 2 그룹의 인접한 교번하는 기억 엘리먼트사이에 전기 용량의 커플링 때문이다. 페이지 0,2의 외견상 분포 이동을 정정하는 하나의 방법은 일반적인 방식에서 동일한 데이터로, 사용되고 있는 동일한 검증 레벨로 기억 엘리먼트의 제 1 그룹을 재-프로그래밍하는 것이다. 이는 재-프로그래밍이 인접한 기억 엘리먼트의 전하 레벨하에서 수행되어지므로, 페이지 0,2의 상태 분포를 이동시키는 결과를 가져온다. 그후 새롭게 재-프로그래밍된 분포들은 초기 프로그래밍된 데이터, 이러한 경우에 페이지 0,2 에 관한 유핀 효과를 정정한다.
하지만, 동시에 재-프로그래밍되는 상태 분포를 밀집시키는 것이 항상 바람질할 수 있다. 밀집화에서 주요 단계는 다른 검증 레벨로 재-프로그래밍하기 때문에, 수행 저하가 없다. 이는 밀집 재-프로그래밍이 인접한 기억 엘리먼트가 프로그래밍되기 이전에 밀집된 상태 분포에 영향을 미치는 것을 발생하는 도 13을 참조하여 이미 설명되었다. 하지만, 도 16에 설명된 프로그래밍 순서의 경우에, 밀집 재-프로그래밍은 인접한 기억 엘리먼트가 프로그램된 이후에 발생한다.
도 17은 도 17의 프로그래밍 순서에서 데이터 페이지 0,2에 대한 상태 분포의 밀집 재-프로그래밍을 설명한다. 검증 레벨(71)을 갖는 페이지 0,2의 초기 프로그래밍 이후 및 페이지 프로그래밍 1,3이전에, 각각의 상태 분포는 곡선(72)에 의해 지시된 것처럼 나타난다. 하지만, 페이지 1,3의 프로그래밍 이후에, 이러한 분 포는 곡선(75)에 의해 지시된 것처럼 더 확장된다. 판독 레벨(73)을 갖는 이러한 상태에서 셀을 판독하고, 검증 레벨(74)로 그것들을 재-프로그래밍 할 때, 곡선(76)에 의해 지시되는 외견상 분포가 그 결과이며, 실제 분포가 점선(77)으로 지시되어 있다. 인가되는 프로그래밍 및 재-프로그래밍 펄스는 도 14A에 도시된 것들과 유사하다. 소정의 밀집은 외견상 분포(75)보다 더 좁게 되는 외견상 분포(76)에 의해 발생되는 것으로 도시되어 있다.
도 18 및 도 19는 초기 프로그래밍이 동일한 방식으로 도 15A에 도시된 것처럼, 재-프로그래밍 전압 펄스(제 2 패스라이트)가 단위 펄스당 0.2V 증가하는 동안 단위 펄스당 0.4V 증가하는 프로그래밍 전압 펄스(제1패스라이트)로 수행되는 것을 제외하고, 각각의 도 16및 도 17과 동일한 프로그래밍 순서 및 재-프로그래밍 단계를 설명한다. 초기 프로그래밍 패스 상의 상기 더 높은 ΔVpgm은 프로그래밍 및 재-프로그래밍 과정을 완결하는데 필요한 시간을 짧게 한다.
도 20은 본 발명의 다양한 태양을 사용하는 또 다른 가능한 프로그래밍 기술을 도시한다. 방법은 도 12, 13을 참조하여 기술되며, 초기 데이터 페이지를 2번 재-프로그래밍하는 추가적인 단계를 포함한다. 제 2 재-프로그래밍은 다른 데이터 페이지 1,3이 프로그래밍된 이후에 발생하고, 물론 필요성은 상태 분포의 밀집을 포함하지 않지만, 포함할 수 있다.
요약에서 진술된 본 발명의 첫번째 두가지 태양의 예시적인 실시예는 NAND 메모리 셀 어레이 구조를 갖는 플래시 EEPROM 시스템에 대해 설명되어 있지만,본 발명의 이러한 태양 및 다른 태양들이 동일한 메모리 상태를 나타내는 저장된 레벨 의 외견상 분포에 영향을 끼지는 기억 엘리먼트들간의 소정의 커플링이 있으며, 그 효과를 최소화시키는 것이 바람직한, 임의의 다른 플래시 메모리 구조(이를 테면, NOR 메모리 셀 구조를 갖는 플래시, EEPROM 시스템) 또는 다른 유형의 비-휘발성 메모리에 적용될 수 있음이 이해될 것이다.
예시적인 프로그래밍 알고리즘
도 21은 도 12, 13 및 14에 관련되어 설명된 기술에 따라 하위 페이지의 짝수 행을 프로그래밍하기 위한 예시적인 알고리즘을 나타낸다. 알고리즘은 세부분으로 나누어질 수 있다. 첫번째는 파선(S1 내지 S4)에 의해 둘러싸인 부분이다. 상기 부분은 인터페이스 절차를 도시한다. 첫번째(S1)에서, "데이터 로드" 명령어는 플래시 제어기에 의해 내려지고, 데이터 입/출력 버퍼(6)에 입력된다. 입력 데이터는 명령어로 인지되고, 상태 머신에 의해 래치되는데, 왜냐하면 도시되지 않은 명령어 래치(latch) 신호는 이때 명령어 인터페이스(7)에 입력되기 때문이다. 다음으로(S2), 페이지 어드레스를 지정하는 어드레스 데이터는 제어기로부터 데이터 입/출력 버퍼(6)로 입력되고, 래치된다. 입력 데이터는 페이지 어드레스로 인지되고, 이 때 도시되지 않은 어드레스 래치 신호는 명령어 인터페이스(7)로 입력되기 때문에, 상태 머신(8)에서 저장된다. 계속적으로(S3), 532B-프로그램-데이터는 데이터 입/출력 버퍼(6)로 입력된다. 입력 데이터는 데이타 기억장치(1)(DS1)에 래치되는데, 왜냐하면 "데이터 로드" 명령어가 이때 래치되기 때문이다. 마지막으로(S4), "프로그램" 명령어는 플래시 제어기에 의해 내려지고, 데이터 입/출력 버퍼(6)에 입력된다. 입력 데이터는 명령어로 인지되고, 장치 머신에 래치되는데, 왜 냐하면 이 때 명령어 래치 신호가 명령어 인터페이스(7)로 입력되기 때문이다. "프로그램" 명령어에 의해 야기될 때, 데이터 기억장치(1)(DS1)에 래치된 데이터는 자동으로 상태 머신(8)에 의해 제어되는 선택된 메모리 셀(M)에 프로그래밍된다(S5 에서 S20).
알고리즘의 제 2 부분은 S5에서 S10 단계의 제 1 패스라이트이다. 우선, 시작 Vpgm은 12V로 설정되고, 상태 머신(8)에 내장된 프로그램 카운터는 0(S5)으로 초기화 된다. 다음으로, 제 1 프로그램 펄스는 표 Ⅰ(S6)에 도시된 것처럼, 선택된 워드 라인, 예를 들어 WL2에 인가된다. 만약 "0"-데이터가 데이터 기억장치(1)(DS1)에 래치된다면, 대응하는 비트 라인(BL)이 그라운딩된다(표 Ⅰ에서 "프로그램 진행"). 반면에, 만약 "1"-데이터가 데이터 기억장치(1)(DS1)에 래치된다면, 대응하는 비트 라인(BL)이 Vdd(표 Ⅰ에서 "프로그램 금지")에 연결된다.
프로그래밍 이후에, 선택된 메모리 셀의 상태가 검증된다. 검증하기 위해, 제 1 패스에 대한 검증(10)이 수행된다(S7). 이러한 연산에서, 표 Ⅰ에 도시된 것처럼, 0.2V의 제 1패스에 대한 임계 전압이 검증 레벨에 도달했는지가 검출된다. 만약 임계 전압이 도달했다고 검출된다면, DS1에 보관된 "0"-데이터는 "1"-데이터로 바뀌게된다. 만약 임계 전압이 도달하지 않았다고 검출된다면, DS1에 보관된 "0"-데이터가 유지된다. 이미 현존하는 "1"-데이터가 또한 유지된다. 이러한 방법에서, "0"-데이터는 차례차례로 "1"-데이터로 변동하고, "1"-데이터는 메모리 셀에 관계없이 유지되기 때문에, 결국 데이터 기억장치(DS1)에 보관된 모든 데이터는 "1"-데이터가 된다. 그것은, 모든 메모리 셀은 제 1 패스에 대한 검증 레벨로 부터 성공적으로 판단을 할 때, 프로그래밍 된다는 것을 의미한다.
검증 연산 후, 데이터 기억장치(DS1)에 래치된 모든 데이터가 "1"-데이터가 되었는지 여부가 체크된다. 만약 데이터가 "1"-데이터가 되었다면, 제 1 패스라이트가 종료되고 제 2 패스라이트가 시작한다. 만약 데이터가 "1"-데이터가 되지 않았다면, 알고리즘은 단계 S9로 간다.
단계 S9에서, 프로그램 카운터가 갖는 카운트 값이 체크된다. 만약 카운트 값이 20보다 작다면, Vpgm 단계는 0.2V 증가되고, 카운트 값은 1(S10)까지 진행하며, 그후 알고리즘은 프로그램의 단계 S6으로 복귀한다. 만약 카운트 값이 20보다 작지 않다면, 상태 장치에서 상태 데이터는 "FAIL"로 세팅되고, 알고리즘이 종료된다(S11).
알고리즘의 세번째 부분은 제 2 패스라이트(S12 에서 S20)이다. 우선, 제 2 패스라이트에 대한 판독(10)이 수행된다(S12). 이러한 동작에서, 0V보다 높은 임계 전압을 가진 메모리 셀을 추출하고, "0"-데이터가 대응하는 데이터 기억장치(1)(DS1)로 설정된다. "1"-데이터는 각각의 남은 데이터 기억장치(1)(DS1)로 설정된다.
다음으로, 제 2 패스에 대한 검증(10)이 수행된다(S13). 이러한 동작에서, 0V보다 높고 0.4V보다 작은 임계 전압을 가지는 메모리 셀은 0.4V의 제2패스에 대한 검증 레벨을 사용함으로써 추출되고, 데이터는 이미 데이터 기억장치(1)(DS1)에 저장된다. 임계 전압은 표 Ⅰ에 도시된 것처럼 0.4V의 제 2 패스에 대한 검증 레벨에 도달했는지가 검출된다. 만약 임계 전압이 도달했다고 검출된다면, DS1에 보관 된 "0"-데이터는 "1"-데이터로 바뀌어진다. 만약 임계 전압이 도달하지 않았다고 검출된다면, 데이터 기억장치(1)(DS1)에 보관된 "0"-데이터가 유지된다. 이미 현존하는 "1"-데이터 또한 유지된다.
제 2 패스(S13)에 대한 검증(10) 이후에, 시작 Vpgm은 13.4V로 재설정되고, 프로그램 카운터는 0(S14)으로 재-초기화된다. 다음으로, 13.4V의 제 1 프로그램 펄스는 표 Ⅰ(S15)에 도시된 것처럼 선택된 워드 라인에 인가된다. 만약 "0"-데이터가 데이터 기억장치(1)(DS1)에 래치된다면, 부합하는 비트 라인(BL)이 그라운딩된다(표 Ⅰ에서 "프로그램 진행"). 반면에, 만약 "1"-데이터가 데이터 기억장치(1)(DS1)에 래치된다면, 부합하는 비트 라인(BL)이 Vdd(표 Ⅰ에서 "프로그램 금지")에 연결된다.
프로그래밍(S15) 이후에, 선택된 메모리 셀의 상태가 검증된다. 검증하기 위해, 제 2 패스에 대한 검증(10)이 수행된다(S16). 이러한 동작에서, 임계 전압이 표 Ⅰ에 도시된 것처럼 0.4V의 제 2 패스에 대한 검증 레벨에 도달했는지가 검출된다. 만약 임계 전압이 도달했다고 검출된다면, DS1에 보관된 "0"-데이터는 "1"-데이터로 바뀌어진다. 만약 임계 전압이 도달하지 않았다고 검출된다면, DS1에 보관된 "0"-데이터가 유지된다. 이미 현존하는 "1"-데이터가 또한 유지된다. 이러한 방법에서, "0"-데이터는 차례차례로 "1"-데이터로 변경되고, "1"-데이터는 메모리 셀에 관계없이 유지되기 때문에, 결국 데이터 기억장치(DS1)에 보관된 모든 데이터는 "1"-데이터가 된다. 그것은 모든 메모리 셀이 성공적으로 프로그래밍 되었음을 의미한다.
검증 연산(S16) 이후에, 데이터 기억장치(DS1)에 보관된 모든 데이터는 "1"-데이터로 된다(S17). 만약 데이터가 "1"-데이터로 된다면, 제 2 패스라이트는 종료되고, 그후 전체 프로그램 알고리즘은 "PASS"(S20)로 상태 데이터를 설정하면서 종료된다. 만일 데이터가 "1"-데이터로 되지 않는다면, 알고리즘은 단계 S18로 간다.
단계 S18에서, 프로그램 카운트가 갖는 카운트 값이 체크된다. 만약 카운트 값이 13보다 작다면, Vpgm 단계는 0.2V 증가하고, 카운트 값이 1(S19)까지 진행하며, 그후 알고리즘은 프로그램의 단계 S15로 복귀한다. 만약 카운트 값이 13보다 작지 않다면, 상태 데이터가 "FAIL"로 정해지고, 알고리즘이 종료된다(S11).
도 22는 도 12,13 및14에 설명된 방법에 따라, 상위 페이지의 짝수 행을 프로그램하기 위한 예시적인 프로그램 알고리즘을 나타낸다. 알고리즘은 3부분으로 나누어질 수 있다. 제 1 부분은 파선(S1 내지 S4)에 의해 둘러싸인 부분이다. 상기 부분은 도 21에 도시된 것처럼 S1 내지 S4 단계의 부분과 동일하다.
알고리즘의 제 2부분은 S5에서 S13의 제 1 패스라이트이다. 우선, 제 1 패스에 대한 판독(10)이 수행된다(S5). 이러한 동작에서, 0V보다 높은 임계 전압을 갖는 메모리 셀이 추출되고, "0"-데이터는 각각의 대응하는 데이터 기적장치(2)(DS2)의 하나에 설정된다. "1"-데이터는 남아있는 데이터 기억장치(2)(DS2)의 각각에 설정된다. 시작 Vpgm은 14V로 설정되고, 프로그램 카운터는 0(S6)으로 초기화 된다. 다음으로, 제 1 프로그램 펄스는 표 Ⅰ(S7)에 도시된 것처럼 선택된 워드 라인, 예를 들명 WL2에 인가된다. 만약 "0"-데이터가 데이터 기억장치(1)(DS1)에 래치된다면, 대응하는 비트 라인(BL)이 그라운딩된다(표 Ⅰ에 서 "프로그램 진행"). 반면에, 만약 "1"-데이터가 데이터 기억장치(1)(DS1)에 래치된다면, 대응하는 비트 라인(BL)은 Vdd(표 Ⅰ에서 "프로그램 금지")에 연결된다.
프로그래밍 이후에, 선택된 메모리 셀의 상태가 검증된다. 검증하기 위해, 검증(10)은 제 1 장소에서 수행된다(S8). 이러한 연산에서, 임계 전압은 표 Ⅰ에 도시된 것처럼 2.4V의 검증 레벨에 도달했는지가 검출된다. 만약 임계 전압이 도달되었다고 검출된다면, DS1에 보관된 "0"-데이터가 "1"-데이터로 바뀌게된다. 만약 임계 전압이 도달하지 않았다고 검출된다면, DS1에 보관된 "0"-데이터는 유지된다. 이미 현존하는 "1"-데이터가 또한 유지된다. 제 2 장소에서, 제 1패스에 대한 검증(00)이 수행된다. 이러한 연산에 있어, 임계 전압이 표1에 도시된 바와 같은 검증 레벨 1.2V에 도달했는지가 검출된다. 임계전압이 도달 했는지가 검출되면, 그리고, 상응하는 데이터 기억 장치(data storage)2(DS2)에 기억된 데이터가 "0"-데이터라면, DS1에 래치된 "0"-데이터는 "1"-데이터로 변경된다. 데이터 기억장치1에 저장된 "0"-데이터는 관련된 데이터 기억장치2(DS2)가 검출된 결과에 무관하게 "1"-데이터를 가지는 경우에 유지된다. 임계전압이 도달되지 않았음이 검출되는 경우, DS1에 래치된 "0"-데이터가 유지된다. 이미 존재하는 "1"-데이터도 또한 유지된다.
이런 식으로, "0"-데이터가 차례로 "1"-데이터로 변하고 "1"-데이터는 메모리 셀들의 상태와 무관하게 유지되기 때문에, 데이터 기억장치 DS1에 래치된 모든 데이터는 결국 "1"-데이터가 된다. 모든 메모리 셀들이 "01"-상태의 검증 레벨 및 "00"-상태의 제1패스(1stPass)에 대한 검증 레벨로 판단하여 성공적으로 프로그래 밍되었음을 의미한다.
검증 연산 이후에, 데이터 기억장치 DS1에 래치된 모든 데이터가 "1"-데이터가 되었는지 체크된다(S10). 이들이 "1"-데이터가 되었다면, 제1패스라이트(1stPassWrite)가 종료되고 제2패스라이트가 시작된다. 이들이 "1"-데이터가 되지 않았다면, 알고리즘은 단계 S11로 간다.
단계 S11에서, 프로그램 카운터가 가지는 카운트 값이 체크된다. 카운트 값이 20 이하이면, Vpgm 레벨은 0.2V증가되고 카운트 값은 1만큼 진행되며(S12), 이후에 알고리즘은 프로그램의 단계 S7으로 복귀된다. 카운트 값이 20 이하가 아니라면, 상태 머신의 상태 데이터는 "FAIL"로 설정되고, 이후 알고리즘은 종료된다(S13).
알고리즘의 제3부분은 제2패스라이트이다(S14 내지 S22). 먼저, 제2패스에 대한 판독00이 시행된다(S14). 이런 연산에서, 1V이상의 임계전압을 가지는 메모리 셀들이 추출되고, 다음으로 "0"-데이터가 상응하는 데이터 기억장치1(DS1)의 개개의 하나속에 세트된다. "1"-데이터는 각각의 나머지 데이터 기억장치1(DS1)속에 세트된다.
다음에, 제2패스에 대한 검증 00이 시행된다(S15). 이런 연산에서, 1V 이상 그리고 1.4V 이하의 임계 전압을 가지는 메모리 셀들은 1.4V의 제2패스에 대한 검증레벨 및 데이터 기억장치1(DS1)에 이미 기억된 데이터를 사용하여 추출된다. 임계 전압이 표1에 도시되는 바와 같이, 1.4V의 제2패스에 대한 검증 레벨에 도달되었는지가 검출된다. 임계 전압이 도달되었다는 것이 검출되는 경우, DS1에 래치된 "0"-데이터는 "1"-데이터로 변경된다. 임계 전압이 도달되지 않았음이 검출되는 경우에는, 데이터 기억장치1(DS1)에 래치된 "0"-데이터가 유지된다. 이미 존재하는 "1"-데이터도 또한 유지된다.
제2패스에 대한 검증00 이후에(S15), 시작 Vpgm이 14.4V로 리셋되고 프로그램 카운터는 0으로 재초기화된다(S16). 다음에, 14.4V의 제1프로그램 펄스가 표1에 도시된 바와 같이, 선택된 워드 라인에 인가된다. "0"-데이터가 데이터 기억장치1(DS1)에 래치되는 경우, 상응하는 비트 라인(BL)이 그라운드된다(표1의 "프로그램 추진(program promotion)"). 다른 한편으로, "1"-데이터가 데이터 기억장치1(DS1)에 래치되는 경우, 상응하는 비트 라인(BL)이 Vdd에 접속된다(표1의 "프로그램 금지(program inhibition)").
프로그램(S17) 이후에, 선택된 메모리 셀들의 상태들이 검증된다. 검증하기 위하여, 제2패스에 대한 검증 00이 시행된다(S18). 이런 연산에서, 임계 전압이 표1에 도시되는 바와 같이, 1.4V의 제2패스에 대한 검증 레벨에 도달되었는지가 검출된다. 임계 전압이 도달되었다는 것이 검출되는 경우, DS1에 래치된 "0"-데이터는 "1"-데이터로 변경된다. 임계 전압이 도달되지 않았음이 검출되는 경우에는, 데이터 기억장치1(DS1)에 래치된 "0"-데이터가 유지된다. 이미 존재하는 "1"-데이터도 또한 유지된다. 이런 방식으로, "0"-데이터가 차례로 "1"-데이터로 변하고 "1"-데이터는 메모리 셀들의 상태와 무관하게 유지되기 때문에, 데이터 기억장치 DS1에 래치된 모든 데이터는 결국 "1"-데이터가 된다. 그것은 모든 메모리 셀들이 성공적으로 프로그래밍되었음을 의미한다.
검증 연산 이후에(S18), 데이터 기억장치1(DS1)에 래치된 모든 데이터가 "1"-데이터가 되었는지가 체크된다(S19). 이들이 "1"-데이터가 되었다면, 제2패스라이트는 종료되고 전체 프로그램 알고리즘은 "PASS"로 상태 데이터를 세팅하고 종료된다(S22). 이들이 "1"-데이터가 되지 않았다면, 알고리즘은 단계 S20으로 간다.
단계 S20에서, 프로그램 카운터가 가지는 카운트 값이 체크된다. 카운트 값이 13 이하이면, Vpgm 레벨은 0.2V증가되고 카운트 값은 1만큼 진행되며(S21), 이후에 알고리즘은 프로그램의 단계 S17로 복귀된다. 카운트 값이 13 이하가 아니라면, 상태 데이터는 "FAIL"로 설정되고, 이후 알고리즘은 종료된다(S13).
도22의 알고리즘에서, "01"-상태에 대한 제2패스라이트가 최대 Vpgm을 다시 필요로하고 그것은 불필요한 프로그램 장애를 초래하기 때문에, "01"-상태로 프로그래밍될 메모리셀들 상의 제2패스라이트가 회피된다. 그러나, 그것은 필요하다면 본 발명에 따라 용이하게 시행될 수 있다.
도23은 데이터의 하부 페이지를 갖는 짝수 열들을 프로그래밍하기 위해 도12,19 및 15에 도시된 방법을 수행하기 위한 실시예 프로그램 알고리즘을 도시한다. 이런 알고리즘은 도21에 도시되는 것들과 유사하다. 편차들은 제1패스라이트(S10)의 Vpgm 단계 크기 및 제1패스라이트(S9)의 프로그램 카운터의 관련 최대 카운트 값이다. Vpgm 단계 크기는 제1패스라이트를 가속시키기 위하여 0.2V에서 0.4V로 증가된다.
도24는 데이터의 상부 페이지를 갖는 짝수 열들을 프로그래밍하기 위해 도12,19 및 15에 도시된 방법을 수행하기 위한 실시예 프로그램 알고리즘을 도시한 다. 이런 알고리즘은 도22에 도시되는 것들과 유사하다. 편차들은 제1패스라이트(S12)의 Vpgm 단계 크기 및 제1패스라이트(S11)의 프로그램 카운터의 관련 최대 카운트 값이다. Vpgm 단계 크기는 제1패스라이트를 가속시키기 위하여 0.2V에서 0.4V로 증가된다.
도25 및 26은 도21 및 22 각각의 프로그램 알고리즘들과 결합될 때 도12,13 및 14에 도시된 방법을 수행하기 위한 실시예 프로그램 알고리즘들을 도시한다. 도25의 알고리즘은 짝수 열들을 프로그래밍하기 위해 도21에 도시된 알고리즘에 채용되는 제2패스라이트 없이 홀수 열들을 프로그램밍하는 것을 도시한다. 제1패스에 대한 검증 10의 검증 레벨은 제2패스라이트를 통해 분포를 0.4V 이상으로 세트함에 따라 0.4V 이상으로 분포를 세트하기 위하여 0.2V 에서 0.4V로 변경된다. 도26은 짝수 열들을 프로그래밍하기 위해 도22에 도시된 알고리즘에 채용되는 제2패스라이트 없이 홀수 열들을 프로그래밍함을 도시한다. 제1패스에 대한 검증 00의 검증 레벨은 제2패스라이트를 통해 분포를 1.4V 이상으로 세트함에 따라 1.4V 이상으로 분포를 세트하기 위하여 1.2V 에서 1.4V로 변경된다. 도21,22,25 및 26에 도시된 알고리즘들의 조합은 유핀(Yupin) 효과를 보상한다. 결과적으로, 프로그램 처리량이 개선된다.
도27 및 28은 도23 및 24에 도시된 프로그램 알고리즘들과 결합될 때 도12,19 및 15에 도시된 방법을 수행하기 위한 실시예 알고리즘들을 도시한다. 도27은 짝수 열들을 프로그래밍하기 위해 도23에 도시된 알고리즘에 채용되는 제2패스라이트 없이 홀수 열들을 프로그램밍하는 것을 도시한다. 제1패스에 대한 검증 10의 검증 레벨은 제2패스라이트를 통해 분포를 0.4V 이상으로 세트함에 따라 0.4V 이상으로 분포를 세트하기 위하여 0.2V 에서 0.4V로 변경된다. 도28은 짝수 열들을 프로그래밍하기 위해 도24에 도시된 알고리즘에 채용되는 제2패스라이트 없이 홀수 열들을 프로그래밍함을 도시한다. 제1패스에 대한 검증 00의 검증 레벨은 제2패스라이트를 통해 분포를 1.4V 이상으로 세트함에 따라 1.4V 이상으로 분포를 세트하기 위하여 1.2V 에서 1.4V로 변경된다.
도23,24,27 및 28에 도시된 알고리즘들의 조합은 유핀(Yupin) 효과를 보상한다. 결과적으로, 프로그램 처리량이 크게 개선된다.
도 29는 도12,13 및 14와 관련해 기술된 방법을 시행하기 위한 실시예 프로그램 순서를 도시한다. 각각의 블록에서, 데이터 프로그래밍이 워드 라인 WL0의 짝수 비트 라인들의 하부 페이지로부터 워드 라인 WL3의 홀수 비트라인들의 상부 페이지까지 페이지 어드레스의 순서대로 시행된다. 이런 순서는 유핀 효과를 고려하여 발생된다.
도30은 도16 및 17의 방법에 따라 밀집되는 데이터의 하부 페이지를 판독하기 위한 실시예의 판독 알고리즘을 도시한다. 점선(S1 및 S2)으로 둘러싸인 부분은 인터페이스의 절차를 도시한다. 먼저(S1), "데이터 판독" 명령어는 플래시 제어기(flash controller)에 의해 발생되고 및 데이터 입/출력 버퍼(6)에 입력된다. 입력 데이터는, 도시되지 않은 명령어 래치 신호가 이번에 명령어 인터페이스(7)에 입력되었기 때문에, 명령어로서 인지되고 상태 머신(8)에 래치된다. 다음에(S2), 페이지 어드레스를 지시하는 어드레스 데이터가 제어기로부터 데 이터 입/출력 버퍼(6)에 입력되어 래치된다. 입력데이터는, 도시되지 않은 어드레스 래치 신호가 이번에 명령어 인터페이스(7)에 입력되었기 때문에, 페이지 어드레스로서 인지되고 상태 머신(8)에 래치된다. 어드레스 데이터에 의해 트리거되는 경우, 선택된 메모리 셀들(M)에 저장된 데이터는 상태 머신(8)에 의해 제어되어 자동으로 판독된다(S4 및 S5).
판독 01에서, 2V 이상의 임계 전압을 가지는 메모리 셀들이 추출되어, 이후 "1"-데이터가 각각의 나머지 데이터 기억장치2(DS2)속에 세트된다. 다음에, 판독 10이 수행된다. 이런 연산에서, 0V 이하 또는 2V 이상의 임계전압을 가지는 메모리셀들이 추출된다. 임계 전압이 0V이하 이거나 또는 데이터 기억장치2(DS2)가 "1"-데이터를 저장하는 것이 검출되는 경우, "1"-데이터는 데이터 기억장치1(DS1)에 세트되고, 그렇지 않은 경우는 "0"이 세트된다.
데이터 기억장치1(DS1)에 저장된 데이터는 데이터 입/출력 버퍼(6)를 통해 명령어 인터페이스(7)에 입력된 판독 신호(도시되지 않음)와 동기되어 외부에 출력된다.
도31은 도16 및 17의 방법에 따라 밀집되는 데이터의 상부 페이지를 판독하기 위한 실시예의 판독 알고리즘을 도시한다. 점선(S1 및 S2)으로 둘러쌓인 부분은 도30에 도시된 것들과 동일하다. 판독 00에서, 1V이상의 임계 전압을 가지는 메모리 셀들이 추출되고, 이후 "0"-데이터가 상응하는 데이터 기억장치1(DS1)의 개객의 하나에 세트된다. "1"-데이터는 각각의 나머지 데이터 기억장치1(DS1)에 세트된다. 기억장치1(DS1)에 저장된 데이터는 데이터 입/출력 버퍼(6)를 통해 판독 신호(도시 되지 않음)와 동기되어 외부에 출력된다.
본 발명의 다양한 양태들이 특정 실시예들에 대하여 기술되었지만, 본 발명은 첨부된 청구항들의 전체 범위내에서 보호됨이 인지될 것이다.
따라서, 상기된 본 발명에 의하여, 메모리는 인접한 셀들이 프로그래밍된 이후에 일부 셀들을 두번 프로그래밍하여 인접한 플로팅 게이트들 사이를 결합시키는 전하 효과를 최소화시키도록 연산되어 데이터를 저장하는 효과를 향상시킬 수 있다.

Claims (44)

  1. 메모리소자들의 어레이의 기억소자들 중 일부에 기억된 값들이 기억소자들 간의 전계결합 때문에 상기 기억소자들의 나머지들로부터 판독된 값들에 영향을 미치는 비휘발성 메모리 시스템을 동작시키는 방법에 있어서,
    제1세트의 데이터에 대응하는 제1세트의 기억된 값들을 제1그룹의 기억소자들에 기입하는 단계;
    제2세트의 데이터에 대응하는 제2세트의 기억된 값들을 상기 제1그룹의 기억소자들과 다른 제2그룹의 기억소자들에 기입하는 단계로서, 기억소자들 간의 전계결합 때문에 상기 제2세트의 기억된 값들이 상기 제1그룹의 기억소자들로부터 판독된 값들에 영향을 미치는 단계; 및
    기억소자들 간의 전계결합 때문에 상기 제2세트의 기억된 값들이 상기 제1그룹의 기억소자들로부터 판독된 값들에 미치는 영향을 완화하기 위해 상기 제1그룹의 기억소자들에 기입된 상기 제1세트의 기억된 값들을 변경하는 단계로서, 이에 의해 상기 제1그룹의 기억소자들로부터 상기 제1세트의 데이터가 정확하게 판독될 수 있게 하는 단계;
    를 포함하는 비휘발성 메모리 동작 방법.
  2. 제1항에 있어서, 상기 제2세트의 기억된 값들에 의해 영향을 받는 상기 제1세트의 기억된 값들의 특징은 상기 제1세트의 데이터의 특정 상태들에 대응하는 상기 제1세트의 기억된 값들의 외견상 분포를 확장시키는 것을 포함하고, 상기 제1세트의 기억된 값들을 변경하는 단계는 상기 제1세트의 데이터의 특정 상태들에 대응하는 상기 제1세트의 기억된 값들의 외견상 분포를 밀집시키는 단계를 포함하는 비휘발성 메모리 동작 방법.
  3. 제2항에 있어서, 상기 외견상 분포를 밀집시키는 단계는 상기 제2세트의 기억된 값들을 기입한 후에 수행되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
  4. 제3항에 있어서, 상기 외견상 분포를 밀집시키는 단계 전에, 상기 제1그룹의 기억소자들로부터 상기 제1세트의 데이터를 판독하는 단계를 추가로 포함하는 비휘발성 메모리 동작 방법.
  5. 제2항에 있어서, 상기 외견상 분포를 밀집시키는 단계는 상기 제2세트의 값들을 기입하기 전에 수행되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 기억소자들은 전기적 부동게이트들이고, 상기 기억된 값들은 상기 부동게이트들이 포함된 메모리 셀 트랜지스터들을 통한 전도에 영향을 미치는 상기 부동게이트들에 기억된 전하레벨들인 것을 특징으로 하는 비휘발성 메모리 동작 방법.
  7. 제6항에 있어서, 개개의 상기 부동게이트들에 1비트 이상의 데이터를 기억시키기 위해 상기 개개의 부동게이트들에 대하여 2개 이상의 기억된 값들이 규정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
  8. 제1항에 있어서, 상기 비휘발성 메모리 시스템은 셀당 하나 이상의 부동게이트 형태로 기억소자들을 가진 EEPROM 셀들의 어레이를 포함하는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
  9. 제8항에 있어서, 상기 비휘발성 메모리 시스템은 셀당 두 개의 부동게이트들을 가진 메모리 셀들을 포함하는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
  10. 제8항에 있어서, 상기 비휘발성 메모리 시스템은 NAND 배열과 접속된 메모리 셀들을 포함하는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
  11. 기억소자들의 비휘발성 어레이에 데이터를 기억시키는 방법으로서, 개개의 상기 기억소자들은 1비트 이상의 데이터를 나타내는 복수의 기억레벨 범위들로 분할된 기억 윈도우를 갖고, 상기 기억레벨 범위들은 상호 분리되어 있으며, 상기 방법은,
    제1 복수의 기억소자들에 데이터를 프로그래밍하는 단계;
    제2 복수의 기억소자들에 데이터를 프로그래밍하는 단계;
    상기 제1 복수의 기억소자들에 프로그래밍된 데이터를 판독하는 단계; 및
    상기 제1 복수의 기억소자들을 재프로그래밍하는 단계로서, 상기 재프로그래밍은 상기 제1 복수의 기억소자들에 처음에 프로그래밍된 상기 데이터의 카피를 유지할 필요없이 상기 판독 단계에 의해 판독된 데이터를 사용하여 달성되는 단계;
    를 포함하는 데이터 기억 방법.
  12. 기억소자들의 비휘발성 어레이에 데이터를 기억시키는 방법으로서, 개개의 상기 기억소자들은 1비트 이상의 데이터를 나타내는 복수의 기억레벨 범위들로 분할된 기억 윈도우를 갖고, 상기 기억레벨 범위들은 상호 분리되어 있으며, 기억소자들로부터 판독된 값들이 기억소자들 간의 전계결합 때문에 인접하는 기억소자들에 의해 기억된 값들에 의해 영향을 받고, 상기 개개의 기억소자들은 기억레벨 범위들 중 기억되는 데이터에 대응하는 기억레벨 범위에 도달할 때까지 상기 기억소자들의 기억레벨들을 증분 변화시시킴으로써 프로그래밍되며, 상기 방법은,
    복수의 기억소자들에 데이터를 프로그래밍하는 단계로서, 상기 프로그래밍은 제1세트의 기준기억레벨들 중 기억되는 데이터에 대응하는 기준기억레벨에 도달하거나 상기 기준기억레벨을 초과할 때까지 개개의 기억소자들의 기억레벨들을 증분 변화시킴으로써 수행되고, 이에 의해 상기 기억레벨들을 증분 변화시킴으로써 얻어진 폭들을 가진 기억레벨 범위들 내에 기억레벨들의 분포들을 갖고서 상기 복수의 기억소자들에 데이터를 기억시키는 단계; 및
    인접하는 기억소자들 간의 전계결합으로 인한 영향을 완화하기 위해, 개개의 상기 분포들의 일부분에 있는 기억레벨들을 상기 개개의 분포들의 중복하지 않는 다른 부분에 재프로그래밍하는 단계로서, 이에 의해 개개의 상기 기억레벨 범위들 내의 기억레벨 분포들의 폭을 감소시키고 개개의 상기 기억레벨 범위들 간의 분리를 증가시키는 단계;
    를 포함하는 데이터 기억 방법.
  13. 제12항에 있어서, 상기 재프로그래밍 단계는 제2세트의 기준기억레벨들 중 기억되는 데이터에 대응하는 기준기억레벨에 도달하거나 상기 기준기억레벨을 초과할 때까지 개개의 기억소자들의 기억레벨들을 증분 변화시키는 것을 포함하고, 상기 제2세트의 기준기억레벨들은 대응하는 분포들 내의 상기 제1세트의 대응하는 기준기억레벨들로부터 개별적으로 대치되는 것을 특징으로 하는 데이터 기억 방법.
  14. 제13항에 있어서, 상기 프로그래밍 단계 동안 기억레벨들의 증분 변화량은 상기 재프로그래밍 단계 동안 기억레벨들의 증분변화량보다 큰 것을 특징으로 하는 데이터 기억 방법.
  15. 제12항에 있어서, 상기 방법이 수행되는 상기 기억소자들의 비휘발성 어레이는 셀당 하나 이상의 부동게이트 형태로 기억소자들을 가진 메모리 셀들의 어레이를 포함하는 것을 특징으로 하는 데이터 기억 방법.
  16. 제15항에 있어서, 상기 방법이 수행되는 상기 비휘발성 기억소자들은 셀당 2개의 두 개의 부동게이트들을 가진 메모리 셀들을 포함하는 것을 특징으로 하는 데이터 기억 방법.
  17. 제15항에 있어서, 상기 방법이 수행되는 상기 비휘발성 기억소자들은 NAND 배열로 접속된 메모리 셀들을 포함하는 것을 특징으로 하는 데이터 기억 방법.
  18. 기억소자들의 비휘발성 어레이에 데이터를 기억시키는 방법으로서, 개개의 상기 기억소자들은 1비트 이상의 데이터를 나타내는 복수의 기억레벨 범위들로 분할된 기억 윈도우를 갖고, 상기 기억레벨 범위들은 상호 분리되어 있으며, 상기 개개의 기억소자들은 기억레벨 범위들 중 기억되는 데이터에 대응하는 기억레벨 범위에 도달할 때까지 상기 기억소자들의 기억레벨들을 증분 변화시시킴으로써 프로그래밍되고, 상기 방법은,
    복수의 기억소자들에 데이터를 프로그래밍하는 단계로서, 상기 프로그래밍은 제1세트의 기준기억레벨들 중 기억되는 데이터에 대응하는 기준기억레벨에 도달하거나 상기 기준기억레벨을 초과할 때까지 개개의 기억소자들의 기억레벨들을 증분 변화시킴으로써 수행되고, 이에 의해 상기 기억레벨들을 증분 변화시킴으로써 얻어진 폭들을 가진 기억레벨 범위들 내에 기억레벨들의 분포들을 갖고서 상기 복수의 기억소자들에 데이터를 기억시키는 단계; 및
    개개의 상기 분포들의 일부분에 기억레벨들을 갖는 상기 기억소자들을 재프로그래밍하는 단계로서, 상기 재프로그래밍은 개개의 상기 기억소자들의 기억레벨들을 상기 개개의 분포들의 중복하지 않는 다른 부분에 프로그래밍될 때까지 증분 변화시킴으로써 수행되는 단계;
    를 포함하고, 상기 프로그래밍 단계 동안 기억레벨들의 증분 변화량은 상기 재프로그래밍 단계 동안 기억레벨들의 증분 변화량보다 큰 것을 특징으로 하는 데이터 기억 방법.
  19. 기억소자들의 비휘발성 어레이에 데이터를 기억시키는 방법으로서, 개개의 상기 기억소자들은 1비트 이상의 데이터를 나타내는 복수의 기억레벨 범위들로 분할된 기억 윈도우를 갖고, 상기 기억레벨 범위들은 상호 분리되어 있으며, 상기 개개의 기억소자들은 기억레벨 범위들 중 기억되는 데이터에 대응하는 기억레벨 범위에 도달할 때까지 상기 기억소자들의 기억레벨들을 증분 변화시시킴으로써 프로그래밍되고, 상기 방법은,
    제1 복수의 기억소자들에 데이터를 프로그래밍하는 단계로서, 상기 프로그래밍은 제1세트의 기준기억레벨들 중 기억되는 데이터에 대응하는 기준기억레벨에 도달하거나 상기 기준기억레벨을 초과할 때까지 개개의 기억소자들의 기억레벨들을 증분 변화시킴으로써 수행되고, 이에 의해 상기 기억레벨들을 증분 변화시킴으로써 얻어진 폭들을 가진 기억레벨 범위들 내에 기억레벨들의 분포들을 갖고서 상기 제1 복수의 기억소자들에 데이터를 기억시키는 단계;
    제2 복수의 기억소자들에 데이터를 프로그래밍하는 단계; 및
    상기 제1 복수의 기억소자들에 프로그래밍된 데이터를 판독하는 단계; 및
    개개의 상기 분포들의 일부분에 기억레벨들을 갖는 상기 제1 복수의 기억소자들을 상기 판독 단계에 의해 판독된 데이터를 사용하여 재프로그래밍 하는 단계로서, 상기 재프로그래밍은 개개의 상기 기억소자들의 기억레벨들을 상기 개개의 분포들의 중복하지 않는 다른 부분에 프로그래밍될 때까지 증분 변화시킴으로써 수행되고, 이에 의해 상기 재프로그래밍은 상기 제1 복수의 기억소자들에 처음에 프로그래밍된 상기 데이터의 카피를 유지할 필요없이 상기 판독된 데이터를 사용하여 달성되는 단계;
    를 포함하는 데이터 기억 방법.
  20. 두 개 이상의 데이터 비트들을 갖는, 비휘발성 메모리의 제1 및 제2 그룹의 개개의 기억소자들을 두 개 이상의 프로그래밍 단계에서 프로그래밍하는 방법으로서, 상기 제1 및 제2 그룹의 기억소자들 중 인접하는 기억소자들 간에는 상기 기억소자들로부터 판독되는 전하기억레벨들에 영향을 주는 결합이 존재하고, 상기 방법은,
    상기 제2그룹의 기억소자들을 프로그래밍하기 전에, 상기 제1그룹의 기억소자들을 이들의 상기 두 개 이상의 데이터 비트들 전부를 사용하여 프로그래밍하는 단계; 및
    상기 제2그룹의 기억소자들을 이들의 상기 두 개 이상의 데이터 비트들 전부를 사용하여 프로그래밍하는 단계;
    를 포함하는 프로그래밍 방법.
  21. 제20항에 있어서, 상기 제1그룹의 기억소자들을 이들의 상기 두 개 이상의 데이터 비트들 전부를 사용하여 재프로그래밍하는 단계를 추가로 포함하는 프로그래밍 방법.
  22. 제21항에 있어서, 상기 재프로그래밍 단계는 상기 제1그룹의 기억소자들의 기억된 개개의 데이터 비트들에 관한 전하기억레벨들을 밀집시키는 것을 포함하는 것을 특징으로 하는 프로그래밍 방법.
  23. 제22항에 있어서, 상기 재프로그래밍 단계는 상기 제2그룹의 기억소자들을 프로그래밍하기 전에 수행되는 것을 특징으로 하는 프로그래밍 방법.
  24. 제21항에 있어서, 상기 재프로그래밍 단계는 상기 제2그룹의 기억소자들을 프로그래밍한 후에 수행되는 것을 특징으로 하는 프로그래밍 방법.
  25. 제20 내지 24항 중 어느 한 항에 있어서, 상기 기억소자들은 전기적 부동게이트들이고, 상기 전하기억레벨들은 상기 부동게이트들이 포함된 메모리 셀 트랜지스터들을 통한 전도에 영향을 미치는 상기 부동게이트들에 기억된 전하레벨들인 것을 특징으로 하는 프로그래밍 방법.
  26. 제20항에 있어서, 상기 방법이 수행되는 상기 비휘발성 메모리는 셀당 하나 이상의 부동게이트 형태로 기억소자들을 가진 EEPROM 셀들의 어레이를 포함하는 것을 특징으로 하는 프로그래밍 방법.
  27. 제26항에 있어서, 상기 방법이 수행되는 상기 비휘발성 메모리는 셀당 두 개의 부동게이트들을 가진 메모리 셀들을 포함하는 것을 특징으로 하는 프로그래밍 방법.
  28. 제26항에 있어서, 상기 방법이 수행되는 상기 비휘발성 메모리는 NAND 배열로 접속된 메모리 셀들을 포함하는 것을 특징으로 하는 프로그래밍 방법.
  29. 메모리 셀을 포함하는 메모리 어레이에서, 주어진 상태에 대해 상기 메모리셀을 프로그래밍하는 방법에 있어서,
    제1, 2 및 3 절차들을 포함하며,
    1) 상기 제1 프로그램 절차는,
    a)제1프로그램 전압을 상기 메모리 셀에 인가하는 단계;
    b)상기 메모리 셀이 예비 상태에 도달했는지 결정함으로써 제1검증 플래그를 발생시키는 단계; 및
    c)상기 제1검증 플래그가 상기 메모리 셀이 상기 예비 상태에 도달되지 않았음을 지시하는 경우 제1 증가율로 상기 제1프로그램 전압을 증가시키고, 그렇지 않으면, 상기 메모리 셀로부터 상기 제1프로그램 전압을 제거하는 단계;를 포함하며,
    2)제2프로그램 절차는 상기 메모리 셀이 상기 주어진 상태에 도달되었는지를 결정하고,
    3)상기 메모리 셀이 상기 주어진 상태에 도달되지 않은 것으로 결정되는 경우, 상기 메모리 상에서 발휘되는 상기 제3프로그램 절차는,
    d)제2프로그램 전압을 상기 메모리 셀에 인가하는 단계;
    e)상기 메모리 셀이 상기 주어진 상태에 도달했는지 결정함으로써 제2검증 플래그를 발생시키는 단계; 및
    f)상기 제2검증 플래그가 상기 메모리 셀이 상기 주어진 상태에 도달되지 않았음을 지시하는 경우 제2증가율로 상기 제2프로그램 전압을 증가시키고, 그렇지 않으면, 상기 메모리 셀로부터 상기 제2프로그램 전압을 제거하는 단계;를 포함하는 것을 특징으로 하는 방법.
  30. 제29항에 있어서, 상기 제1 증가율은 상기 제2증가율과 등가인 것을 특징으로 하는 방법.
  31. 제29항에 있어서, 상기 제1증가율은 상기 제2증가율 이상인 것을 특징으로 하는 방법.
  32. 제29 내지 31항 중 어느 한 항에 있어서, 상기 제1프로그램 전압의 시작 레벨은 상기 제2프로그램 전압의 시작 레벨 이하인 것을 특징으로 하는 방법.
  33. 메모리 셀을 포함하는 메모리 어레이에서, 상기 메모리셀을 주어진 상태에 대해 프로그래밍하는 방법에 있어서,
    제1, 2 및 3 절차들을 포함하며,
    1) 상기 제1 프로그램 절차는,
    a)제1프로그램 전압을 상기 메모리 셀에 인가하는 단계;
    b)상기 메모리 셀이 예비 상태에 도달했는지 결정함으로써 제1검증 플래그를 발생시키는 단계; 및
    c)상기 제1검증 플래그가 상기 메모리 셀이 상기 예비 상태에 도달되지 않았음을 지시하는 경우 제1 증가율로 상기 제1프로그램 전압을 증가시키고, 그렇지 않으면, 상기 메모리 셀로부터 상기 제1프로그램 전압을 제거하는 단계;를 포함하며,
    2)제2프로그램 절차는 상기 메모리 셀이 상기 주어진 상태에 포함되지 않은 특정 상태 내에서 유지되었는지 결정하고,
    3)상기 메모리 셀이 상기 특정 상태내에 유지되었을 경우 상기 메모리 상에서 발휘되는 상기 제3프로그램 절차는,
    d)제2프로그램 전압을 상기 메모리 셀에 인가하는 단계;
    e)상기 메모리 셀이 상기 주어진 상태에 도달했는지 결정함으로써 제2검증 플래그를 발생시키는 단계; 및
    f)상기 제2검증 플래그가 상기 메모리 셀이 상기 주어진 상태에 도달되지 않았음을 지시하는 경우 제2증가율로 상기 제2프로그램 전압을 증가시키고, 그렇지 않으면, 상기 메모리 셀로부터 상기 제2프로그램 전압을 제거하는 단계;를 포함하는 것을 특징으로 하는 방법.
  34. 제33항에 있어서, 상기 제1증가율은 상기 제2증가율과 등가인 것을 특징으로 하는 방법.
  35. 제33항에 있어서, 상기 제1증가율은 상기 제2증가율 이상인 것을 특징으로 하는 방법.
  36. 제33 내지 35항 중 어느 한 항에 있어서, 상기 제1프로그램 전압의 시작 레벨은 상기 제2프로그램 전압의 시작 레벨 이하인 것을 특징으로 하는 방법.
  37. 메모리 셀을 포함하는 메모리 어레이에서, 주어진 상태에 대해 상기 메모리셀을 프로그래밍하는 방법에 있어서,
    제1, 2 및 3 절차들을 포함하며,
    1) 상기 제1 프로그램 절차는,
    a)제1프로그램 전압을 상기 메모리 셀에 인가하는 단계;
    b)상기 메모리 셀이 예비 상태에 도달했는지 결정함으로써 제1검증 플래그를 발생시키는 단계; 및
    c)상기 제1검증 플래그가 상기 메모리 셀이 상기 예비 상태에 도달되지 않았음을 지시하는 경우 상기 제1프로그램 전압을 상기 메모리 셀에 계속해서 인가하고, 그렇지 않으면, 상기 메모리 셀로부터 상기 제1프로그램 전압을 제거하는 단계;를 포함하며,
    2)제2프로그램 절차는 상기 메모리 셀이 상기 주어진 상태에 도달되었는지 결정하고,
    3)상기 메모리 셀이 주어진 상태에 도달되지 않았음이 판정되는 경우 상기 메모리 상에서 발휘되는 상기 제3프로그램 절차는,
    d)제2프로그램 전압을 상기 메모리 셀에 인가하는 단계;
    e)상기 메모리 셀이 상기 주어진 상태에 도달했는지 결정함으로써 제2검증 플래그를 발생시키는 단계; 및
    f)상기 제2검증 플래그가 상기 메모리 셀이 상기 주어진 상태에 도달되지 않았음을 지시하는 경우 상기 제2프로그램 전압을 상기 메모리 셀에 계속해서 인가하고, 그렇지 않으면, 상기 메모리 셀로부터 상기 제2프로그램 전압을 제거하는 단계;를 포함하는 것을 특징으로 하는 방법.
  38. 메모리 셀을 포함하는 메모리 어레이에서, 주어진 상태에 대해 상기 메모리셀을 프로그래밍하는 방법에 있어서,
    제1, 2 및 3 절차들을 포함하며,
    1) 상기 제1 프로그램 절차는,
    a)제1프로그램 전압을 상기 메모리 셀에 인가하는 단계;
    b)상기 메모리 셀이 예비 상태에 도달했는지 결정함으로써 제1검증 플래그를 발생시키는 단계; 및
    c)상기 제1검증 플래그가 상기 메모리 셀이 상기 예비 상태에 도달되지 않았음을 지시하는 경우 상기 제1프로그램 전압을 상기 메모리 셀에 계속해서 인가하고, 그렇지 않으면, 상기 메모리 셀로부터 상기 제1프로그램 전압을 제거하는 단계;를 포함하며,
    2)제2프로그램 절차는 상기 메모리 셀이 상기 주어진 상태에 포함되지 않은 특정 상태내에서 유지되었는지 결정하고,
    3)상기 메모리 셀이 상기 특정 상태 내에서 유지된 경우 상기 메모리 상에서 발휘되는 상기 제3프로그램 절차는,
    d)제2프로그램 전압을 상기 메모리 셀에 인가하는 단계;
    e)상기 메모리 셀이 상기 주어진 상태에 도달했는지 결정함으로써 제2검증 플래그를 발생시키는 단계; 및
    f)상기 제2검증 플래그가 상기 메모리 셀이 상기 주어진 상태에 도달되지 않았음을 지시하는 경우 상기 제2프로그램 전압을 상기 메모리 셀에 계속 인가하고, 그렇지 않으면, 상기 메모리 셀로부터 상기 제2프로그램 전압을 제거하는 단계;를 포함하는 것을 특징으로 하는 방법.
  39. 제1 및 2 메모리 셀들을 포함하는 메모리 어레이에서, 상기 제1 및 상기 제1메모리 셀을 프로그래밍한 이후에 프로그래밍되는 제2 메모리 셀들을 주어진 상태에 대해 프로그래밍하는 방법에 있어서,
    제1, 2, 3 및 4 절차들을 포함하며,
    1) 상기 제1프로그램 절차는,
    a)제1프로그램 전압을 상기 제1메모리 셀에 인가하는 단계;
    b)상기 제1메모리 셀이 예비 상태에 도달했는지 결정함으로써 제1검증 플래그를 발생시키는 단계; 및
    c)상기 제1검증 플래그가 상기 제1메모리 셀이 상기 예비 상태에 도달되지 않았음을 지시하는 경우 제1증가율로 상기 제1프로그램 전압을 증가시키고, 그렇지 않으면, 상기 제1메모리 셀로부터 상기 제1프로그램 전압을 제거하는 단계;를 포함하며,
    2)제2프로그램 절차는 상기 제1메모리 셀이 상기 주어진 상태에 도달되었는지 결정하고,
    3)상기 제1메모리 셀이 상기 주어진 상태에 도달되지 않은 것으로 판정되는 경우 상기 제1 메모리 셀 상에서 발휘되는 상기 제3프로그램 절차는,
    d)제2프로그램 전압을 상기 제1메모리 셀에 인가하는 단계;
    e)상기 제1메모리 셀이 상기 주어진 상태에 도달했는지 결정함으로써 제2검증 플래그를 발생시키는 단계; 및
    f)상기 제2검증 플래그가 상기 제1메모리 셀이 상기 주어진 상태에 도달되지 않았음을 지시하는 경우 제2증가율로 상기 제2프로그램 전압을 증가시키고, 그렇지 않으면, 상기 제1메모리 셀로부터 상기 제2프로그램 전압을 제거하는 단계;를 포함하며,
    4)제1, 2 및 3 프로그램 절차들 이후에 상기 제2메모리 셀 상에서 발휘되는 제4프로그램 절차는,
    g)제3프로그램 전압을 상기 제2메모리 셀에 인가하는 단계;
    h)상기 제2메모리 셀이 상기 주어진 상태에 도달했는지 결정함으로써 제3검증 플래그를 발생시키는 단계; 및
    i)상기 제3검증 플래그가 상기 제2메모리 셀이 상기 주어진 상태에 도달되지 않았음을 지시하는 경우 제3증가율로 상기 제3프로그램 전압을 증가시키고, 그렇지 않으면, 상기 제2메모리 셀로부터 상기 제3프로그램 전압을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 방법.
  40. 제39항에 있어서, 상기 제2프로그램 전압의 시작 레벨은 상기 제3프로그램 전압의 시작 레벨 이상인 것을 특징으로 하는 방법.
  41. 제39항에 있어서, 상기 제1,제2 및 제3 증가율들은 동일한 것을 특징으로 하는 방법.
  42. 제39항에 있어서, 상기 제2증가율은 상기 제1증가율 이상이고 상기 제1증가율은 상기 제3증가율과 등가인 것을 특징으로 하는 방법.
  43. 제39 내지 42항 중 어느 한 항에 있어서, 상기 제1프로그램 전압의 시작 레벨은 상기 제2프로그램 전압의 시작 레벨 이하이고, 상기 제3 프로그램 전압의 시작레벨과 등가인 것을 특징으로 하는 방법.
  44. 제1 및 2 메모리 셀들을 포함하는 메모리 어레이에서, 상기 제1 및 상기 제1메모리 셀을 프로그래밍한 이후에 프로그래밍되는 제2 메모리 셀들을 주어진 상태에 대해 프로그래밍하는 방법에 있어서,
    제1, 2, 3 및 4 절차들을 포함하며,
    1) 상기 제1프로그램 절차는,
    a)제1프로그램 전압을 상기 제1메모리 셀에 인가하는 단계;
    b)상기 제1메모리 셀이 예비 상태에 도달했는지 결정함으로써 제1검증 플래그를 발생시키는 단계; 및
    c)상기 제1검증 플래그가 상기 제1메모리 셀이 상기 예비 상태에 도달되지 않았음을 지시하는 경우 상기 제1프로그램 전압을 상기 제1메모리 셀에 계속해서 인가하고, 그렇지 않으면, 상기 제1메모리 셀로부터 상기 제1프로그램 전압을 제거하는 단계;를 포함하며,
    2)제2프로그램 절차는 상기 제1메모리 셀이 상기 주어진 상태에 도달되었는 지 결정하고,
    3)상기 제1메모리 셀이 상기 주어진 상태에 도달되지 않은 것으로 판정되는 경우 상기 제1 메모리 상에 발휘되는 상기 제3프로그램 절차는,
    d)제2프로그램 전압을 상기 제1메모리 셀에 인가하는 단계;
    e)상기 제1메모리 셀이 주어진 상태에 도달했는지 결정함으로써 제2검증 플래그를 발생시키는 단계; 및
    f)상기 제2검증 플래그가 상기 제1메모리 셀이 상기 주어진 상태에 도달되지 않았음을 지시하는 경우 상기 제2프로그램 전압을 상기 제1메모리 셀에 계속해서 인가하고, 그렇지 않으면, 상기 제1메모리 셀로부터 상기 제2프로그램 전압을 제거하는 단계;를 포함하며,
    4)제1, 2 및 3 프로그램 절차들 이후에 제2메모리 셀 상에서 발휘되는 제4프로그램 절차는,
    g)제3프로그램 전압을 상기 제2메모리 셀에 인가하는 단계;
    h)상기 제2메모리 셀이 상기 주어진 상태에 도달했는지 결정함으로써 제3검증 플래그를 발생시키는 단계; 및
    i)상기 제3검증 플래그가 상기 제2메모리 셀이 상기 주어진 상태에 도달되지 않았음을 지시하는 경우 상기 제3프로그램 전압을 상기 제2메모리 셀에 계속해서 인가하고, 그렇지 않으면, 상기 제2메모리 셀로부터 상기 제3프로그램 전압을 제거하는 단계;를 포함하는 것을 특징으로 하는 방법.
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