CN116110468A - 控制相邻字线的浮置状态的半导体存储器件及其操作方法 - Google Patents

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Abstract

一种半导体存储器件，包括：第一存储单元和第二存储单元，存储多位数据；第一字线，耦接到第一存储单元；以及第二字线，连接到第二存储单元并且与第一字线相邻；其中，施加用于读取存储在第一存储单元中的数据的第一字线电压的时段包括：第一时段，在其中施加第一电压电平以从第一存储单元中存储的多位数据中读取第一位数据；第二时段，具有低于第一电压电平的第二电压电平；以及第三时段，在其中施加高于第二电压电平的第三电压电平以从第一存储单元中存储的多位数据中读取第二位数据，其中，在第二时段中，第二字线处于浮置状态。

Description

控制相邻字线的浮置状态的半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求于2022年5月11日向韩国知识产权局递交的韩国专利申请No.10-2022-0057796和于2021年11月10日向韩国知识产权局递交的韩国专利申请No.10-2021-0154262的优先权，其全部公开内容通过引用并入本文中。
技术领域
本文描述的本公开的实施例涉及一种半导体存储器件，并且更具体地，涉及一种能够控制相邻字线的浮置状态的半导体存储器件及其操作方法。
背景技术
半导体存储器件可以分类为易失性存储器件或非易失性存储器件。易失性存储器件具有高读取和写入速度。然而，易失性存储器件在没有电力的情况下可能无法保留其存储的数据。另一方面，即使在没有电力的情况下，非易失性存储器件也可以保留其存储的数据。因此，非易失性存储器件可以用于在倾向于断电的设备中保留数据。
非易失性存储器件的典型示例是闪存。闪存以块为单位擦除数据并在字节级别重写数据。闪存广泛应用于诸如计算机和智能电话的用户终端以及诸如通用串行总线(USB)和存储卡的存储介质中。闪存可以在一个存储单元中存储一个或多个多位数据。存储多位数据的闪存要求选定读取电压的电压电平对应于多个编程状态。
闪存可以在改变读取电压电平的中间具有预加重时段以快速改变选定读取电压的电平。对于每个预加重时段，闪存需要不同的预加重电压电平。因此，闪存可能需要大量的e熔丝来设置预加重电压电平。由此，闪存的芯片尺寸可能会增加。此外，在闪存中，由于e熔丝电路的复杂性，在晶片制造之后的后处理时间可能会增加。
发明内容
本公开的实施例提供一种半导体存储器件，包括：第一存储单元和第二存储单元，存储多位数据；第一字线，耦接到第一存储单元；以及第二字线，连接到第二存储单元并且与第一字线相邻；其中，施加用于读取存储在第一存储单元中的数据的第一字线电压的时段包括：第一时段，在其中施加第一电压电平以从第一存储单元中存储的多位数据中读取第一位数据；第二时段，具有低于第一电压电平的第二电压电平；以及第三时段，在其中施加高于第二电压电平的第三电压电平以从第一存储单元中存储的多位数据中读取第二位数据，其中，在第二时段中，第二字线处于浮置状态。
本公开的实施例提供了一种半导体存储器件，包括：第一存储单元和第二存储单元，用于存储多位数据；第一字线，耦接到第一存储单元；第二字线，连接到第二存储单元并且与第一字线相邻；电压发生器，用于产生提供给第二字线的第二字线电压；以及字线连接电路，连接在电压发生器和第二字线之间；其中，施加用于读取存储在第一存储单元中的数据的第一字线电压的时段包括：第一时段，在其中施加第一电压电平以从第一存储单元中存储的多位数据中读取第一位数据；第二时段，具有低于第一电压电平的第二电压电平；以及第三时段，在其中施加高于第二电压电平的第三电压电平以从第一存储单元中存储的多位数据中读取第二位数据，其中，提供给第二字线的第二字线电压在第二时段中被切断。
本公开的实施例提供了一种操作半导体存储器件的方法，该半导体存储器件包括：第一存储单元和第二存储单元，用于存储多位数据；第一字线，耦接到第一存储单元；以及第二字线，连接到第二存储单元并且与第一字线相邻，该方法包括：向第一字线施加第一电压，以从第一存储单元中存储的多位数据中读取第一位数据；施加低于第一电压的第二电压；以及向第一字线施加高于第二电压的第三电压，以从第一存储单元中存储的多位数据中读取第二位数据，其中，当施加第二电压时，第二字线处于浮置状态。
附图说明
通过参照附图详细描述本公开的实施例，本公开的以上和其他特征将变得显然。
图1是示出了根据本公开实施例的数据存储设备的框图。
图2是示出了图1所示的半导体存储器件的框图。
图3是用于说明图2所示的半导体存储器件的读取操作的时序图。
图4是示出了根据本公开实施例的闪存的框图。
图5是示出了图4所示的存储单元阵列的存储块的电路图。
图6是示出了图5所示的存储块的单元串中的与一条位线和公共源极线连接的单元串的电路图。
图7是示出了图6所示的存储单元的阈值电压分布的图。
图8是示出了图4所示的闪存的字线连接电路的框图。
图9是示出了当在图8所示的字线连接电路中开关信号为“接通”时的读取操作方法的时序图。
图10是示出了当在图8所示的字线连接电路中开关信号为“接通”时的读取操作方法的另一实施例的时序图。
图11是示出了当在图8所示的字线连接电路中开关信号为“断开”时的读取操作方法的时序图。
图12是示出了当在图8所示的字线连接电路中开关信号为“断开”时的读取操作方法的另一实施例的时序图。
图13是示出了图4所示的闪存的读取操作的另一实施例的时序图。
具体实施方式
在下文中，将参考附图描述本公开的实施例。在以下描述中，相同的元件可以用相同的附图标记表示，尽管它们在不同的附图中示出。
图1是示出了根据本公开实施例的数据存储设备的框图。参考图1，数据存储设备1000包括半导体存储器件1100和存储器控制器1200。半导体存储器件1100和存储器控制器1200可以通过数据输入/输出线IOs、控制线CTRL以及电源线VCC和VSS相连接。数据存储设备1000可以在存储器控制器1200的控制下将数据存储在半导体存储器件1100中。
半导体存储器件1100包括存储单元阵列1110和外围电路1115。存储单元阵列1110包括多个存储单元，并且多位数据可以被存储在每个存储单元中。
存储单元阵列1110可以包括多个存储块。每个存储块可以具有平面的二维结构或竖直的三维结构。根据电路结构，存储单元阵列1110可以位于外围电路1115的旁边或上方。其中存储单元阵列1110位于外围电路1115上的结构被称为外围上单元(COP)结构。
外围电路1115可以产生各种电平的内部电力并向连接到存储单元阵列1110的字线WL提供字线电压。外围电路1115可以从存储器控制器1200接收命令、地址和数据，并通过内部操作将数据存储在存储单元阵列1110中。此外，外围电路1115可以读取存储单元阵列1110中存储的数据，并将所读取的数据提供给存储器控制器1200。
外围电路1115可以包括字线连接电路1120和电压发生器1150。字线连接电路1120可以位于字线WL和电压发生器1150之间，并且将由电压发生器1150产生的字线电压提供给字线WL中的至少一条。当字线连接电路1120被关断时，字线WL可能处于浮置状态。电压发生器1150可以通过电源线VCC和VSS接收外部电力，并产生诸如读取或写入的内部操作所需的内部电力。
图2是示出了图1所示的半导体存储器件的框图。参考图2，被选字线WLs连接到被选存储单元MCs，并且相邻字线WLs±1连接到相邻存储单元MCs±1。这里，MCs±1可以意味着MCs+1或MCs-1。此外，WLs±1可以意味着WLs+1或WLs-1。此外，WLs±1可以意味着一个相邻字线组。例如，WLs±1、WLs±2、WLs±3等也可以被包括在相邻字线组中。
耦合电容Cap可以存在于被选字线WLs和相邻字线WLs±1之间。耦合电容Cap可以随着字线WL之间的间距减小而增大。此外，耦合电容Cap可以随着字线WL之间的电压变化增大而增大。
字线连接电路1120可以通过字线WL连接存储单元阵列1110和电压发生器1150。被选字线连接电路1121可以连接到被选字线WLs，并且相邻字线连接电路1122可以连接到相邻字线WLs±1。字线连接电路1120可以包括能够通过开关信号SW阻断字线连接的开关电路。当相邻字线WLs±1的连接被开关信号SW切断时，相邻字线WLs±1可以处于浮置状态。例如，当开关电路被开关信号SW打开时，相邻字线WLs±1进入浮置状态。
电压发生器1150可以包括选定字线电压发生器1151和相邻字线电压发生器1152。选定字线电压发生器1151可以连接到被选字线连接电路1121，并且可以将被选字线电压VWLs提供给被选字线WLs。相邻字线电压发生器1152可以连接到相邻字线连接电路1122，并且可以将相邻字线电压V_WLs±1提供给相邻字线WLs±1。电压发生器1150可以被电压产生信号VG关断。当相邻字线电压发生器1152被电压产生信号VG关断时，相邻字线WLs±1可以处于浮置状态。
半导体存储器件1100可以通过提供给字线连接电路1120或电压发生器1150的开关信号SW或电压产生信号VG来连接或断开相邻字线WLs±1。相邻字线WLs±1连接到相邻存储单元MCs±1的状态被称为偏置状态，并且相邻字线WLs±1的断开状态被称为浮置状态。
图3是用于说明图2所示的半导体存储器件的读取操作的时序图。图3示出了提供给被选字线WLs和相邻字线WLs±1以读取被选存储单元MCs中存储的多位数据的字线电压电平。
在图3中，相邻字线WLs±1可以是WLs+1或WLs-1。此外，相邻字线WLs±1可以被称为一个相邻字线组。例如，WLs±1、WLs±2、..、WLs±k(k是大于或等于3的自然数)也可以被包括在相邻字线组中。在下文中，将描述相邻字线是WLs+1或WLs-1。
在图3中，(A)示出了连接相邻字线WLs±1的状态，换言之，偏置状态。(B)示出了相邻字线WLs±1被切断的状态，换言之，浮置状态。
参考图3的偏置状态(A)，向被选字线WLs施加被选字线电压的时段包括第一时段至第三时段。在第一时段T1至T2中，施加第一电压电平Vs1以读取多位数据中的第一位数据。在第二时段T2至T4中，施加低于第一电压电平Vs1的第二电压电平Vs2。在第三时段T4至T5中，施加高于第二电压电平Vs2的第三电压电平Vs3以读取第二位数据。第三电压电平Vs3可以低于第一电压电平Vs1。在向被选字线WLs施加选定读取电压的时段期间，可以向相邻字线WLs±1提供读取通过电压Vrdps。
在时间T1，被选字线WLs的电压电平可以是第一电压电平Vs1。在时间T2，被选字线WLs的电压电平可以从第一电压电平Vs1改变到第二电压电平Vs2。被选字线WLs的电压电平从第一电压电平Vs1改变到第二电压电平Vs2所用的时间可以是T3-T2。随着被选字线WLs与相邻字线WLs±1之间的距离减小，被选字线WLs与相邻字线WLs±1之间的耦合电容Cap可增大。此外，随着第一电压电平Vs1与第二电压电平Vs2之间的电压差增加，被选字线WLs与相邻字线WLs±1之间的耦合电容Cap可增大。换言之，当读取通过电压Vrdps与第一电压电平Vs1之间的电压差(Vrdps-Vs1)大于读取通过电压Vrdps与第二电压电平Vs2之间的电压差(Vrdps-Vs2)时，被选字线WLs可以受耦合电容Cap的影响较大。
半导体存储器件1100可以断开相邻字线连接电路(参见图2，1122)或关断相邻字线电压发生器(参见图2，1152)。在这种情况下，相邻字线WLs±1可以在第二时段T2至T4中处于浮置状态(B)。当相邻字线WLs±1处于浮置状态时，相邻字线WLs±1的电压电平由于电容耦合可以具有与被选字线电压相似的波形。因此，被选字线WLs可以受耦合电容Cap的影响较小。
如果相邻字线WLs±1在第二时段T2至T4中处于浮置状态B，则被选字线WLs的电压电平从第一电压电平Vs1改变到第二电压电平Vs2的时间点可以从T3提早至T3′。此外，被选字线WLs的电压电平从第一电压电平Vs1改变到第三电压电平Vs3的字线电压设置时间可以从T4-T2减少到T4′-T2。
半导体存储器件1100可以将相邻字线WLs±1置于浮置状态。当相邻字线WLs±1处于浮置状态时，相邻字线WLs±1的电压电平由于电容耦合可以具有与被选字线电压V_WLs的波形相似的波形。被选字线WLs可以受耦合电容Cap的影响较小。根据本公开的实施例，可以减少在读取操作期间被选字线WLs的电压电平设置时间。
根据本公开的实施例的半导体存储器件1100可以应用于其中存储有多位数据并且在读取操作期间读取电压电平改变的非易失性存储器(NVM)。非易失性存储器(NVM)可以包括铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(RRAM)、闪存等。在下文中，将使用NVM中具有竖直堆叠结构的竖直NAND闪存(VNAND)来详细描述参考图1至图3描述的半导体存储器件1100的操作方法。
图4是示出了根据本公开实施例的闪存的框图。参考图4，闪存2100包括存储单元阵列2110、字线连接电路2120、页缓冲器电路2130、数据输入/输出电路2140、电压发生器2150和控制逻辑2160。
存储单元阵列2110可以包括用于存储用户数据的存储块2111(BLK1至BLKn)和用于存储e熔丝(电子熔丝)数据的e熔丝存储块2112(BLKe)。当闪存2100被启动时，可以将e熔丝存储块2112中存储的e熔丝数据加载到控制逻辑2160中。e熔丝数据可以用于设置闪存2100的各种操作电压或操作时间。
存储块BLK1可以形成在垂直于衬底的方向上。栅电极层和绝缘层可以交替地沉积在衬底上。信息存储层可以形成在栅电极层和绝缘层之间。信息存储层可以包括隧道绝缘层、电荷陷阱层和阻挡绝缘层。存储块BLK1的栅电极层可以连接到地选择线GSL、多条字线WL和串选择线SSL。
字线连接电路2120可以通过字线WL连接存储单元阵列2110和电压发生器2150。字线连接电路2120可以从电压发生器2150接收诸如选定读取电压Vrd或读取通过电压Vrdps的操作电压，并将这些电压提供为字线电压。被选字线连接电路2121可以连接到被选字线WLs，并且相邻字线连接电路2122可以连接到相邻字线WLs-1。
字线连接电路2120可以从控制逻辑2160接收开关信号SW。相邻字线连接电路2122可以通过开关信号SW连接或断开。当相邻字线连接电路2122断开时，相邻字线WLs-1可以处于浮置状态。
页缓冲器电路2130可以通过位线BL连接到存储单元阵列2110。页缓冲器电路2130可以临时存储要在被选页中编程的数据或从被选页读取的数据。页缓冲器电路2130可以包括连接到每条位线的页缓冲器。每个页缓冲器可以包括在读取多位数据时用于存储第一位数据的第一锁存器和用于存储第二位数据的第二锁存器。
输入/输出电路2140可以通过数据线在内部连接到页缓冲器电路2130，并通过输入/输出线IO1至IOn在外部连接到存储器控制器(参见图1，1200)。
输入/输出电路2140可以在编程操作期间从存储器控制器1200接收编程数据，并且可以在读取操作期间向存储器控制器1200提供读取数据。
电压发生器2150可以从存储器控制器1200接收电力并且产生读取或写入数据所需的字线电压。字线电压可以通过字线连接电路2120提供给字线。电压发生器2150可以在编程操作期间产生提供给被选字线WLs的编程电压Vpgm和提供给未选字线WLu的通过电压Vpass。此外，电压发生器2150可以在读取操作期间产生提供给被选字线WLs的选定读取电压Vrd和提供给未选字线WLu的读取通过电压Vrdps。
电压发生器2150可以包括选定读取电压发生器2151和读取通过电压发生器2152。选定读取电压发生器2151可以产生提供给被选字线WLs的选定读取电压Vrd。读取通过电压发生器2152可以产生在读取操作期间提供给相邻字线WLs-1的读取通过电压Vrdps。这里，读取通过电压Vrdps可以是在读取操作期间足以导通连接到未选字线WLu的存储单元的电压。
控制逻辑2160可以使用从存储器控制器1200提供的命令CMD、地址ADDR和控制信号CTRL来控制闪存2100的编程、读取和擦除操作。地址ADDR可以包括用于选择存储块的块选择地址BLK ADDR和用于选择一个页的页选择地址。控制逻辑2160可以包括e熔丝寄存器2161。
e熔丝寄存器2161可以产生用于控制由电压发生器2150产生的操作电压的各种偏置条件的参数。e熔丝寄存器2161可以在闪存2100的启动操作期间使用从e熔丝存储块2112提供的e熔丝数据来产生参数信号。此外，e熔丝寄存器2161可以通过使用e熔丝数据来产生提供给字线连接电路2120的开关信号SW和提供给电压发生器2150的电压产生信号VG。
闪存2100可以向被选字线WLs提供第一电压电平以读取多位数据中的第一位数据，并然后提供第二电压电平以读取第二位数据。换言之，闪存2100可以在读取操作期间将提供给被选字线WLs的读取电压电平从第一电压电平(例如，Vs1)改变到第二电压电平(例如，Vs2)。
当读取电压改变时，闪存2100可以向相邻字线连接电路2122提供开关信号SW以将相邻字线WLs-1置于浮置状态。当读取电压改变到浮置状态时，相邻字线WLs-1由于电容耦合可以具有与被选字线WLs的电压波形相似的电压波形。为此，根据本公开的实施例，被选字线WLs可以受耦合电容Cap的影响较小。此外，闪存2100可以通过关断读取通过电压发生器2152将相邻字线WLs-1置于浮置状态。
图5是示出了图4所示的存储单元阵列的存储块BLK1的电路图。在存储块BLK1中，多个单元串STR1、STR2和STR3形成在位线BL1、BL2和BL3与公共源极线CSL之间。每个单元串包括串选择晶体管SST、多个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7、MC8和MC9、以及地选择晶体管GST。
串选择晶体管SST连接到串选择线SSL1至SSL3。地选择晶体管GST连接到地选择线GSL1至GSL3。串选择晶体管SST连接到位线BL1至BL3，并且地选择晶体管GST连接到公共源极线CSL。
多个存储单元MC1至MC9连接到多条字线WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8和WL9。第一字线WL1可以位于地选择线GSL1、GSL2和GSL3上。距衬底相同高度处的第一存储单元MC1可以连接到第一字线WL1。距衬底相同高度处的第四存储单元MC4可以连接到第四字线WL4。类似地，第六存储单元MC6和第九存储单元MC9可以分别连接到第六字线WL6和第九字线WL9。
被选字线WL5可以位于第四字线WL4和第六字线WL6之间。距衬底相同高度处的存储单元MC5可以连接到被选字线WL5。这里，第四字线WL4和第六字线WL6可以是相邻字线，并且第四存储单元MC4和第六存储单元MC6可以是相邻存储单元。
图6是示出了图5所示的存储块BLK1的单元串中的与一条位线BL1和公共源极线CSL连接的单元串STR1至STR3的电路图。单元串STR1至STR3包括由串选择线SSL1至SSL3选择的串选择晶体管SST、以及由多条字线WL1至WL9控制的多个存储单元MC1至MC9、以及由地选择线GSL1至GSL3选择的地选择晶体管GST。
第五字线WL5可以是被选字线WLs。第五存储单元MC5可以是被选存储单元MCs。第一字线WL1至第四字线WL4可以是未选字线WLu。第一存储单元MC1至第四存储单元MC4是未选存储单元MCu。类似地，第六字线WL6至第九字线WL9可以是未选字线WLu。此外，第六存储单元MC6至第九存储单元MC9可以是未选存储单元MCu。
编程可以基于被选字线WLs在第四字线WL4的方向上进行。这种编程方法被称为T2B(从上到下)编程。编程可以基于被选字线WLs在第六字线WL6的方向上进行。这种编程方法被称为B2T(从下到上)编程。编程可以基于被选字线WLs在第四字线WL4和第六字线WL6的两个方向上执行。
基于被选字线WLs，在被选字线WLs之前和之后执行编程的第四字线WL4或第六字线WL6被称为相邻字线。连接到相邻字线WL4和WL6的第四存储单元MC4和第六存储单元MC6是相邻存储单元。
在读取操作期间，选定读取电压Vrd可以提供给被选字线WLs(WL5)，并且读取通过电压Vrdps可以提供给未选字线WLu(WL1至WL4、WL6至WL9)。被选字线WLs可以与相邻字线WL4和WL6相邻，并且相邻字线WL4和WL6可以分别与下一个相邻字线WL3和WL7相邻。相邻存储单元MC4和MC6可以分别连接到相邻字线WL4和WL6。下一个相邻存储单元MC3和MC7可以分别连接到下一个相邻字线WL3和WL7。
图7是示出了图6所示的存储单元的阈值电压分布的图。横轴表示阈值电压Vth，并且纵轴表示单元的数量。图7示出了其中3位数据被存储在一个存储单元中的示例。根据阈值电压分布，3位存储单元可以具有八个状态E0以及P1、P2、P3、P4、P5、P6和P7之一。这里，E0表示擦除状态，并且P1至P7表示编程状态。
在读取操作期间，选定读取电压Vrd1、Vrd2、Vrd3、Vrd4、Vrd5、Vrd6和Vrd7可以提供给被选字线WLs，并且通过电压Vps或读取通过电压Vrdps可以提供给未选字线WLu。通过电压Vps或读取通过电压Vrdps可以是足以导通存储单元的电压。
第一选定读取电压Vrd1具有在擦除状态E0与第一编程状态P1之间的电压电平，并且第二选定读取电压Vrd2具有在第一编程状态P1与第二编程状态P2之间的电压电平。以这种方式，第七选定读取电压Vrd7具有在第六编程状态P6与第七编程状态P7之间的电压电平。
当施加第一选定读取电压Vrd1时，具有擦除状态E0的存储单元是导通单元，并且具有第一编程状态P1至第七编程状态P7的存储单元是截止单元。当施加第二选定读取电压Vrd2时，具有擦除状态E0和第一编程状态P1的存储单元是导通单元。具有第二编程状态P2至第七编程状态P7的存储单元是截止单元。以这种方式，当施加第七选定读取电压Vrd7时，具有擦除状态E0和第一编程状态P1至第六编程状态P6的存储单元是导通单元。具有第七编程状态P7的存储单元是截止单元。
图8是示出了图4所示的闪存的字线连接电路的框图。参考图8，字线连接电路2120可以通过块选择晶体管BLK_TR连接到存储单元MC4和MC5。这里，块选择晶体管BLK_TR可以由块选择地址BLK_ADDR控制。块选择地址BLK_ADDR可以从图4所示的地址ADDR中提供。
字线连接电路2120包括被选字线连接电路2121和相邻字线连接电路2122。被选字线连接电路2121连接在选定读取电压发生器2151与块选择晶体管BLK_TR之间。被选字线连接电路2121在读取操作期间向被选字线WLs(例如，WL5)施加选定读取电压Vrd。相邻字线连接电路2122连接在读取通过电压发生器2152与块选择晶体管BLK_TR之间。相邻字线连接电路2122可以在读取操作期间向相邻字线WLs-1(例如，WL4)提供读取通过电压Vrdps。
被选字线连接电路2121和相邻字线连接电路2122可以包括开关电路S/W和解码器DEC。电阻分量和电容分量可存在于与开关电路S/W和解码器DEC连接的信号线中。开关电路S/W和解码器DEC中的一个或多个可以存在，并且它们的位置和顺序可以不同地改变。
相邻字线连接电路2122的开关电路S/W可以包括连接在读取通过电压发生器2152与块选择晶体管BLK_TR之间的各种开关。例如，开关电路S/W可以被配置为开关晶体管。开关晶体管可以根据施加到其栅极的开关信号SW而导通或截止。当相邻字线连接电路2122的开关电路S/W被关断时，相邻字线WL4可以与读取通过电压发生器2152断开并进入浮置状态。
相邻字线连接电路2122的解码器DEC可以包括连接在读取通过电压发生器2152与块选择晶体管BLK_TR之间的各种字线激活电路。例如，解码器DEC可以是用于激活字线中的与存储块BLK1连接的一条或多条字线的行解码器。备选地，解码器DEC可以是用于向一条或多条字线提供字线电压的电源线解码器。解码器DEC根据开关信号SW使相邻字线WL4去激活，并且可以将相邻字线WL4置于浮置状态。
闪存2100可以在读取操作期间向被选字线WLs提供选定读取电压Vrd，并向未选字线WLu提供读取通过电压Vrdps。当在读取操作期间被选字线WL5的电压电平改变时，闪存2100使用开关信号SW和电压产生信号VG将相邻字线WL4置于浮置状态。闪存2100可以通过使用电容耦合来减少被选字线WL5的读取电压变化时间或字线电压设置时间。
图9是示出了当在图8所示的字线连接电路中开关信号为“接通”时的读取操作方法的时序图。在时序图中，横轴是时间T，并且纵轴是电压V。图9示出了开关信号SW为“接通”的情况。当开关信号SW为“接通”时，相邻字线WLs±1连接到读取通过电压发生器2152。
参考图9，闪存(参见图4，2100)的读取操作时段包括预脉冲时段(T0至T1)、第一预加重时段(T1至T2)、第一读取电压时段(Vs1，T2至T3)、第二预加重时段(T3至T4)、第二读取电压时段(Vs2，T4至T5)等。在第二读取电压时段之后，可以重复预加重时段和读取电压时段。
在预脉冲时段T0至T1中，可以向被选字线WLs施加预脉冲电压Vpre。这里，预脉冲电压可以是读取通过电压Vrdps或高于或低于读取通过电压Vrdps的电压。例如，闪存2100可以在读取操作开始时向所有字线施加读取通过电压Vrdps，并然后向被选字线WLs施加选定读取电压。
可以在第一预加重时段T1至T2期间施加第一预加重电压Va。第一预加重电压Va可以比预脉冲电压Vpre低预定的电压电平。闪存2100可以在施加第一电压电平Vs1之前施加预脉冲电压Vpre并施加第一预加重电压Va。第一预加重电压Va可以大于预脉冲电压Vpre与第一电压电平Vs1之间的差。这里，Va＞Vpre-Vs1。以这种方式，闪存2100可以减少被选字线WLs的设置时间。
可以在第一读取电压时段T2至T3期间施加第一电压电平Vs1的读取电压。第一电压电平Vs1可以是第一选定读取电压至第七选定读取电压(参见图7，Vrd1至Vrd7)中的任何一个。例如，第一电压电平Vs1可以是第七选定读取电压Vrd7。第一电压电平Vs1可以高于第一预加重电压Va且低于预脉冲电压Vpre。在第一读取电压时段T2至T3中，被选存储单元MCs中存储的多位数据中的第一位数据可以存储在页缓冲器电路2130(参见图4)的锁存器中。
可以在第二预加重时段T3至T4期间施加第二预加重电压Vb。第二预加重电压Vb可以低于第一预加重电压Va。闪存2100可以在施加第二电压电平Vs2之前施加第二预加重电压Vb。第二预加重电压Vb可以大于第一电压电平Vs1与第二电压电平Vs2之间的差。这里，Vb＞Vs1-Vs2。以这种方式，闪存2100可以减少被选字线WLs的设置时间。
可以在第二读取电压时段T4至T5期间施加第二电压电平Vs2。第二电压电平Vs2可以是第一选定读取电压至第六选定读取电压(参见图7，Vrd1至Vrd6)中的任何一个。例如，第二电压电平Vs2可以是第四选定读取电压Vrd4。第二电压电平Vs2可以高于第二预加重电压Vb且低于第一电压电平Vs1。在第二读取电压时段T4至T5中，被选存储单元MCs存储中的多位数据中的第二位数据可以存储在页缓冲器电路2130(参见图4)的锁存器中。
闪存2100可以在第一预加重时段T1至T2和第二预加重时段T3至T4中向字线连接电路2120(参见图8)提供“接通”信号。当提供了“接通”信号时，如图9所示，闪存2100可以在读取操作期间向相邻字线WLs±1施加偏置的读取通过电压(偏置的Vrdps)。
在第一预加重时段T1至T2中，可以向相邻字线WLs±1施加读取通过电压Vrdps。在这种情况下，预脉冲电压Vpre可以在Ta-T1时间期间改变到第一预加重电压Va。类似地，在第二预加重时段T3至T4中，第一电压电平Vs1可以在预定时间内改变到第二预加重电压Vb。
图10是示出了当在图8所示的字线连接电路中开关信号为“接通”时的读取操作方法的另一实施例的时序图。参考图10，闪存2100(参考图4)可以在读取操作期间向相邻字线WLs±1提供与施加到被选字线WLs的电压相似的波形。
在第一预加重时段T1至T2期间可以施加Vc电压电平。在第一读取电压时段T2至T3期间可以施加高于Vc电压电平的Vd电压电平。在第二预加重时段T3至T4中，可以施加低于Vd电压电平的Ve电压电平。在第二读取电压时段T4至T5期间可以施加高于Ve电压电平的Vf电压电平。施加到相邻字线WLs±1的电压电平Vc至Vf是足以导通与未选字线WLu连接的存储单元的电压，并且可以高于通过电压(参见图7，Vps)。
根据图10所示的闪存2100的读取方法，可以减小被选字线WLs与相邻字线WLs±1之间的耦合电容。闪存2100可以通过减少在读取操作期间耦合电容的影响来减少被选字线WLs的读取电压变化时间。另外，当被选字线WLs的电压水平迅速改变时，可以有效降低相邻存储单元中的热载流子注入(HCI)现象。
在第一预加重时段T1至T2中，可以向相邻字线WLs±1施加Vc电压电平。在这种情况下，预脉冲电压Vpre可以在时间Tb-T1期间改变到第一预加重电压Va。图10的字线电压变化时间Tb-T1可以短于图9的字线电压变化时间Ta-T1。
图10所示的闪存2100的读取方法可以由图4所示的控制逻辑2160的e熔丝寄存器2161执行。e熔丝寄存器2161可以设置参数，使得相邻字线WLs±1的电压类似于被选字线WLs的电压波形。e熔丝寄存器2161可以向读取通过电压发生器2152提供电压产生信号VG或者向相邻字线连接电路2122提供开关信号SW。e熔丝寄存器2161可以在闪存(参见图4，2100)的启动操作期间从e熔丝块2112接收用于参数设置的数据。
图11是示出了当在图8所示的字线连接电路中开关信号为“断开”时的读取操作方法的时序图。当开关信号SW为“断开”时，相邻字线WLs±1可以处于浮置状态。参考图11，在第一预加重时段T1至T2和第二预加重时段T3至T4中，相邻字线WLs±1处于浮置状态。
在第一预加重时段T1至T2中，被选字线WLs的电压电平可以从预脉冲电压Vpre改变到第一预加重电压Va。在这种情况下，相邻字线WLs±1的电压由于电容耦合可以具有与被选字线WLs的电压相似的波形。在第一预加重时段T1至T2中，可以与预脉冲时段T0至T1类似地保持被选字线WLs与相邻字线WLs±1之间的电压差。
类似地，在第二预加重时段T3至T4中，被选字线WLs的电压电平可以从第一电压电平Vs1改变到第二预加重电压Vb。在这种情况下，相邻字线WLs±1的电压可以受到电容耦合的影响。在T4处，当开关信号SW被接通时，相邻字线WLs±1可以再次变为读取通过电压Vrdps。
在第一预加重时段T1至T2中，相邻字线WLs±1可以处于浮置状态。在时间Tc-T1期间，预脉冲电压Vpre可以改变到第一预加重电压Va。图11的字线电压变化时间Tc-T1可以短于图9的字线电压变化时间Ta-T1。
闪存2100可以在第一预加重时段T1至T2和第二预加重时段T3至T4中增加相邻字线WLs±1的浮置时间。例如，相邻字线WLs±1的浮置时间可以分别增加到T1至T2′或T3至T4′。
在第一预加重时段T1至T2和第二预加重时段T3至T4中相邻字线WLs±1的浮置时间的调整可以通过控制逻辑(参见图4，2160)的e熔丝寄存器2161的参数设置来执行。控制逻辑2160可以通过使用在e熔丝寄存器2161中设置的参数来调整相邻字线电压发生器2152的关断时间或相邻字线连接电路2122的断开时间。
图12是示出了当在图8所示的字线连接电路中开关信号为“断开”时的读取操作方法的时序图。当开关信号SW为“断开”时，相邻字线WLs±1可以处于浮置状态。参考图12，在第一预加重时段T1至T2和第二预加重时段T3至T4中，相邻字线WLs±1处于浮置状态。
如参考图10所述，闪存2100(参考图4)可以在读取操作期间向相邻字线WLs±1提供与施加到被选字线WLs的电压相似的波形。换言之，可以在第一读取电压时段T2至T3期间施加低于读取通过电压Vrdps的Vd电压电平。可以在第二读取电压时段T4至T5期间施加低于Vd电压电平的Vf电压电平。Vd和Vf电压电平可以高于通过电压(参见图7，Vps)。
在第一预加重时段T1至T2中，当开关信号SW被关断时，相邻字线WLs±1可以处于浮置状态。被选字线WLs的电压电平可以从预脉冲电压Vpre改变到第一预加重电压Va。相邻字线WLs±1的电压由于电容耦合可以具有与被选字线WLs的电压相似的波形。在第一预加重时段T1至T2中，可以与预脉冲时段T0至T1类似地保持被选字线WLs与相邻字线WLs±1之间的电压差。
在第二预加重时段T3至T4中，当开关信号SW被关断时，相邻字线WLs±1可以处于浮置状态。在这种情况下，被选字线WLs的电压可以从第一电压电平Vs1改变到第二预加重电压Vb。相邻字线WLs±1的电压由于电容耦合可以具有与被选字线WLs的电压相似的波形。在第二预加重时段T3至T4中，可以与第一读取电压时段T2至T3类似地保持被选字线WLs与相邻字线WLs±1之间的电压差。
根据图12所示的闪存2100的读取方法，可以减小被选字线WLs与相邻字线WLs±1之间的耦合电容。由此，闪存2100可以减少被选字线WLs的读取电压变化时间或字线电压设置时间。此外，当被选字线WLs的电压水平迅速改变时，闪存2100可以有效地减少相邻存储单元中HCI现象的发生。
在第一预加重时段T1至T2中，相邻字线WLs±1可以处于浮置状态。在时间Td-T1期间，预脉冲电压Vpre可以改变到第一预加重电压Va。图12的字线电压变化时间Td-T1可以短于图9的字线电压变化时间Ta-T1。闪存2100可以在第一预加重时段T1至T2和第二预加重时段T3至T4中增加相邻字线WLs±1的浮置时间。例如，相邻字线WLs±1的浮置时间可以分别增加到T1至T2′或T3至T4′。
图12所示的闪存2100的读取方法使用电容耦合现象，并且因此可以与图4所示的控制逻辑2160的e熔丝寄存器2161无关地执行。闪存2100可以通过使用电容耦合现象在浮置的相邻字线WLs±1中产生预加重效应。根据本公开的实施例，可以在没有e熔丝寄存器2161、电路或元件的参数设置的情况下获得预加重效应。此外，本公开的实施例可以减少被选字线WLs的设置时间。
图13是示出了图4所示的闪存的读取操作的另一实施例的时序图。图13示出了在读取电压变化时段中开关信号SW为“断开”和“接通”两者的示例。
在预脉冲时段T0至T1中，可以向被选字线WLs提供读取通过电压Vrdps。在这种情况下，可以向相邻字线WLs±1提供低于读取通过电压Vrdps的第一预脉冲电压Vpre1。闪存2100可以施加低于读取通过电压Vrdps的第一预脉冲电压Vpre1。由于在预脉冲时段T0至T1中被选字线WLs与相邻字线WLs±1之间的设置时间差，可以防止发生相邻字线WLs±1中的过冲(overshoot)。闪存2100也可以由于被选字线WLs与下一个相邻字线WLs±2之间的耦联现象而抑制相邻字线WLs±1的过冲。
在第一预加重时段T1至T2中，开关信号SW可以处于“断开”状态，并且相邻字线WLs±1可以处于浮置状态。闪存2100可以在第一预加重时段T1至T2期间使用电容耦合向相邻字线WLs±1提供与施加到被选字线WLs的电压相似的波形。在第二预加重时段T3至T4中，开关信号SW可以处于“接通”状态。可以向相邻字线WLs±1提供偏置电压Ve。
在第一预加重时段T1至T2中，相邻字线WLs±1可以处于浮置状态。在Te-T1时段期间，第一预脉冲电压Vprel可以改变到第一预加重电压Va。图13的字线电压变化时间Te-T1可以短于图9的字线电压变化时间Ta-T1。
根据本公开实施例的闪存2100可以通过开关信号SW在预加重时段中将相邻字线WLs±1置于浮置状态或偏置状态。闪存2100可以使用电容耦合现象使预加重效应发生在浮置的相邻字线WLs±1中。根据本公开的实施例，可以获得预加重效应，并且可以减少被选字线WLs的设置时间，而无需e熔丝寄存器2161或电路或器件的单独参数设置。
根据本公开的实施例的半导体存储器件可以在读取电压电平改变的同时将相邻字线置于浮置状态。相邻字线电压由于电容耦合可以具有与被选字线电压相似的波形。根据本公开的实施例，可以在不使用单独的e熔丝的情况下快速改变读取电压电平。可以减少被选字线的设置时间。
尽管已经参考本公开的实施例描述了本公开，但是对于本领域普通技术人员而言将显然的是，在不脱离所附权利要求所阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种半导体存储器件，包括：
第一存储单元和第二存储单元，存储多位数据；
第一字线，耦接到所述第一存储单元；以及
第二字线，连接到所述第二存储单元并且与所述第一字线相邻；
其中，施加用于读取所述第一存储单元中存储的数据的第一字线电压的时段包括：
第一时段，在所述第一时段中施加第一电压电平以从所述第一存储单元中存储的多位数据中读取第一位数据；
第二时段，所述第二时段具有低于所述第一电压电平的第二电压电平；以及
第三时段，在所述第三时段中施加高于所述第二电压电平的第三电压电平以从所述第一存储单元中存储的多位数据中读取第二位数据，
其中，在所述第二时段中，所述第二字线处于浮置状态。
2.根据权利要求1所述的半导体存储器件，
其中，施加所述第一字线电压的时段还包括向所述第一字线施加预脉冲电压的预脉冲时段，其中，所述预脉冲时段在所述第一时段之前。
3.根据权利要求2所述的半导体存储器件，
其中，施加所述第一字线电压的时段还包括具有低于所述第一电压电平的预加重电压电平的预加重时段，其中，所述预加重时段在所述预脉冲时段和所述第一时段之间。
4.根据权利要求3所述的半导体存储器件，
其中，在所述预加重时段中，所述第二字线处于浮置状态。
5.根据权利要求4所述的半导体存储器件，
其中，所述第二字线在所述预加重时段之后保持所述浮置状态一段时间。
6.根据权利要求2所述的半导体存储器件，还包括：
一条或多条第三字线，与所述第二字线相邻；以及
其中，在所述第二时段中，所述第三字线处于浮置状态。
7.根据权利要求2所述的半导体存储器件，
其中，所述预脉冲电压低于所述第一电压电平。
8.根据权利要求1所述的半导体存储器件，
其中，在所述第一时段和所述第三时段中向所述第二字线施加相同电平的读取通过电压。
9.根据权利要求1所述的半导体存储器件，
其中，在所述第一时段和所述第三时段中向所述第二字线施加不同电平的读取通过电压。
10.根据权利要求1所述的半导体存储器件，
其中，所述第二字线在所述第二时段之后保持所述浮置状态一段时间。
11.一种半导体存储器件，包括：
第一存储单元和第二存储单元，用于存储多位数据；
第一字线，耦接到所述第一存储单元；
第二字线，连接到所述第二存储单元并且与所述第一字线相邻；
电压发生器，用于产生提供给所述第二字线的第二字线电压；以及
字线连接电路，连接在所述电压发生器和所述第二字线之间；
其中，施加用于读取所述第一存储单元中存储的数据的第一字线电压的时段包括：
第一时段，在所述第一时段中施加第一电压电平以从所述第一存储单元中存储的多位数据中读取第一位数据；
第二时段，所述第二时段具有低于所述第一电压电平的第二电压电平；以及
第三时段，在所述第三时段中施加高于所述第二电压电平的第三电压电平以从所述第一存储单元中存储的多位数据中读取第二位数据，
其中，提供给所述第二字线的所述第二字线电压在所述第二时段中被切断。
12.根据权利要求11所述的半导体存储器件，
其中，所述电压发生器在所述第二时段中被关断。
13.根据权利要求11所述的半导体存储器件，
其中，所述字线连接电路在所述第二时段中被关断。
14.根据权利要求11所述的半导体存储器件，
其中，所述第一存储单元和所述第二存储单元是闪存单元。
15.根据权利要求14所述的半导体存储器件，
其中，施加所述第一字线电压的时段还包括：
预脉冲时段，在所述预脉冲时段中向所述第一字线施加预脉冲电压，其中，所述预脉冲时段在所述第一时段之前。
16.根据权利要求15所述的半导体存储器件，
其中，施加所述第一字线电压的时段还包括：
预加重时段，所述预加重时段具有低于所述第一电压电平的预加重电压电平，其中，所述预加重时段在所述预脉冲时段和所述第一时段之间。
17.根据权利要求16所述的半导体存储器件，
其中，在所述预加重时段中，提供给所述第二字线的所述第二字线电压被切断。
18.根据权利要求11所述的半导体存储器件，
其中，在所述第一时段和所述第三时段中向所述第二字线施加相同电平或不同电平的读取通过电压。
19.一种操作半导体存储器件的方法，所述半导体存储器件包括：第一存储单元和第二存储单元，用于存储多位数据；第一字线，耦接到所述第一存储单元；以及第二字线，连接到所述第二存储单元并且与所述第一字线相邻，所述方法包括：
向所述第一字线施加第一电压，以从所述第一存储单元中存储的多位数据中读取第一位数据；
施加低于所述第一电压的第二电压；以及
向所述第一字线施加高于所述第二电压的第三电压，以从所述第一存储单元中存储的多位数据中读取第二位数据，
其中，当施加所述第二电压时，所述第二字线处于浮置状态。
20.根据权利要求19所述的方法，其中，所述方法还包括：
在施加所述第一电压之前向所述第一字线施加预脉冲电压；以及
在施加所述预脉冲电压与施加所述第一电压之间施加低于所述第一电压的预加重电压，
其中，当施加所述预加重电压时，所述第二字线处于浮置状态。
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