TWI427634B - 程式化非揮發性積體記憶體裝置中之單元之系統及方法 - Google Patents

程式化非揮發性積體記憶體裝置中之單元之系統及方法 Download PDF

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Description

程式化非揮發性積體記憶體裝置中之單元之系統及方法
本發明大體而言係關於非揮發性積體記憶體裝置，且更特定言之係關於控制非揮發性積體記憶體裝置之程式化期間之電流位準之系統及方法。
在許多非揮發性電腦記憶體中，儲存資料之能力常常與在程式化過程中流過特定儲存單位之電流量有關。非揮發性記憶體之一特定實例為快閃記憶體或EEPROM記憶體(電子可擦可程式唯讀記憶體)，其中記憶體中之儲存單位之狀態取決於儲存於浮動閘極上之電荷量。一般而言，流過特定單元之電流越大，該單元便可越快地程式化、其可程式化至較大範圍的位準，或兩者都可達成。然而，因為一般並行地程式化眾多儲存單位且趨向於甚至較大的數目，所以此導致平均地及瞬時地高電流位準，此違背較低功率裝置之趨勢。
諸如電子可擦可程式唯讀記憶體(EEPROM)或快閃記憶體之非揮發性資料儲存裝置廣泛地用於缺少大量資料儲存裝置及固定電源之攜帶型裝置(諸如蜂巢式電話、手持式個人電腦(PC)、攜帶型音樂播放器及數位相機)中。
快閃記憶體一般為具有許多儲存元件之半導體場效電晶體裝置，該等儲存元件之每一者具有一或多個隔離浮動閘極，藉由將電荷注入於浮動閘極上以改變電晶體之臨限電壓而程式化該等儲存元件以儲存資訊。注入之電荷將臨限電壓自固有臨限電壓改變與儲存之電荷量成比例的量。電晶體之新臨限電壓表示一或多個位元之程式化資料或資訊。舉例而言，在儲存單一位元資料之簡單記憶體單元中，電晶體之臨限電壓升高至接近於臨限電壓空間之高端的數值或保持於接近於低端的數值。當建立讀取條件時，此等兩程式化臨限電壓分別表示邏輯1或邏輯0，且程式化記憶體單元以開啟或不開啟，從而使得讀取操作能夠判定儲存於記憶體單元中之資料是邏輯1還是邏輯0。
一般而言非揮發性記憶體且特定言之快閃EEPROM裝置在許多專利及專利申請案中關於多種架構及單元結構而充分地加以論述。一種設計的NOR(或非)陣列使其記憶體單元連接於鄰近位元(行)線之間並使其控制閘極連接至字(列)線。個別單元含有一個浮動閘極電晶體(有或沒有與其串聯形成之選擇電晶體)或由單一選擇電晶體而分離之兩浮動閘極電晶體。在以下之美國專利及SanDisk Corporation之未決申請案中給出了此等陣列及其在儲存系統中之使用的實例：專利第5,095,344號、第5,172,338號、第5,602,987號、第5,663,901號、第5,430,859號、第5,657,332號、第5,712,180號、第5,890,192號與第6,151,248號及2000年2月17日申請之第09/505,555號與2000年9月22號申請之第09/667,344號，該等案之全部內容以引用的方式併入本文中。
一種設計的NAND(反及)陣列使其許多記憶體單元(諸如8、16或甚至32)藉由任一端之選擇電晶體而以串聯串連接於位元線與參考電位之間。字線以不同之串聯串而與單元之控制線連接。以下在2001年6月27日申請之美國專利申請案第09/893,277號中給出了此等陣列及其運作之有關實例，該案及其中所含有的參考案亦以引用的方式併入本文中。
EEPROM程式化機構包括：汲極側通道熱電子注入，其中控制閘極上之高電壓及汲極上之另一高電壓使得熱電子自通道之汲極側穿過一薄氧化層而至浮動閘極；及源極側注入。對於源極側注入而言，選擇閘極或側壁之存在可用於產生與浮動閘極電晶體串聯之選擇電晶體。在源極側注入中，將稍高於選擇電晶體之臨限電壓之電壓置放於選擇閘極上，藉由施加高電壓至控制閘極而將高電壓電容性地耦合至浮動閘極，並將高電壓施加至浮動閘極電晶體之汲極。選擇閘極上之電壓足以開啟選擇閘極下方通道之一部分。源極與汲極之間的差分電壓在選擇閘極與浮動之間產生通道熱電子，隨後藉由浮動閘極之源極側附近之間隙氧化物中之有利電場而將該等通道熱電子驅至浮動閘極。
最新一代的快閃記憶體可具有億萬的記憶體單元之陣列，在大小為128至64K位元組的區段或程式化區塊中程式化及擦除該等記憶體單元。在(例如)2002年2月22日申請之Kevin M.Conley及Yoram Cedar的題為「Pipelined Parallel Programming Operation in a Non－Volatile Memory System」美國專利申請案中描述了數目眾多之記憶體單元之程式化，該案及其中所含有的參考案亦以引用的方式併入本文中。在程式化區段中之較大數目的記憶體單元中所消耗的功率已成為習知快閃記憶體中之顯著問題。對於依靠電池且一般具有有限功率容量之晶片上電壓源或電荷泵的攜帶型裝置而言此問題便尤為突出。此外，諸如蜂巢式電話及數位相機之許多攜帶型裝置之趨勢已朝向較小的裝置或外形尺寸。因此攜帶型裝置中之數目增加的記憶體單元及縮小的電池尺寸已對並行程式化較大數目之記憶體單元之能力產生了進一步的限制。
快閃及其他非揮發性記憶體之另一考慮因素係效能，尤其係多態記憶體中之程式化速度。當前用於非揮發性記憶體之快速、高精度程式化之優勢多位準資料條件程式化方法論為受控偏壓(例如經由階梯式電壓脈衝串)引導(或控制)電極建構。其已成為選擇之方法，因為其能夠跨越程式化所需之全範圍的電壓條件至對應範圍的目標狀態(及調節程式化特徵中之單元間變化)，從而在最小時間量中實現精確程式化。在大多數基於熱電子程式化之快閃單元及EEPROM單元中，此方法係有效的，因為其能夠利用所施加之引導電壓來處理高度非線性程式速率，其中程式化速度隨電壓按指數規律增加(此為一本質特徵，其同時用以滿足較低電壓讀取/儲存條件下之長期保留要求)。此外，固定電壓及變動時間之使用一般認為係無吸引力的－若電壓對於目標狀態而言過低的，則程式化便會慢得不可接受，而若過高，則程式化速度便會過快從而難以按多位準儲存所要之精度來充分地控制程式化位準。
此寫入資料條件引導方法論之一較佳實施例在於取決於目標狀態而在給定時間將個別引導條件提供至經程式化之一組單元中之每一者。此需要支持「行導向式」引導之單元/陣列，從而允許在逐個單元的基礎上將資料相關單元程式化條件/激源不僅應用於位元線(其主要充當開啟/關閉開關以賦能或去能此配置中之任何程式化)且應用於單元之引導閘極。在美國專利第6,317,363號中描述了此方法，該案以引用的方式併入本文中。此藉由允許利用每一狀態之最佳化條件而不是迫使共同組條件用於所有單元(意即，與個別單元目標資料無關)而進一步改良單元/陣列之多位準寫入效能，其中寫入之單位單元區塊中之所有引導閘極係連接在一起的。
此行導向式引導之代價為將個別引導條件需要提供至同時程式化之數千個單元所需要的增加之額外負擔(晶粒面積及電路複雜性)。在沒有資料相關儲存元件條件的情況下，多態程式化慢於二元程式化。另外，資料相關程式化之某些實施例可能並不經濟，或可能必須利用大於最佳擦除區塊的區塊以便較好地清償在較大擦除區塊上實施資料相關程式化的電路所需要的額外面積。在運作速度及儲存容量之重要性均增加的情況下，更多地需要多態非揮發性記憶體之資料相關程式化，但較佳地不需要附加之行導向式引導建構之額外負擔面積及複雜性。
本發明提供此等及其他問題之解決方案，並提供優於先前技術之其他優點。
本發明之一目標在於提供一種用於快速且有效地程式化非揮發性積體記憶體裝置中之難以程式化之儲存元件的系統及方法。根據本發明之一原則態樣，許多儲存元件同時經受一程式化過程，其中流過該等儲存元件之電流限於第一位準。當此等儲存元件之一部分達到指定狀態時，自程式化之該組單元移除該部分且升高繼續程式化之元件的電流極限。儘管此導致流過每個元件之電流量增加，但因為電流流過的元件數目減少，所以所流過之累積電流可保持於低位準上同時仍施加較大的電流至難以程式化之儲存元件。
在一使用快閃EEPROM記憶體之實施例中，提供一用於快速且有效地程式化可程式化記憶體裝置中之記憶體單元之電路，該電路減小瞬時及平均程式化電流且極小地或不減慢程式化速度。一般而言，該方法包括將一組電壓波形施加至目標在於程式化之記憶體單元之多種閘極及汲極，同時藉由升高源極電壓(源極去偏壓)及施加至少一個程式化脈衝至記憶體單元而將通過選定之記憶體單元之每一者的汲極至源極電流(ID S )限制於預定位準。對於需要進一步程式化之單元而言，升高受限電流ID S 並施加其他程式化脈衝。
在一組實施例中，本發明應用於粗至細程式化技術中。一般而言，該方法包括如下步驟：相對於屬於一程式化區塊之所有單元之個別粗目標臨限值而同時驗證該等單元，且將臨限值已超過其個別粗程式化臨限值之彼等單元鎖出，及施加程式化脈衝至尚未達到其粗程式化臨限值之彼等單元。重複此過程，但隨著每一重複之程式化步驟將控制閘極(引導閘極)程式化電壓脈衝增加一預定粗增量值。此可繼續直至程式化區塊中之所有單元均程式化至其個別粗臨限值，或直至達到粗脈衝之預定最大數目。
在一實施例中，若某預定數目之粗脈衝已耗盡且仍有某些單元尚未程式化至其個別粗目標，則在此點上可鬆弛或解除源極去偏壓條件，且可重複程式化驗證過程直至所有單元均達到其粗目標或直至達到容許粗脈衝之另一預定最大數目。
在此點上，藉由相對於屬於一程式化區塊之所有單元之個別細程式化目標臨限值來同時驗證該等單元而開始細程式化階段。將臨限值已超過其個別細程式化臨限值之彼等單元鎖出，且將一程式化脈衝施加至尚未達到其細程式化臨限值之彼等單元。(施加至每一單元之控制閘極之第一細程式化脈衝可減小某個預定量，其稱作自施加至彼單元之最後粗程式化電壓脈衝之粗至細回退電壓。)重複驗證程式化步驟，但隨著每一重複之程式化步驟將程式化脈衝增加一預定細增量值，直至程式化區塊中之所有單元均程式化至其個別細臨限或直至達到細脈衝之預定最大數目。若最大數目的細脈衝已耗盡且仍有某些單元尚未程式化至其個別細目標，則在此點上可再次地鬆弛或解除源極去偏壓條件，且重複程式化驗證過程直至所有單元均達到其細目標或直至超過容許非去偏壓細脈衝之另一預定最大數目。
較佳地，該方法在提供較高ID S 至每一未充分程式化之記憶體單元之步驟之前包括關閉已程式化之記憶體單元的另一步驟。
在一實施例中，限制之ID S 步驟係利用限流器而完成，且提供較高ID S 至每一程式化中之記憶體單元中之每一儲存單位的步驟包括使限流器過載(override)。或者，限流器能夠將ID S 限制於許多預定位準中之一者，且提供較高ID S 至每一未充分程式化之記憶體單元中之每一FET的步驟包括將通過每一未充分程式化之記憶體單元中之每一FET之ID S 限制於該等預定位準之一較高位準的步驟。
在另一實施例中，將高達預定最大數目之巧妙判定之數目的程式化脈衝施加至程式化區塊中之每一單元，而通過儲存單位之電流由限流器限制。隨後，將高達另一預定最大數目之第二巧妙判定之數目的程式化脈衝施加至需要向其提供較高電流的程式化區塊中之每一難以程式化之單元。在又一實施例中，將程式化脈衝施加至每一選定之記憶體單元直至預定數目的記憶體單元已程式化。此後，將許多程式化脈衝施加至向其提供較高ID S 之剩餘的難以程式化之記憶體單元。或者，可將程式化脈衝施加至向其提供較高電流的每一記憶體單元，直至至少第二預定數目之記憶體單元已程式化而僅有最後少數的非常難以程式化之單元未完全程式化至其最終目標臨限電壓。可依靠錯誤校正碼來校正由於可能存在此等最後少數單元而產生的錯誤。
本發明之方法及電路尤其可用於具有許多非揮發性儲存單位之非揮發性記憶體裝置中。一般而言，該電路包括：(i)一電壓源，其能夠在選定儲存單位中之一對端子上施加差分電壓；(ii)一限流器，其能夠將通過每一選定之儲存單位之電流(ID S )限制於預定位準；(iii)一程式化子電路，其能夠施加程式化脈衝至選定之儲存單位；及(iv)處於記憶體晶片內部之一組周邊電路，其能夠控制限流器從而在將至少一預定數目的程式化脈衝施加至選定之儲存單位之後允許較高電流位準至每一難以程式化之儲存單位。在一實施例中，內部記憶體晶片之周邊電路經組態以藉由使限流器過載而提供較高電流至每一難以程式化之儲存單位。或者，限流器能夠將電流限制於許多預定位準中之一者，且內部記憶體晶片之周邊電路經組態以控制限流器，從而在預定數目的程式化脈衝施加至選定之記憶體單元之後將處於該等預定位準之較高位準的電流提供至每一難以程式化之記憶體單元。
在另一實施例中，內部記憶體晶片之周邊電路經組態以控制限流器，從而在將預定數目的程式化脈衝施加至選定之記憶體單元之後提供較高電流至每一難以程式化之記憶體單元。
在又一實施例中，內部記憶體晶片之周邊電路經組態以控制限流器，從而在程式化預定數目的選定之記憶體單元之後提供較高電流至每一難以程式化之記憶體單元。在另一實施例中，本發明之多種態樣可應用於軟體程式化過程，此過程在其他方面稱作擦除恢復。可存在缺陷記憶體單元，該等記憶體單元已標出於邏輯區段之外且難以在源極去偏壓條件下進行軟體程式化。此等記憶體單元可利用接地源極而進行軟體程式化，從而在取消選定之過度擦除記憶體單元(意欲關閉)實際上進行運作時消除引起讀取錯誤之寄生電流路徑。
在本發明之另一態樣中，基於電流之方法基於選定之儲存元件之目標狀態而限制程式化過程中流過該等元件之電流。根據此態樣，程式化過程中通過單元之電流極限為目標之函數，其中將儲存元件程式化至該目標。程式化至較高狀態之元件將其容許電流設定為較高極限，從而允許其狀態較為迅速地改變。此允許程式化至任何目標狀態所需要的脈衝數目的收斂同時利用相同的共同引導(控制)閘極程式化電壓。在一變體中，該系統亦可基於目標狀態而設定程式化期間之位元線電壓。
在一組實施例中，此等態樣可藉由使用連接至源電極之恆定電流汲入而使用源極側電流限制來實施，且電流值為狀態之函數，其中將每一單元程式化至該狀態。一特定實施例係基於粗至細程式化技術，其中細程式化階段極限與粗程式化階段極限相同，但偏移一或兩個資料狀態。前文句子中的字「極限」係指程式驗證階段中施加至引導(控制)閘極的電壓。換言之，根據本發明之另一態樣，用於狀態N之細驗證操作的驗證電壓可與用於狀態(N＋1)之粗驗證操作的驗證電壓具有相同電壓值，從而減少傳遞多種粗及細電壓至感測放大比較器所需要的匯流排線之數目，且亦減小將該等電壓解碼至個別感測放大器上的複雜性。
本發明之額外態樣、特徵及優點包括於以下例示性實施例之說明中，該等例示性實施例之說明應結合所附圖式而進行閱讀。
圖1展示非揮發性記憶體陣列100之一部分的一例示性實施例。在此特定實施例中，每一儲存單位為藉由源極側注入而程式化的雙浮動閘極EEPROM單位。舉例而言，個別儲存單位101在連接於虛接地配置中之位元線BLα 3 與BLα 4 之間的選擇閘極電晶體之任一側上具有浮動閘極電晶體α6 及α7 。圖1展示陣列100之連接至選擇線0與選擇線1之兩列及兩區塊(α與β區域)，而實際陣列一般要大得多。個別浮動閘極電晶體可各自儲存兩個或兩個以上資料狀態。
本發明之多種態樣並非為圖1所示之特定類型的陣列所特有，但此結構常常用作例示性實施例，因為其可較易地說明本發明之許多態樣。如「先前技術」部分中所述，當前非揮發性記憶體系統常常並行程式化極大數目的儲存單位。舉例而言，在2002年2月22日申請之Kevin M.Conley及Yoram Cedar的題為「Pipelined Parallel Programming Operation in a Non－Volatile Memory System」之美國專利申請案中描述了大量並行程式化，該案及其中所含有的參考案以引用的方式併入本文中。此等儲存單位之每一者可多快地進行程式化及可程式化至什麼位準(其「可程式化性」)取決於程式化過程中流過電晶體之通道的電流量，如在下文中所描述。為了控制平均的及峰值位準上的總累積電流，可將限流裝置置放於程式化之單元之源極線上。此展示於圖1中，其中限流器103為電晶體α0 、電晶體α3 或兩者設定最大電流位準Iα 1 , l i m ，及限流器105為電晶體β0 、電晶體β3 或兩者設定最大電流位準Iβ 1 , l i m ，且其他程式化之單元(及圖中未展示之單元)以類似方式進行限制。
達成此的一個方式係藉由源極去偏壓，源極去偏壓用於藉由升高源極電壓而限制汲極至源極程式化電流。此將藉由體效應而增加串聯於源極與對應汲極之間的所有電晶體(包括彼等儲存資料)之臨限電壓，且亦將減小汲極至源極電壓，從而減小程式化電流。設想先前之源極去偏壓為開啟或關閉的。雖然相對於早期設計存在改良之處，但此方法並不完全令人滿意。
一個缺點在於每一區段中通常存在需要較高程式化電流或較長時間進行程式化之少數記憶體單元。存在此等難以程式化之記憶體單元的根本原因可有許多且包括(但不限於)如下方面：1)單元間變化影響電容耦合比率，2)汲極/源極接合性質，3)單元氧化物厚度之變化，4)多種材料介面之粗糙性，5)氧化物、通道及單元電晶體之接面中的微觀缺陷/斷健。因此，為了提供可接受的大記憶體及可接受的短程式化時間，需要在較高電壓下程式化此等單元。然而，先前之源極去偏壓設定於工廠中且將保持用於晶片之使用期限。
在一實施例中，源極去偏壓係藉由利用恆定電流汲入將汲極至源極電流引出源極而達成。理想的恆定電流汲入(源極)瞬時地適應時變負載，並施加變化電壓至源極(限制於一有限範圍)以維持恆定電流。在n型電晶體中，去偏壓係指施加正電壓至源極。此正電壓甚至在單一程式化脈衝期間亦改變。所以，在此實施例中，在藉由恆定電流源極動態控制去偏壓之電壓位準的意義上，去偏壓並非恆定。然而，在相同實施例中，去偏壓之電流位準係固定的，所以在此意義上，去偏壓可稱作恆定的。
在上述之源極去偏壓方法中，此選項會在工廠中設定為開啟或關閉，且在晶片之使用期限中，對於整個晶片而言是保持為恆定的：Iα 1 , l i m ＝Iβ 1 , l i m ＝Iγ 1 , l i m ＝...＝Il i m 。新技術革新由以下組成：在一些持久單元仍進行程式化/軟體程式化時，藉由獨立地變化多種I－ , l i m s(Iα 1 , l i m ,Iβ 1 , l i m ,...)而於每一區段之程式化將結束時，動態地關閉源極去偏壓。因為僅當較小部分之單元仍然進行程式化時才採取接地源極程式化，僅一些單元將汲取電流，所以每單元之過剩電流將不會引起過量的晶片電流消耗。舉例而言，若接地源極程式化導致程式化電流增加10倍，則可利用接地源極同時程式化每一程式化單位或「大塊」中之高達10%的單元，此時該等單元之另外90%已被鎖出。
儘管本發明並不限於圖1所示之陣列及儲存單位結構，然此結構可用作例示性實施例，因為其含有其他EEPROM及快閃系統中所存在的許多特徵。圖1展示多態儲存單位之虛擬接地陣列，每一儲存單位具有多個浮動閘極；因而，每一儲存單位與較小NAND陣列具有許多相似性，且儲存單位本身配置於NOR型架構中。更一般而言，記憶體可使用上文以引用方式併入之多種參考案中所述之多種NAND或NOR架構中之任一者。藉由忽略每一儲存單位中之浮動閘極電晶體之一者(諸如101中之α6 )，儲存單位簡略至具有一選擇閘極之較為傳統的浮動閘極電晶體。此論述亦較容易擴展至如下情況：選擇閘極不存在或由側壁結構而替代、利用除虛擬接地陣列之外的架構，及藉由除源極側注入之外的技術而程式化儲存單位。儲存單位亦可為NAND串，其包含在任一末端處與選擇電晶體串聯連接之許多浮動閘極電晶體。該例示性實施例之雙浮動閘極結構甚至亦可具有許多變體，例如可經由通道而進行浮動閘極之擦除。如此處浮動閘極實施例中所用之術語「儲存單位」將指一或多個浮動閘極電晶體及可能一或多個選擇閘極電晶體之系列。在「先前技術」部分所引用之參考案中給出了此等不同結構之其他細節。在2001年5月25日申請之美國專利申請案第09/865,320號中描述了與源極側注入及虛擬接地陣列有關的多種問題，該案及其中所引用之參考以引用的方式併入本文中。
因為本發明之多種態樣係關於並行程式化較大數目之儲存單位，其中儲存單位之可程式化性視流過個別儲存單位之電流而定，所以該等態樣亦可適用於可程式化性視電流而定的其他形式的儲存單位之並行程式化。此外，在2002年9月24日申請之美國專利申請案第10/254,830號中描述了讀取過程中對電流之限制，該案以引用的方式併入本文中。儘管「儲存單位」及「陣列」在下文中可指此等結構之任一者，但在較多細節中將簡要地描述圖1之操作因為其常常被引用。
在美國專利第5,712,180號與第6,103,573號及2000年2月17日申請之美國專利申請案第09/505,555號與2000年9月22日申請之Jack H.Yuan及Jacob Haskell的題為「Non－Volatile Memory Cell Array Having Discontinuous Drain and Source Diffusions Contacted by Continuous Bit Line Conductors and Methods of Forming」之美國專利申請案中描述了具有圖1之結構之非揮發性記憶體，該等案均讓渡給SanDisk公司且該等案均以引用的方式併入本文中。此等單元可在每個實體浮動閘極儲存電晶體上儲存四個以上邏輯位元。因為此論述之大部分係基於陣列結構而非單元之結構，所以亦可利用其他利用不具有浮動閘極之非揮發性記憶體之實施例。舉例而言，亦可利用NROM或MNOS單元，諸如在Eitan之美國專利第5,768,192號及Sato等人之美國專利第4,630,086號中所描述之彼等單元，該等案均以引用的方式併入本文中，還可利用介電儲存元件，諸如在2002年10月25日申請之Eliyahou Harari、George Samachisa、Jack H.Yuan及Daniel C.Guterman的題為「Multi－State Non－Volatile Integrated Circuit Memory Systems That Employ Dielectric Storage Elements」之美國專利申請案中所描述之彼等元件，該案以引用的方式併入本文中。圖2a及2b分別展示具有多個浮動閘極之記憶體單元結構之一實施例的頂視圖及橫截面圖，且圖2a及2b係根據上文引用內容所包括的美國專利第5,712,180號而改編。如圖2b之橫截面圖所示，儲存單位之通道形成於位元線BL1 711及BL2 712之兩源極/汲極區域之間。該通道細分為三個區域：處於左浮動閘極FGL12 781及左控制閘極CGL2 771下方之左浮動閘極通道761；處於右浮動閘極FGR12 783及右控制閘極CGR2 773下方之右浮動閘極通道763；及，在此等閘極通道之間處於選擇電晶體T12 772下方的選擇通道762。
如圖2a所示，在此結構中諸如SG1 720之字線與諸如BL1 711及BL2 712之位元線交叉從而形成陣列。陣列中之記憶體單元位置隨後藉由此等線之交叉點而界定；舉例而言，具有選擇電晶體T12 772的圖2b之單元沿著BL1 711與BL2 712之間的字線SG1 720。控制閘極係沿平行於位元線之行連接的而非如較為普遍之架構中沿列所連接。因此，藉由施加電壓至控制閘極線CGL2 771，此電壓不僅施加至含有電晶體T12 772之單元之閘極且亦施加至位元線BL1 711與BL2 712之間的行中之所有單元之左控制閘極。
圖3b為描述記憶體單元陣列(諸如圖2a及2b之彼等陣列)之一實施例之電路圖，其中圖3a為此等記憶體單元之等效電路。可獨立地程式化並讀取單元之浮動閘極781及783。舉例而言，為了程式化圖3a中之右浮動閘極783，將(例如)8伏的過驅動電壓施加至左控制閘極771。實際值並不關鍵但應足以完全開啟左浮動閘極電晶體TF G L ，而無論儲存於其浮動閘極上之資料狀態如何。在左浮動閘極電晶體TF G L 自電路有效移除的情況下，差不多與藉由源極側注入方法程式化單一浮動閘極之電晶體一樣可程式化右浮動閘極電晶體TF G R 。
在常規程式化操作中，將汲極再次設定為約5伏或更一般地為4至7伏，且藉由限流裝置將源極設定於接地及/或連接至接地。行中之所有單元將處於相同條件下。對於選定之列而言，將1.5至5伏之電壓置放於選擇閘極上，從而開啟選擇電晶體。此包括通過通道之電流，且電子在源極側進入。在非選定之列中，將選擇閘極線或字線保持於接地且將此等選擇電晶體保持為關閉的。隨後將約5至10伏之程式化電壓施加至右控制閘極。此等數值在選擇電晶體與右浮動閘極電晶體之間的通道區域中感應一高電場。結果係回應於程式化電壓而將自源極進入之電子注入至(右)浮動閘極中。為了程式化左浮動閘極，顛倒左控制閘極與右控制閘極之角色，如同源極與汲極一樣。
如圖1所示，可向陣列施加偏壓以使得可同時程式化鄰接儲存單位。舉例而言，浮動閘極電晶體α0 及α3 在程式化期間均將位元線BLα 1 用作源極線。此允許基於如何向多種線施加偏壓並根據速度及準確性要求而在不同實施例中一起或獨立程式化此等兩電晶體。
可藉由施加擦除電壓至選擇閘極來擦除浮動閘極電晶體，從而使得藉由左浮動閘極及右浮動閘極之個別耦合器C3 1 L 及C3 1 R 或藉由其他方法(諸如通道擦除)而擦除左浮動閘極及右浮動閘極。在美國專利第5,712,180號中給出了關於擦除及其他操作之更多細節，該案在上文中以引用的方式併入。如其處所述的，在用於讀取或驗證操作之感測過程中，完全開啟儲存單位中未經感測之電晶體，且狀態被感測之電晶體可藉由此項技術中已知的多種技術進行處理。在先前併入之美國專利申請案第09/893,277號中較多地描述了通道擦除，儘管係在NAND架構之內容中。在2002年1月18日申請之Nima Mokhlesi、Daniel C.Guterman及Geoff Gongwer的題為「Noise Reduction Technique for Transistors and Small Devices Utilizing an Episodic Agitation」之美國專利申請案中描述了許多感測技術。驗證過程與資料讀取過程之不同之處在於驗證過程將指示單元狀態之參數與目標值相比較而不是藉由(例如)二元搜尋而判定單元屬於可能資料狀態之哪一者。
應用於難以程式化之單元
回到本發明，其多種態樣包括：1)複數個儲存單位之大量並行寫入；2)在每一儲存單位的寫入期間進行限流以在稍微降低每個儲存單位之速度或可程式化性的可能代價下管理峰值及平均累積功率；3)當每一儲存單位達成其目標狀態時將每一儲存單位鎖出從而終止程式化及儲存單位電流汲取；4)一旦仍在程式化之此等儲存單位之數目低於預定極限及/或程式化脈衝之數目已被超過，便降低電流限制之量值(意即，增加儲存單位電流)以增加程式化速度/可程式化性。當儲存單位之數目降至進程目標值之下時便可漸進地應用此等概念。
為了限制每個儲存單位之瞬時及平均程式化電流，恆定電流汲入用於限制程式化電流。在圖1至圖3之實例中，此將藉由有效升高源極電壓而限制汲極至源極程式化電流。此正源極電壓將減小汲極至源極電位差VD S ，並藉由體效應而增加串聯於每一儲存單位之源極與汲極之間的所有三個電晶體(兩個浮動閘極電晶體，一個選擇電晶體)之臨限電壓，從而減小程式化電流。在此狀況下，其亦限制儲存單位之最大可達成控制或引導閘極臨限電壓。在每一程式化單位(例如區段或程式化區塊)中可能存在少數較難程式化之單元。為了具有大記憶體臨限窗，此等單元可經程式化至較高臨限電壓。
在一實施例中，針對施加至尚未鎖出於程式化之外的最後少數儲存單位之最後少數脈衝，在業已將特定數目的最大控制閘極程式化脈衝施加至該等最後少數儲存單位之後，動態地解除恆定電流條件，可使得此等難以程式化之儲存單位能夠程式化至所要之較高臨限電壓。若依靠源極去偏壓提供程式干擾條件，則可限制利用接地源極之程式化頻率以最小化干擾機構。事件計數器可專用於監視接地源極程式化事件之頻率。圖4a展示根據圖1之實施例之儲存單位401及限流器403之第一例示性實施例。在此實施例中，儲存單位401分別於節點A及D處連接於位元線433與431之間，且由藉由節點B及C而分別連接至插入選擇電晶體413之浮動閘極電晶體411及415組成。如先前所描述，儲存單位401可或者由其他浮動閘極儲存單位類型(諸如NAND串)組成，或更一般地由基於非浮動閘極技術之單位組成。例示性儲存元件401將用於展現本發明之態樣，且在上文給出的對應參考案中較為詳細地描述了此等多種替代方式之對應操作。
如圖4a所描繪，待程式化或讀取之浮動閘極為電晶體415，且展示開關421及461之位置用於正常程式化。當讀取或驗證電晶體415時，節點A為用於讀取之接地源極，節點D為用於讀取的藉由感測放大器而驅動之汲極，及限流器403與節點D斷開，此意味在讀取/驗證模式中開關421處於浮動位置中。在框403中描繪單刀/三擲開關421。在正常程式化期間開關421將節點D連接至電晶體443之汲極(圖4a所示之位置)，在最後少數程式化脈衝期間當電流限制條件待解除時將節點D連接至接地(右邊位置)，及在讀取/驗證期間將節點D連接至開關421之浮動接腳(leg)(由中心位置表示)，實際上係將電流汲入與節點D斷開。連接於感測放大器與節點D之間的單刀/單擲開關461在讀取期間關閉而在程式化期間斷開。所以，在程式化期間節點D為用於程式化之源極，感測放大器與節點D斷開，及電流汲入403連接至節點D。
在藉由向電晶體415之浮動閘極中進行源極側注入而進行的記憶體單元415之典型程式化過程中，藉由升高位元線433上之位準而將節點A置放於高電壓。電晶體411及415利用上文所述之其個別控制閘極上之電壓而接通。電晶體413藉由如下方式而接通：施加足夠高的字線(即選擇閘極)電壓以在超過此選擇電晶體之臨限電壓半伏至幾伏的位準下接通該選擇電晶體。在程式化期間，節點D(即用於程式化之源極)正常地連接至限流器403，但當有待於繞過限流器時便使節點D接地。整個儲存單位上之電壓隨後為VA －VD ，及待程式化之電晶體415之通道上的電壓則稍微較小為VA －VB ，此歸因於電晶體411及413上的壓降。當開關421將節點D連接至接地時，全電壓VA 將置放於儲存單位401上(其中對於此論述而言忽略真實電路所存在的將阻止VD 接地之其他電壓降及暫態)。為了程式化電晶體415，利用程式化電壓而向其控制閘極施加脈衝，從而使得電流ID S 流過其通道並將電荷儲存於其浮動閘極中。當節點經由開關421而連接至接地時，ID S 在很大程度上係未調整的。
如上所述，為了控制電路中流過之電流量，利用限流器403。當藉由開關421而將節點D經由電晶體413連接至接地時，將ID S 限制為不大於數值Ip r o g 。當限制電流時，升高節點D上之電壓且體效應將藉由對通過選擇閘極413之電流實行瓶頸作用而限制所有三個電晶體中之電流。該等兩浮動閘極電晶體411及415在程式化期間將被施加偏壓而大大高於其個別臨限值，從而呈現對電流之瓶頸作用。恆定電流汲入403之電流限制作用係藉由體效應主要升高選擇閘極電晶體之臨限電壓而達成。無論是否進行電流限制，選擇電晶體始終為限制自節點A至節點D之電流的電晶體。
在例示性實施例中，利用NMOS電晶體443與445之電流反射鏡。開關421及461之部署係由區塊R/W 450而控制。在實際實施例中，開關421可由兩電晶體組成：一個電晶體處於節點D與接地之間，其閘極由450控制，及另一電晶體處於節點D與443之汲極之間，其閘極亦由450控制。開關461亦為一處於節點D與感測放大器之間的電晶體，其閘極亦由450控制。當開關置放於兩節點之間時，連接至該等兩節點的為可互換之源極及汲極。為了不發生爭用情況，接通此等電晶體之時序必須使得在接通一電晶體之前關閉另一電晶體。視開關421之部署而定，將通過儲存單位401之電流限制為不大於Ip r o g 或對其不加以限制。一般而言，可存在若干限制(Ip r o g , 1 Ip r o g , 2 ...Ip r o g , n )，其可用於連接接地或表示最高容許流量之Ip r o g , n 。此允許儲存單位中之電流為此等n或n＋1個數值之任一者。
儲存單位401可對應於圖1中之儲存單位之任一者(例如含有α2 及α3 之儲存單位)，在此情況下，位元線431及433將分別對應於BLα 1 及BLα 2 且限流器403將對應於限流器Iα 1 , l i m 103。當限流器充當用於程式化之源極時，陣列之每一位元線可連接至此限流器。圖1並未展示讀取電路、寫入電路及對應控制電路及其與限流器之連接。
諸如403之限流器可各具有許多接腳，從而允許其同時用於多個位元線。此等限流器之每一者可獨立地加以控制，從而允許獨立地控制每一源極線中之最大位準。如上所述，並行程式化較大數目的(可能數千個)儲存單位。將關於圖4來描述個別儲存單元所經歷的此過程。通常電流反射鏡具有單一輸入電晶體445及數千個諸如443之輸出電晶體，其中同時程式化之較大數目的單元之每一者均具有一個輸出電晶體。以此方式在數千個單元上清償(例如)1 μA之輸入電流。但若每一單元具有其自身的輸入及輸出電晶體，則不僅晶粒尺寸增加且電流消耗亦增加，此係因為獨立反射鏡之輸入電晶體上的1 μA之累積效應。
回到圖4a，在程式化過程之開始，向儲存單位施加偏壓以用於程式化並藉由限制器403而將電流位準限制於Ip r o g (或若利用一個以上極限則限制於Ip r o g , 1 )。隨後向電晶體415之控制閘極施加脈衝以儲存調平電晶體415之浮動閘極之較多電荷，其間穿插有利用感測放大器453進行之感測操作以將儲存單位之狀態與目標值相比較。若儲存單位相對於目標而進行驗證，則可藉由(例如)大體上升高節點D上之電壓位準而將儲存單位鎖出於進一步程式化之外。若儲存單位並未進行驗證，則該過程繼續。因為儲存單位進行驗證並被鎖出，所以程式化之儲存單位之數目及對應消耗之程式化電流降低。隨著仍在程式化之單元數目(就絕對數目或比例而言)降至特定數目以下，或在特定數目之脈衝(如藉由事件計數器451所判定)之後或此等兩者之組合之後，此等剩餘的難以程式化之單元上的電流極限便會升高。對應限流器403中之開關421可將節點D連接至接地。該過程隨後繼續直至程式化完成或直至發現儲存單位係不可程式化的及有缺陷的，在此情況下，便標出該儲存單位。若利用多個限制，則電流限制之此動態升高可經由Ip r o g , 1 ,Ip r o g , 2 ,...,Ip r o g , n 漸進地進行。
圖4b展示另一實施例，其為圖4a之實施例之變體。在此情況下，若干電流值Ip r o g , i (其中i＝1,...,n，而n2且Ip r o g ,1 Ip r o g , 2 ...Ip r o g , n )可用於限制電路403。節點D在程式化期間一直連接至電晶體443之汲極，及開關421需要僅為單刀/單擲開關。可藉由漸進地增加標記為Ip r o g , i 之鏡射輸入電流而使得自利用恆定電流陷落之正常程式化至接地節點D之過渡為較為平緩之過渡，其中將該鏡射輸入電流饋送至電晶體445之汲極節點。舉例而言，Ip r o g , 1 可設定為1 μA，因為只要控制閘極電壓逐脈衝地為階梯式的便可。但當程式化控制閘極電壓達到其最大值(例如12 V)，且若仍然有少數單元尚未充分程式化，則後續程式化脈衝可處於相同最大控制閘極電壓，但電流限制可自每單元Ip r o g , 1 ＝1 μA鬆弛為每單元Ip r o g , 2 ＝2 μA，且在下一脈衝時電流限制可應用每單元(例如)Ip r o g , 3 ＝4 μA的電流汲入值(current sink value)。比起突然完全解除電流限制此提供較為平緩之過渡。平緩方法之一優點為在非電流限制程式化脈衝之第一應用時過度程式化之較小可能性。圖4b之平緩過渡方法較易於實施於利用共同驅動控制閘極之架構(與獨立驅動控制閘極架構相對)中，因為同時程式化之所有單元均同時達到最大控制閘極條件，而對於獨立驅動控制閘極架構而言情況則並非如此。
在圖4a及4b中，開關421及461可藉由控制器而控制或可藉由記憶體晶片上之內部周邊電路(諸如由區塊451及453示意性表示的彼等電路)而控制。對於高速運作而言，通常較佳的係控制器從不應意識到難以程式化之單元之存在，更不必說試圖對其進行程式化。以此方式，控制器僅需要移入待程式化之資料、資料應去向之位址及記憶體晶片開始程式化之指令，且所有後續活動對控制器而言均係透明的。記憶體晶片之內部周邊電路係獨立的直至完成程式化，且當程式化完成時記憶體晶片便藉由改變準備/繁忙信號之狀態而告知控制器程式化完成。
圖5為本發明之一例示性實施例的一流程圖，在此情況下對具有圖1至4所示之類型的儲存單元之記憶體利用粗至細程式化技術。在2001年2月26日申請之美國專利申請案第09/793,370號中描述了具有粗模式及細模式之程式化技術的使用，該案以引用的方式併入本文。
該過程開始於可選步驟501，其中相對於屬於一程式化區塊之所有單元之個別粗目標臨限值而並行驗證該等單元。在通常驅動引導架構中此驗證及後續驗證將必須分解為一序列的子驗證，該等子驗證之每一者相對於一組單元之相同目標狀態而驗證該組單元。當屬於相同程式化區塊之一組單元的所有引導閘極彼此維繫時，便無法施加(例如)1伏至目標為經程式化至狀態2之某些單元而同時施加2伏至待程式化至狀態4之某些其他單元。所以在每一程式化脈衝之後，必須執行所有子驗證或子驗證之至少一子集。在每個單元八個狀態之設計中，每一程式化脈衝將必須跟隨有7個驗證操作，該等驗證操作之第一者區別狀態0與狀態1，該等驗證操作之第二者區別狀態1與狀態2，......，及該等驗證操作之第七者區別狀態6與狀態7。在2002年12月5日申請之美國專利申請案第10/314,055號中進一步描述了合適的程式驗證技術，該案以引用的方式併入本文中。將指示單元狀態之參數值(一般為電流或電壓)相對於其目標值而進行比較，諸如上文以引用的方式併入的題為「Noise Reduction Technique for Transistors and Small Devices Utilizing an Episodic Agitation」美國專利申請案中所描述。若先前已程式化區塊，則此之前將進行擦除過程，且視實施例而定，擦除過程之後跟隨有下文進一步描述之軟體程式化過程。若儲存單位驗證達到其粗參考值，則該過程轉換至步驟525之細模式；若未達到，則該過程進入步驟503。
需要程式化之儲存單位(例如)藉由將電壓置放於浮動閘極電晶體單元之源極及汲極上而被施加偏壓，電流被限制於第一位準，且在步驟505中發生程式化(諸如向浮動閘極單元之控制閘極施加脈衝)。此後跟隨另一粗驗證(505)，若滿足目標標準則再次進入步驟525。若單元並未驗證，則增高控制閘極上之程式化電壓並施加另一脈衝(509)，之後回到驗證步驟505。在步驟505與509之間，步驟507檢查是否達到最大控制閘極程式化電壓。繼續步驟505、507及509之迴路直至被驗證，在此情況下該過程進入步驟525，或直至達到最大控制閘極程式化電壓，在此情況下該過程進入步驟511。
步驟511、513及515形成一迴路，其中升高電流極限而將控制閘極程式電壓保持於其最大值。在替代實施例中，電壓可回落並在步驟中回升至其最大值，因為在步驟505至509之迴路中，可利用給定電流極限/最大電壓組合下的一個以上的脈衝或此等脈衝之組合。在步驟511中，首先檢查電流汲入之數值，之後若可利用較高數值則在步驟513中增加電流汲入之數值並在步驟515中進行另一粗驗證。若在步驟511中達到最大電流汲入值，則該過程進入步驟517。
步驟517、519、521及523允許在最大控制閘極程式化電壓及最高程式化電流下多次(NC m a x )向儲存元件施加脈衝。在步驟517中，增加此等脈衝之數目NC ，之後檢查(519)該數目是否超過其最大值NC m a x 且若未超過則施加一脈衝(521)。若單元進行驗證或達到此等條件下的脈衝之最大數目，則該過程進入步驟525。
步驟525為細目標參數值下之初始驗證且係可選的。若單元並未驗證，則退回控制閘極電壓且在步驟529開始細程式化過程。步驟531至551與粗程式化階段中之對應步驟相同。然而，若單元在細驗證步驟(步驟525、531、541及551)之任一者進行驗證，則此刻在步驟527中將其鎖出。又，若在步驟545中最大控制閘極程式化電壓及最高程式化電流下的脈衝之最大數目(NF )超過極限(NF m a x )，則程式化失敗且在步驟547中標出對應單元或該單元所屬的整個區段。
本發明之多種態樣可應用於軟體程式化，軟體程式化在其他方面稱作擦除恢復。根據定義，快閃單元擦除需要擦除單元之至少整個區段(通常為字線)。由於此共同字線上的多種單元之擦除速率差異，單元可能通常在超過可靠地指示擦除狀態所需要的最小較低臨限電壓的情況下進行擦除。軟體程式化為用於在實際資料程式化之前柔緩地升高過度擦除單元之臨限值的技術。在美國專利第5,172,338號及第5,272,669號中可發現某些此等技術之較多細節，該等兩專利均讓渡給SanDisk公司且均以引用的方式併入本文中。在2001年5月25日申請之美國專利申請案第09/865,320號中提供了尤其可適用於圖1至4之例示性實施例之軟體程式化的態樣，該案在上文以引用的方式併入本文中。
記憶體陣列中可能存在缺陷單元，該等缺陷單元已標出於區段之外，且在使用電流限制之源極去偏壓條件下難以軟體程式化。若此等單元存在於過度擦除狀態下之陣列中，則將不會利用資料對其進行程式化。因為其係過度擦除的，所以其可能導致寄生電流路徑。若此等單元難以程式化，則將電流限制於其最低位準之標準軟體程式化操作可能不足以將該等單元帶出其過度擦除狀況。為了充分地升高此等單元上之臨限值，本發明可應用於軟體程式化過程。此等記憶體單元可利用接地源極來進行軟體程式化，從而在實際處理取消選定之過度擦除記憶體單元(意欲關閉)時，消除產生讀取錯誤之寄生電流路徑。如同本發明之其他實施例一樣，可利用處於第一極限與接地源極之間的一或多個中間電流極限。
取決於目標狀態之程式化電流位準
本發明之先前態樣基於元件是否難以程式化，而在程式化期間對流過儲存元件之電流設定多個極限。在程式化期間，多個電流極限之使用亦可用於其他方面。不同極限之使用之一個實例為粗至細程式化方法之部分，如在2004年1月27日申請且以引用的方式併入於本文中之美國專利申請案第10/766,217號、第10/766,786號及第10/766,116號中所描述，其中極限係基於單元是處於粗程式化模式中還是處於細程式化模式中。在程式化期間，利用不同電流極限之另一實例在於使極限為單元之目標狀態之函數，此為下文所提供之本發明之一態樣。
鑒於「先前技術」部分之較後部分中所描述之先前技術的問題，本發明顧及而非利用位元線，位元線為現有的行導向、資料相關單元控制線，對於「引導」角色而言亦係如此，從而消除附加行導向引導建構之額外負擔面積及複雜性。本發明擴展位元線之歷史角色而使其超過資料程式化之開啟/關閉賦能，且亦為其提供方法以達成精確程式化位準控制。挑戰則在於開發此等方法，因為在熱電子程式化或其他技術的情況下，經由位元線電壓之控制往往是極非線性的。結果為程式化速度在位元線電壓極小的增加下極快地升高，此使得高精度多位準程式化之電壓控制(需要在極大範圍的電壓條件下控制程式化速率)是不引人注意的。
本發明之原理可應用於多種類型之非揮發性記憶體(當前現有的彼等非揮發性記憶體及正開發的預期使用新技術之彼等非揮發性記憶體)。然而，本發明之實施例係相對於快閃電可擦除及可程式化唯讀記憶體(EEPROM)而進行描述的，其中儲存元件為浮動閘極。先前部分將雙浮動閘極單元用作基本儲存元件來進行描述。下文之論述將針對單一浮動閘極單元而進行說明，儘管此可為NOR陣列之部分或可為NAND串之外的單一浮動閘極電晶體或可為先前論述中的諸如401之雙浮動閘極元件。
圖6展示具有三個端子X、Y及Z之非揮發性記憶體儲存元件601，在此情況下為單一電晶體浮動閘極EEPROM單元。端子X連接至浮動閘極621上方之控制閘極611，及端子Y及Z連接至源極/汲極區域。一般而言，在EEPROM或快閃記憶體的情況下，儲存元件由一或多個浮動閘極電晶體組成且可能由串聯連接之許多選擇閘極而組成，該等選擇閘極可導致用於多種控制閘極之許多額外端子。在某些例示性實施例之後描述了覆蓋不同陣列類型之此等快閃單元變體及其他類型的儲存元件之實例。
程式化浮動閘極記憶體單元601之標準方法在於將差分電壓置於端子Y及Z兩端並在端子X上向控制閘極621施加脈衝，從而使得將流過通道之某些電荷轉移至浮動閘極。如「先前技術」部分所述，一般將階梯式電壓脈衝施加至控制閘極，此與驗證步驟交替進行且隨後當單元驗證在其目標狀態臨限值上或高於其目標狀態臨限值時停止。除利用二元記憶體單元之某些實例(其中程式化或不程式化擦除單元)之外，在程式化過程中端子Y與Z之間的電壓差及電流並非資料相關的。端子X、Y或兩者一般係沿非揮發性單元陣列之位元線而連接。本發明主要關於儲存元件儲存兩個以上資料狀態的情況。根據本發明之一原則態樣，將位元線管理資料相關程式化技術用於多態儲存單元，諸如圖6之單元601。位元線資料相關程式化技術可基於一基於電壓之實施例，諸如美國專利第6,266,270號及第5,521,865號及Hiromi Nobukata等人之論文「A 144 Mb 8－Level NAND Flash Memory with Optimized Pulse Width Programming」(發表於1999 Symposium on VLSI Circuits Digest of Technical Papers ，第39至40頁)與Masayoshi Ohkawa等人之論文「A 98 mm2 3.3 V 64 Mb Flash Memory with FN－NOR Type 4－level Cell」(發表於1996 IEEE International Solid－State Circuits Conference ，第36至37頁)中所描述，所有此等內容均以引用的方式併入本文中。下文之論述提供一基於電流之方法，儘管此可與基於電壓之實施例相組合，因為此等係令人稱讚的。
取決於目標狀態而設定程式化電流位準之態樣在許多方面均與美國專利申請案第10/600,988號所描述之態樣相反且作為其補充，該案以引用的方式併入本文中。在彼方法中，在程式化期間通過儲存元件之電流保持為固定值，而置於源極與汲極之間的電壓則取決於目標狀態。
基於電流之程式化方案之目標係再次地在於將階梯式程式化脈衝之數目自包含程式化特徵之自然分佈加上單元臨限值操作窗之跨度的數值減小至僅包含自然分佈之數值。如前文所述，此等程式化技術可與多種粗/細程式化方案相組合，諸如美國專利申請案第09/793,370號、第10/766,217號、第10/766,786號及第10/766,116號中所述之彼等程式化方案，所有此等案在上文均以引用的方式併入了本文中。
回到圖6之例示性記憶體單元，對於汲極側注入程式化而言，在給定持續時間之程式化過程中轉移至浮動閘極621之電荷量將視浮動閘極621與通道之間所感應的電壓差及端子Y與Z之間流動的電流而定。通常，程式化過程由程式化之持續時間並同時將一組資料相關偏壓條件應用於端子而控制。此在前述部分中藉由利用端子Y與Z之間作為目標資料狀態之函數之電壓差、同時在端子X上向單元之控制閘極611施加脈衝並將一序列的階梯式脈衝施加至控制閘極(該等程式脈衝之每一者之後跟隨有驗證操作)而加以擴展。電流部分引入基於目標資料狀態而限制端子Y與Z之間流動的電流之令人稱讚的方法。
在此基於電流之方法中，限流裝置603置放於端子Z與接地之間。自初始狀態(後擦除狀態，此可為或可不為接地(通常為擦除)狀態，或一旦進行該過程便為某些其他狀態或中間狀況)下的單元開始，選擇目標資料狀態。隨後藉由元件603而將允許於端子Y與Z之間流動的電流之最大位準設定為位準I＝I(目標狀態)，因為通過電晶體645之此電流係藉由判定端子Y與Z之間的電流之電晶體643而鏡射。舉例而言，限流裝置603可基於電流反射鏡。可隨後在向控制閘極611施加脈衝時向端子Y施加偏壓以將一電壓(可能如上所述為資料相關的)置於單元上，以便轉移電荷至浮動閘極621。(開關621與661及感測放大器653與圖4A及4B之對應元件發揮相同的功能。)
前述部分描述了利用二元方式下的源極側、資料相關、電流限制來鎖出臨限值達到所要之目標值的彼等儲存元件，並利用藉由升高源極電壓達成其恆定電流之恆定程式化電流汲入而繼續程式化臨限值尚未達到所要之目標的彼等單元。如其處所述，該過程在程式化期間基於逐單元地變化單元之源極電壓。此產生程式化某些單元的同時藉由將其他單元源極電壓升高至(例如)2.5 V而鎖出其他單元的能力。在許多方面，本發明藉由以允許待程式化至較低狀態之彼等單元與待程式化至較高狀態之彼等單元相比漸近地接近較低臨限值目標(在控制閘極電壓之梯進(stair casing)期間)的方式利用較為類比方式下的此控制度而擴展此項工作，而所有單元在任何給定程式脈衝期間均利用相同控制閘極脈衝而程式化。
對於圖6之例示性儲存單位而言，發現單元在其汲極至源極電流ID S 與臨限電壓VT 之間具有如下關係：log(ID S )＝m×VT ＋b。斜率m為裝置特徵，其可自所量測之資料而計算，及截距b為控制閘極脈衝電壓之函數。因為可選擇控制閘極脈衝電壓之起始值，所以可選擇b之值。
該過程將針對特定裝置實例而描述從而提供針對藉由利用連接至源電極之恆定電流汲入而利用源極側電流限制之實施例的表格，其中電流之值為一狀態之函數，每一單元待程式化至該狀態。例示性裝置將具有性能log(ID S )＝m×VT ＋b，其中斜率m可自所量測之資料計算為0.775，及截距b對於階梯式結束於10 V之控制閘極程式電壓而言正巧為－0.633。因為控制閘極脈衝電壓之起始值係可控制的，所以選擇b之數值為0.286以獲取表1中針對狀態間間隔500 mV之數值。
第一行為資料狀態及第二行為對應臨限值。此假設自對應於0伏臨限值之「0」狀態開始。第三行對應於連接至源電極(圖6中之端子Z)之恆定電流汲入的例示性數值。下文將論述其他行。
例示性實施例針對每一目標狀態而利用不同極限。一般而言，該方法可利用較少數目的極限，使得若干不同目標狀態可共用一極限。作為一簡單實例，狀態1至4可共用一個極限及狀態5至7共用另一極限。儘管此配置並未最大限度的利用本發明，但其簡化了額外負擔。又，共用一位準之狀態可隨著該過程進行而重組。
因為考慮中的多種方法目標均在於提供程式化臨限電壓之緊密分佈，所以此可用於產生比其他可能方面更為緊密的程式化分佈，其允許相同數目的狀態適合於較小臨限電壓窗，從而使得裝置可在較低功率下進行操作、縮短程式化時間及/或可允許在相同尺寸之臨限電壓窗中安全地儲存較多狀態。相比而言，狀態間間隔可減小至可緊縮程式化分佈的相同程度，從而使狀態間邊限對於進行比較的任何兩個方案而言均係相同的。為此，表2描述用以程式化狀態間間隔為400 mV的7個狀態之必要恆定電流汲入值的範圍。
表2之行與表1之彼等行相同，但該等數值對應於較近之間距。該等表之右邊的額外兩行用於粗至細程式化方法中，諸如上文併入的美國專利申請案第09/793,370號、第10/766,217號、第10/766,786號及第10/766,116號中所描述的彼等方法。在兩種情況下，中間行將用於粗程式化階段及右邊兩行中之一者將用於細程式化階段，其中選擇哪一者將視細階段相對於粗階段而言所設計的精細度而定。
雖然表1及表2基於典型單元，但自典型單元之變體將藉由使控制閘極電壓梯進(例如)200 mV的步長而吸收，並藉由動態轉換至低於任何目標狀態值的對應於N個狀態之電流陷落值而達成細程式化，因為特定單元結束於粗程式化而開始於細程式化。細程式化之選項1對應於N＝1，及細程式化之選項2則對應於N＝2。參看表1，及在採用選項1來將一單元程式化至狀態5的情況下，電流汲入值在粗程式化期間設定為240 nA，並在細程式化階段轉換為117 nA的電流汲入值。此較低程式化電流應減小在第一少數細程式化脈衝期間注入至浮動閘極之電荷封包之尺寸。儘管不同的數值組可用於粗及細階段之每一者，但複雜性藉由共用數值而減小；舉例而言，再次參看任一表格的狀態5之粗程式化，此相同數值由選項1中為狀態6與選項2中為狀態7之細程式化所共用。
與上文以引用的方式併入的均在2004年1月27日申請之美國專利申請案第10/766,217號、第10/766,786號及第10/766,116號中較為充分論述之粗至細過渡驗證相關聯的多種論點仍可適用於目前方案。舉例而言，藉由在粗驗證操作期間施加100 mV至單元之讀取源極(位元線附近)並在細驗證階段中轉換至接地讀取源極而實現150 mV的「預見」德爾塔(delta)。在此方案中，起始控制閘極電壓為一較高數值，例如8 V。恆定電流汲入施加至源極位元線之多種源極電壓阻止較低狀態過度程式化。繼續討論每步長200 mV的實例，通常將需要16個脈衝來將每個單元程式化至其最終臨限電壓目標。基於量測，一個區段之盲目程式化的自然分佈產生0.923 V的VT展布(spread)或136 mV的1σ值。八狀態兩千兆位元晶片中之單元數目為829,030,400，此對應於±6.08σ＝12.16σ。因此單元VT之自然分佈在整個兩千兆位元晶片上的展布將為12.16×136 mV＝1654 mV，此假設係正常分佈的單元群體。
具有200 mV步長之9個粗脈衝將覆蓋1.8 V範圍。一額外組的五個或更少細程式化脈衝應結束此項工作。為了幾乎消除第一脈衝之突增的機會，控制閘極脈衝可開始於低於平均值之對應於6.08σ之數值。所以，若利用單一9.0 V之脈衝將典型單元程式化至其目標VT，則將必須自9.0 V扣除6.08σ＝827 mV。起始控制閘極電壓將為8.2 V。最終控制閘極電壓在非常少有的情況下將為8.2＋14×0.2＝11.0 V。典型區段將需要6.08σ＋3.4σ＝9.48σ＝9.48×136 mV＝1.29 V效用的粗脈衝步長，此轉換成INT(1.29/0.2)＋1＝8個粗脈衝加上額外5個細脈衝，從而每個區段寫入總共13個脈衝。
本發明之多種態樣可實施用於NOR或其他架構(諸如本文所併入的多種參考案所描述的架構)，其中程式化速率視源極汲極電流位準而定；此外，該等態樣一般不僅可適用於快閃或EEPROM記憶體，而且可適用於程式化速率視電流速率而定的任何記憶體技術。在NOR陣列中用於元件601之限流器將置放於連接至源極端子Z之位元線BL1上，且在位元線BL2上供應位元線偏壓；其他技術或架構將利用對應結構。
圖7為包括儲存元件陣列及某些周邊元件之記憶體的示意性圖示。陣列750含有儲存元件，其中一部分可為圖2或圖3所示之形式。字線WL1至WLM連接至列解碼器730，及位元線BL1至BLN連接至行解碼器710。解碼器710及730均連接至位址信號產生器720，藉由位址信號產生器720而為程式化或其他過程選擇儲存元件。行解碼器展示為包括：解碼器樹740，其實際上選擇所要之位元線；及一系列位元線驅動器D1至DM，每一者均可經由解碼器樹連接至位元線以設定適當的偏壓位準。根據本發明之一主要態樣，在程式化操作期間，連接至選定位元線之位元線驅動器將取決於目標資料狀態而設定偏壓位準，選定之儲存元件待程式化至該目標資料狀態。在圖7之703－1至703－N示意性地展示多種限制器。如上所述，此為用以說明與本發明有關的基本元件之示意性圖示。在美國專利申請案第10/766,217號、第10/766,786號及第0/766,116號中進一步詳述了此電路之大部分，該等案在上文均以引用的方式併入本文中。儘管其處係在粗至細程式化技術之內容中進行提供，但其大部分可適用於此。
在一實施例中，此方案將需要在每個程式化脈衝之後執行所有7個狀態驗證，因為第一程式化脈衝正可能為待程式化至狀態7之單元之最後需要的粗脈衝，就如其可能將為待程式化至狀態1之單元之最後需要之粗程式化脈衝一樣。又，最後一個程式化脈衝正可能為待程式化至狀態1之單元之最後細程式化脈衝，就如其可能為待程式化至狀態7之單元之最後細程式化脈衝一樣。因此，靈活的驗證方法(諸如上文以引用的方式併入的美國專利申請案第10/314,055號中所述之方法)將不可直接適用於此方案。儘管此將導致相對較長的時間用於程式化驗證過程之驗證部分，但無論所有儲存元件之目標狀態如何均能夠用或多或少相同數目的脈衝同時程式化所有儲存元件之能力可根據模擬而使原始效能增加約25%。
在此等低電流位準上運作的恆定電流源極所具有的一個問題是電流汲入自截止條件移至源極上對應於所要電流位準之電壓所花費的時間。在電流汲入值與使源極電壓自截止條件下降至對應於所要電流陷落值之數值所花費的時間之間將存在相反關係。具有相當典型數值2 pF電容之位元線將花費0.8 μs以在1000 nA的電流陷落值下降0.4 V；且若電流陷落值為10 nA，則安定時間將為80 μs，此長於所要時間。
為了最小化此影響，基於電流之方法可與先前所述的基於電壓之方法相組合。在此替代方法中，在程式化期間施加狀態相關源極偏壓提供不同狀態所需要之電流限制。基於對樣本元件之量測，源極上之每一額外100 mV對於相同脈衝而言使得記憶體單元之臨限電壓減小750 mV。因此，500 mV之狀態間間隔需要兩相鄰狀態之間存在67 mV的源極電壓差。接著需要6×67＝400 mV的差值用於程式化狀態1與狀態7之源極電壓。換言之，待程式化至狀態1之單元將具有比待程式化至狀態7之單元高400 mV的程式化源極電壓。此處的挑戰在於在與同時程式化之單元之源極相關聯的傳導電流負載條件下適當發揮作用之穩定且精確的電壓源。重要的是應注意到用於驅動被程式化至較低狀態之單元之源極的電壓源與驅動被程式化至較高狀態之單元之源極的電壓源相比而言需要更小的電流。所以，多種電源無需設計有相同的強度。
假設存在極端狀況：同時程式化之所有區段中的每一單元程式化至狀態7，則用於程式化所有此等1472×8/2＝5888個單元之電壓源將必須經設計以支持5.9 mA的電流，假設對於待程式化至狀態7之單元而言每個單元之平均電流為1000 nA。若此為不實際的，則可將較高源極偏壓或較低字線偏壓施加至此等單元以將典型單元之電流限制為(例如)100 nA。此將需要較高源極偏壓用於每一狀態或需要較低選擇閘極電壓。程式化速率之降低可利用較高程式化控制閘極電壓進行補償，只要在控制閘極之程式化/驗證梯進末端並不頻繁達到最大可能程式化控制閘極電壓即可。
儘管已關於特定例示性實施例而描述了本發明之多種態樣，但應瞭解本發明有權在附加之申請專利範圍之全部範疇內受到保護。
100．．．非揮發性記憶體陣列
101．．．儲存單位
401．．．儲存單位
403．．．限流器
411、415．．．浮動閘極電晶體
413．．．選擇電晶體
421、461、661．．．開關
450．．．R/W(讀取/寫入)區塊
451．．．事件計數器
453．．．感測放大器
601．．．非揮發性儲存元件
603．．．限流裝置
611．．．控制閘極
621．．．浮動閘極、開關
653．．．感測放大器
703－1－703－N．．．限制器
710．．．行解碼器
720．．．位址信號產生器
730．．．列解碼器
740．．．解碼器樹
750．．．陣列
761．．．左浮動閘極通道
762．．．選擇通道
763．．．右浮動閘極通道
A、B、C、D．．．節點
BL1、BL2、BLN、BLα 1 、BLα 2 、BLα 3 、BLα 4 、BL1 711、BL2 712、431、433．．．位元線
CGL2771．．．左控制閘極
CGR2773．．．右控制閘極
D1－DM．．．位元線驅動器
FGL12781．．．左浮動閘極
FGR12783．．．右浮動閘極
SG1720、WL1－WLM．．．字線
T12772．．．選擇電晶體
X、Y、Z．．．端子
α0 、α2 、α3 、α4 、α6 、α7 、β0 、β3 、443、445、643、645．．．電晶體
圖1為使用本發明之記憶體陣列之一例示性實施例。
圖2a、2b、3a及3b展示圖1之實施例之記憶體陣列的較多細節。
圖4a及4b展示圖1之儲存單位及限流器之細節。
圖5為本發明之一實施例之運作的一流程圖。
圖6為基於儲存元件之目標狀態而利用程式化電流極限的一示意性圖示。
圖7為用以實施圖6所說明之態樣的記憶體陣列及其周邊電路之某些的示意性圖示。
601．．．非揮發性儲存元件
603．．．限流裝置
611．．．控制閘極
621．．．浮動閘極、開關
643、645．．．電晶體
653．．．感測放大器
661．．．開關
X、Y、Z．．．端子

Claims (10)

  1. 一種同時程式化複數個儲存元件的方法，該等儲存元件沿著一共同字線連接並自一初始狀態程式化至複數個資料狀態之一，該方法係用於包含一多態儲存元件陣列的一非揮發性記憶體，其中該多態儲存元件陣列連接至沿著位元線的複數行及沿著每一者連接至一對應的字線的一或多個列，該方法包含：對沿著該共同字線連接的該等複數個儲存元件的每一者提供一自該等複數個資料狀態中對應的目標狀態；及向該等複數個儲存元件施加偏壓，其中該偏壓包含：獨立限制在每一個別的位元線上的電流為不超過一值，該值選自與個別的儲存元件的該對應的目標狀態相關之複數個值，而該等個別的位元線與該等複數個儲存元件連接；以及接著在將該等個別的位元線限制在該等數值中不同之二或多者的同時對該共同字線施加一程式化波形。
  2. 如請求項1之方法，其中在每一個別的位元線上的該電流係對應的該等儲存元件之源極-汲極電流，及該共同字線將該程式化波形施加至該等複數個儲存元件之每一者的控制閘極。
  3. 如請求項2之方法，其中該程式化波形係一系列脈衝。
  4. 如請求項1之方法，其中該等儲存元件係電荷儲存裝置。
  5. 如請求項4之方法，其中該等儲存元件係浮動閘極電晶體。
  6. 一種非揮發性記憶體，其包含：一多態儲存元件陣列，其連接至沿著位元線的一或多個行及沿著每一者連接至一對應的字線的一或多個列；程式化電路，其可連接至該等位元線及該等字線，以施加一組電壓以執行一程式化操作，同時程式化複數個該等儲存元件，該等儲存元件係沿著一共同字線連接，並從一初始狀態程式化至來自複數個資料狀態之一的一對應的目標狀態，該組電壓包含施加至該共同字線的一程式化波形；及電流限制電路，其可連接至該等位元線，經由該等複數個儲存元件的每一者獨立限制電流，使不超過一值，該值選自與個別的儲存元件的該對應的目標狀態相關之複數個值且該等值係決定在施加該程式化波形至該共同字線且同時將該等個別的位元線限制在該等數值中不同之二或多者之前。
  7. 如請求項6之非揮發性記憶體，其中該組電壓包含對共同字線施加一程式化波形。
  8. 如請求項7之非揮發性記憶體，其中該程式化波形係一系列脈衝。
  9. 如請求項6之非揮發性記憶體，其中該等儲存元件係電荷儲存裝置。
  10. 如請求項9之非揮發性記憶體，其中該等儲存元件係浮動閘極電晶體。
TW095128314A 2005-08-02 2006-08-02 程式化非揮發性積體記憶體裝置中之單元之系統及方法 TWI427634B (zh)

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