JP3857458B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に関し、特に高信頼性のEPROM(Electrically Programmable Read Only Memory )、またはフラッシュ型EEPROM(Electrically Erasable and Programmable Read Only Memory )に使用されるものである。
【0002】
【従来の技術】
従来の不揮発性半導体記憶装置においては、各I/O(データの入出力部)に対応して、隣り合うソース線コンタクトとの間に、それぞれ1ブロックのメモリセルアレイが割り付けられており、アドレス信号により各ブロックに含まれる1個のメモリセル(1ビットの記憶データ)が選択される。
【0003】
図5を用いて、従来のNOR型不揮発性半導体記憶装置の回路構成について概要を説明する。図5に示す不揮発性半導体記憶装置は、フローティングゲートを備えるメモリセル1がマトリックス状に配置されたメモリセルアレイと、このメモリセルの制御ゲートを行(以下ロウと呼ぶ)方向に接続するWL0〜WL3等からなるワード線2と、記憶データの書き込みと読み出しを行うBL0〜BL3等からなる列(以下カラムと呼ぶ)方向のビット線3から構成される。なお、4はソース線、5はソース線コンタクトである。
【0004】
NOR型に接続されたメモリセルアレイへの記憶データの書き込みと読み出しは、ロウ選択回路18にロウアドレスを入力することにより、WL0〜WL3等からなるワード線2の1つが選択され、カラム選択回路19にカラムアドレスを入力することにより、選択トランジスタ16によりBL0〜BL3からなるビット線3の1つが選択され、ロウ及びカラムの交点上のメモリセルに記憶データの書き込みと読み出しが行われる。読み出されたデータはセンスアンプ21で増幅し出力される。
【0005】
図5において4行、4列のメモリセルアレイについて説明したが、一般にi行、j列(i、jは自然数)の場合についても同様にして書き込みと読み出しが行われる。このようなメモリセルアレイを1ブロックとして、ブロック選択回路20にブロック選択信号を入力することにより、図5に示すブロック0、ブロック1等の書き込み、読み出しの対象となる複数のブロックが選択される。
【0006】
WL0〜WL3等からなるワード線2は、複数のブロックにわたって一続きに配線され、通常各I/Oに対応して各ブロックが割り付けられる。ここで、I/O数とデータ処理の単位をなすビット幅、及びメモリセルのブロック数との関係について説明する。
【0007】
不揮発性半導体記憶装置へのデータの入出力は、データ処理の単位をなす一定のビット幅で行われるのでI/O数はビット幅に等しい。また各ブロックは各I/Oに対応して割り付けられるので、1回の書き込み、読み出しの対象となるブロック数もI/O数に等しい。
【0008】
例えば第1書き込み動作において、ロウ選択回路18で選択された1つのワード線に接続される1ページのメモリセルの内、ブロック0の第1のメモリセルに第1書き込みデータのBit0が書き込まれ、同時にブロック1の第1のメモリセルに第1書き込みデータのBit1が書き込まれる。同様にして全ビット幅の第1書き込みを終了する。
【0009】
次に第2書き込み動作において、ブロック0の第2メモリセルに第2書き込みデータのBit0が書き込まれ、同時にブロック1に属する第2のメモリセルに第2書き込みデータのBit1が書き込まれる。同様にして全ビット幅の第2書き込みを終了する。このように各書き込みサイクルにおいて、図5に示す各ブロックごとに、それぞれ1個のメモリセルが選択され、データが書き込まれる。
【0010】
メモリセルへのデータの書き込みは、フローティングゲートに電子を注入することにより行われるが、このとき書き込み電流はソース線コンタクト5を介して接地(又は一定のソース電圧Vsに接続)される。ソース線コンタクト5には、書き込み電流のほか読み出し電流やフラッシュ消去の電流も流れるので、次に図6を用いてこれらの電流値の大小関係について説明する。
【0011】
はじめに図6(a)を用いてメモリセルを構成するフローティングゲートMOSトランジスタへの書き込み動作を説明する。書き込みの場合フローティングゲートへの電子注入を伴う書き込みは“0”データに対して行われる。“1”データでは消去状態が維持され実際には書き込み動作は行われない。したがってソース線コンタクト5への書き込み電流は“0”データ書き込みの場合にだけ流れる。
【0012】
図6(a)に示すように、フローティングゲートMOSトランジスタからなるメモリセルは、シリコン基板22と、ドレイン領域23と、ソース領域24と、トンネル絶縁膜を介してシリコン基板上に形成されるフローティングゲート25と、絶縁膜を介してフローティングゲート25に電子注入に必要な電圧を与える制御電極26から構成される。
【0013】
制御電極26に制御電圧VG1を与え、ドレイン領域23にドレイン電圧VD1を与えれば、高電界が集中するドレイン側のチャネル空乏層の表面からフローティングゲートにホットエレクトロンが注入され、MOSトランジスタのしきい値が正にシフトする。したがって“0”書き込みの場合にはチャネル電流を含む大きな書き込み電流が流れる。ここでホットエレクトロンとは、高電界で加速され高エネルギー状態になった電子のことをいう。
【0014】
次に図6(b)を用いてメモリセルの読み出し動作を説明する。先にのべたように“0”書き込みのメモリセルには電子注入が行われ、“1”書き込みのメモリセルには電子注入が行われないので、書き込み状態の読み出しは、メモリセルを構成するMOSトランジスタの電子注入によるしきい値変化を検出することよりなされる。しきい値の検出はごく微小な電流を流すに必要な制御ゲート電圧VG2を求めることにより行われるので、読み出し電流によるソース線コンタクト5の劣化やコンタクト抵抗による電圧の変化は無視することができる。
【0015】
次に図6(c)を用いてメモリセルの消去動作を説明する。メモリセルの消去は、図6(c)に示すように、MOSトランジスタのドレインをオープン状態にし、ソースにVs、制御ゲートにVG3を印加してVs−VG3間に電界を与え、トンネル電流を利用してフローティングゲート25に注入されたホットエレクトロンをシリコン基板22に引き抜くことにより行われる。
【0016】
このときMOSトランジスタにはチャネル電流が流れないので、全てのメモリセルに書き込まれた記憶データを一括消去するフラッシュ消去の場合でも消去電流は小さく、消去電流によるソース線コンタクト5の劣化やコンタクト抵抗による電圧の変化は無視することができる。
【0017】
従来のN Kbyte(Nは自然数)不揮発性半導体記憶装置を構成する場合について、各I/Oに対応するメモリセルアレイへのブロックの割り付けと、ソース線コンタクトの配置と、データ書き込み時にソース線コンタクトに流れる電流との関係を図7を用いて具体的に説明する。
【0018】
本発明において“0”書き込みの際、ソース線コンタクト5に流れる書き込み電流が問題となるので、図7ではメモリセル1と、ビット線3と、ソース線4と、Vsで表示したソース線コンタクト5の配置を示し、ワ−ド線の記載は省略している。
【0019】
最悪ケースとして、書き込みデータが全ビット幅にわたって全て“0”である場合についてのべる。図7に示す構成では、 (I/O)0、(I/O)1、…、等に対応してブロック0、ブロック1、…、等が割り付けられ、各ブロックごとにソース線コンタクト5が配置される。
【0020】
先にのべたように、1回の書き込み動作においてワード線で選択されたメモリセルの内、各ブロックごとにそれぞれ1個づつ“0”データが書き込まれるのでソース線コンタクト5にはそれぞれメモリセル1個分の書き込み電流が流れる。
【0021】
次に図7に示すセルアレイのブロック構成を元にして、ブロックサイズの小さい複数のブロックからなる不揮発性半導体記憶装置を構成し、前記複数のブロックに記憶データを書き込む際、従来用いられてきた第1のブロック構成について説明する。
【0022】
図8に示す第1のブロック構成では、図7に示す各ブロックのブロックサイズをそれぞれ1/2にして、隣り合うソース線コンタクト5の間に2個のブロックを割り当て、全体でN/2 Kbyteの不揮発性半導体記憶装置を構成している。この場合も図7と同様(I/O)0、(I/O)1、…、等に対応してブロック0、ブロック1、…、等が割り付けられる。
【0023】
最悪ケースとして、書き込みデータが全ビット幅にわたってすべて“0”である場合を考えれば、図8においても (I/O)0、(I/O)1、…、に対応してブロック0、ブロック1、…、等がそれぞれ割り付けられ、かつ1回の書き込み動作において、ワード線で選択されたメモリセルの内、各ブロックごとにそれぞれ1個づつ“0”データが書き込まれるので、ソース線コンタクト5には、それぞれメモリセル2個分の書き込み電流が流れる。
【0024】
このため、図8に示す第1のブロック構成において、図7と同一仕様のソース線コンタクト5をそのまま使用すれば、電流値が過大となりソース線コンタクトの劣化やコンタクト抵抗による電圧変化を生じ、不揮発性半導体記憶装置の所望の特性を得ることができない。
【0025】
すなわち、図8のセル構成では、少なくとも隣り合うI/O(隣り合うブロック)に属するメモリセルに電子注入を伴う“0”データの書き込みが行われれば、ソース線コンタクト5に流れ込む電流が過大となり、不揮発性半導体記憶装置の所望の特性が得られないという問題があった。
【0026】
この問題を回避するために、ソース線コンタクト5を大きくすればソース線コンタクト部の電流密度が低下して所望の特性を得ることができるが、この場合にはメモリセルアレイの所要面積が増加し、不揮発性半導体記憶装置の集積密度が低下するという問題があった。
【0027】
次に図7に示すセルアレイのブロック構成を元にして、ブロックサイズの小さい複数のブロックからなる不揮発性半導体記憶装置を構成する際、従来用いられてきた第2のブロック構成について説明する。
【0028】
図9に示す第2のブロック構成では、図7に示す各ブロックのブロックサイズをそれぞれ1/2にして、かつブロックごとにソース線コンタクト5を設け、全体でN/2 Kbyteの不揮発性半導体記憶装置を構成している。
【0029】
このように、ソース線コンタクト5の間に割り当てるI/O(ブロック)を1つにすれば、ソース線コンタクト5に流れ込む電流は図7に示す場合と同一になるので、所望の特性の不揮発性半導体記憶装置を得ることができる。しかし、この場合には、ブロックサイズが小さくなるにもかかわらず、必要なソース線コンタクト5の数は図7のN Kbyte不揮発性半導体記憶装置と同数になるので、メモリセルアレイにおけるソース線コンタクト5の占める面積比率が増大し、メモリセルアレイの集積密度が低下するという問題があった。
【0030】
【発明が解決しようとする課題】
上記したように、各I/Oに対応する複数のブロックを有し、かつ各ブロックごとにソース線コンタクトを備える不揮発性半導体記憶装置のブロック構成を元にして、ブロックサイズの小さい複数のブロックからなる不揮発性半導体記憶装置を構成する場合において、前記第1のブロック構成を用いればソース線コンタクトに過大電流が流れ、前記第2のブロック構成を用いればメモリセルアレイの集積密度が低下するという問題があった。
【0031】
本発明は上記の課題を解決すべくなされたものであり、ソースコンタクトに過大な電流を流すことなく、またメモリセルアレイの集積密度を低下させることなく、各I/Oに対応する複数のブロックを有し、かつ各ブロックごとにソース線コンタクトを備える不揮発性半導体記憶装置のブロック構成から、ブロックサイズの小さい複数のブロックからなる不揮発性半導体記憶装置を提供することを目的としている。
【0032】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の態様は、複数の不揮発性メモリセルが行方向及び列方向にアレイ状に配列され、前記不揮発性メモリセルの列が2以上のI/Oに分割して割り当てられた2以上のブロックを含むメモリセル群と、前記複数の不揮発性メモリセルのソースにソース線を介して接続され、前記複数の不揮発性メモリセルに共通のソース電位を供給する前記2以上のブロックに対して1つ配置された複数のソース線コンタクトと、前記複数の不揮発性メモリセルのドレインに前記メモリセル群の列ごとに接続されたビット線と、前記ビット線を選択するカラム選択回路と、前記ビット線に書き込み電位を供給する書き込み回路と、前記複数のソース線コンタクトのうちの1つに対して2以上の前記I/Oに対応する前記不揮発性メモリセルが同時に2ビット以上書き込まれず、かつ前記複数のソース線コンタクトのうちの他のソース線コンタクトに対応する前記不揮発性メモリセルが同時に書き込まれるように、前記カラム選択回路、又は前記書き込み回路を選択制御する書き込み制御回路とを具備することを特徴とする。
本発明は、記憶容量の小さな複数のブロックからなる不揮発性半導体記憶装置を構成する場合に、隣り合うソース線コンタクト間に2以上のI/O、すなわち2以上のブロックを割り当て、かつメモリセルへの記憶データ書き込みの際、隣り合うI/Oに属するメモリセルに、電子注入を伴う“0”データの書き込みが行われないように、データ書き込み方法を制御する。
【0033】
すなわち、本発明の不揮発性半導体記憶装置は、隣り合うソース線コンタクトの間に2以上のI/O(2以上のブロック)を割り当て、この2以上のブロックに属するメモリセルに、電子注入を伴う2以上の“0”データが同時に書き込まれないように、分割書き込みを行うことを特徴とする。
【0034】
具体的には本発明の不揮発性半導体記憶装置は、複数の不揮発性メモリセルが行方向及び列方向にアレイ状に配列されたメモリセル群と、前記複数の不揮発性メモリセルのソースに接続され、前記メモリセル群に共通のソース電位を供給するソース線と、前記複数の不揮発性メモリセルのドレインに前記メモリセル群の列ごとに接続されたビット線と、前記ビット線を選択するカラム選択回路と、前記ビット線に書き込み電位を供給する書き込み回路と、前記メモリセル群を構成する不揮発性メモリセルの列が複数のI/Oに分割して割り当てられ、かつ、前記メモリセル群が同時に2ビット以上書き込まれないように、前記カラム選択回路、又は前記書き込み回路を選択制御する書き込み制御回路とを具備することを特徴とする。
【0035】
好ましくは前記カラム選択回路、又は前記書き込み回路による前記メモリセル群への書き込みの選択制御は、前記メモリセル群を構成する不揮発性メモリセルの列が2以上のI/Oに分割して割り当てられる際の分割数に応じて、分割書き込みを行うものであることを特徴とする。
【0036】
好ましくは、前記メモリセル群を構成する不揮発性メモリセルの列は、複数のI/Oに対応した複数のブロックに分割され、前記複数のブロックに対して、書き込み時間をずらして書き込みを行う書き込み制御回路を具備することを特徴とする。
【0038】
このように、隣り合うソース線コンタクトの間に2以上のブロックをそれぞれ割り付け、隣接するブロックに属するメモリセルに同時に“0”データが書き込まれないように書き込み動作を分割することにより、ソース線コンタクトに過大電流が流れてコンタクト部分の劣化や電圧変化を生じることなく、所望の特性の不揮発性半導体記憶装置を提供することができる。
【0039】
また、ブロックを構成するメモリセルのマトリックスサイズに応じて書き込みの単位を変更することにより、ソース線コンタクトに流れ込む電流の増加を抑制することができるので、不揮発性半導体記憶装置の特性を保ちつつレイアウトサイズの増加を抑えることが可能になる。
【0040】
【発明の実施の形態】
以下、本発明の実施の形態につき図面を参照して説明する。
【0041】
図1は本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成を示す図である。図1(a)は、複数のブロックからなる通常の不揮発性半導体記憶装置のブロック構成を示す図である。図1(b)は図1(a)を元にしてブロックサイズの小さい複数のブロックからなる第1の実施の形態の不揮発性半導体記憶装置を構成する手順を示す図である。
【0042】
図1(a)には、先に図7で説明したN Kbyteの不揮発性半導体記憶装置において、各4カラム(図に4セルと記載)の複数ブロックを通じて配置されたワード線2が選択され、ワード線2を制御ゲートとするフローティングゲートを備えた1ページのメモリセルに、記憶データが書まれる部分の構成が示されている。
【0043】
ここで各4個のメモリセル1は、(I/O)0、(I/O)1、…、等に対応する図7のブロック0、ブロック1、…、等に属するメモリセルの内、ワード線2で選択されたものであり、先に説明したように、書き込みデータのBit0が、4回の書き込みサイクルでブロック0に属する4個のメモリセル1に順に書き込まれ、Bit1が、4回の書き込みサイクルでブロック1に属する4個のメモリセル1に順に書き込まれる。なお、書き込み電流はソース線4を介してVsと表示したソース線コンタクト5に流入する。
【0044】
図1(b)では、先に第1のブロック構成として説明したように、図1(a)を元にして、ブロックサイズをそれぞれ1/2にすることにより、N/2 Kbyteのセルアレイを構成している。
【0045】
したがって、各2カラムのブロックにおいて、ワード線2により各2個のセルが選択される。しかし図1(b)に示すブロック構成では、ソース線コンタクト5は図1(a)と同様、4個のセルごとに設けられるので、例えばBit0、Bit1が共に“0”であって、(I/O)0、(I/O)1等からブロックサイズを1/2にしたブロック0、ブロック1等に“0”データが書き込まれれば、ソース線コンタクト5に2倍の書き込み電流が流れることになる。
【0046】
この問題を回避するために、本第1の実施の形態では、隣り合うブロックに同時に“0”データが書き込まれることがないように、不揮発性半導体記憶装置に図2(a)に示す書き込み制御回路を設ける。
【0047】
図2(c)に示すように、例えば書き込みデータのビット幅を8ビットとし、I/Oに0から7までの番号が付与されるものとする。また、最悪ケースとして、書き込みデータは全ビット幅にわたってすべて“0”とする。
【0048】
図2(a)に示す書き込み制御回路は、8ビットの書き込みデータをそれぞれ4ビットの第1書き込みと、4ビットの第2書き込みに2分割する分割書き込みを行う機能を備えている。図2(b)に示すタイムチャートを用いて第1の実施の形態の書き込み制御回路の動作を説明する。なお、以下の回路動作は、全て負論理の場合を例として説明する。
【0049】
図2(a)の書き込み制御回路は、書き込みデータ入力部6と、書き込みデータを転送するデータバス7と、8個のORゲート8と、リング発振器9と、書き込み時間制御回路10と、第1書き込み制御信号を出力する出力線11と、第2書き込み制御信号を出力する出力線12から構成される。
【0050】
リング発振器9の出力は、シフトレジスタからなる書き込み時間制御回路10に入力され、図2(b)に示すように、全書き込み時間TWを時間幅TW/2の前半の第1書き込み時間と、後半の第2書き込み時間とに分けて、それぞれ低レベルの第1、第2書き込み制御信号が、前記出力線11、12から出力される。
【0051】
データバス7から、8個のORゲートに同時に入力された8個の “0”データは、前記ORゲート8で第1、第2書き込み制御信号とのORをとり、(I/O)0から(I/O)7までI/O部への分割書き込み用入力データDin0〜Din7となって出力される。
【0052】
このようにして得られた第1、第2書き込み用入力データは、具体的には図2(c)に示すように、隣り合うI/Oに対して“0”データと“1”データとが交互に入力されるようになる。
【0053】
また第1書き込みで“0”データが書き込まれたI/Oには、第2書き込みで“1”データが書き込まれ、第1書き込みで“1”データが書き込まれたI/Oには、第2書き込みで“0”データが書き込まれる。
【0054】
このようにすれば、図1(b)において、隣り合うブロックに属するセルに同時に“0”データが書き込まれないので、ソース線コンタクト5に過大電流が流れることはない。
【0055】
なお、第1の実施の形態では、最悪ケースとして、書き込みデータが全ビット幅にわたって“0”の場合について説明したが、図2の回路を用いれば、任意の書き込みデータに対して、隣り合うブロックに属するセルに同時に“0”データが書き込まれないことは明らかである。
【0056】
次に図3、図4を用いて本発明の第2の実施の形態について説明する。図3は第2の実施の形態に係る不揮発性半導体記憶装置のセルアレイの構成を示す図である。
【0057】
図3に示す不揮発性半導体記憶装置は、図1(a)に示すN Kbyteのセルアレイ構成を元にして、ブロックサイズをそれぞれ1/4、すなわち1カラム、1ブロックにまでブロックサイズを縮小して、N/4 Kbyteのセルアレイを構成した例である。第2の実施の形態でも、4セルごとにソース線コンタクト5が設けられる。
【0058】
このとき、最悪ケースとして、書き込みデータは全ビット幅にわたって全て“0”の書き込みデータを通常の方法で入力すれば、ソース線コンタクト5には図1(a)の4倍の過大電流が流れる。
【0059】
この問題を回避するために、本第2の実施の形態では、図4に示す4分割の書き込み制御回路を用いる。図4(a)に書き込み制御回路、図4(b)にそのタイムチャート、図4(c)に第1〜第4の書き込みデータを示す。動作の基本は図2と同様であるから詳細な説明を省略する。このような4分割書き込み回路を用いれば、図4(c)に示すような書き込みデータが得られるので、図3に示す回路においてソース線コンタクト5に過大電流が流れることはない。
【0060】
なお本発明は上記の実施の形態に限定されるものではない。第1、第2の実施の形態で説明した複数ブロックへの分割書き込みでは、書き込みデータを時系列的に分割することにより分割書き込みを行ったが、必ずしも書き込みデータを分割する必要はない。図5に示すブロック選択回路により選択される被書き込みブロックの選択方法(ブロックを構成するカラム群の選択方法)を時系列的に制御することにより、同様に分割書き込みを行うことができる。
【0061】
また、第1、第2の実施の形態では、複数のセルブロックを備える基本となる不揮発性半導体記憶装置のセルアレイ構成から、ブロックサイズの小さい複数のセルブロックを備える不揮発性半導体記憶装置を派生させる場合について説明したが、一般に隣り合うソース線コンタクトの間に2以上のI/Oが割り当てられる場合に本発明の分割書き込みを用いれば、ソース線コンタクトの占有面積を縮小することができる。
【0062】
また本発明は、基本となる複数ブロックの不揮発性半導体記憶装置のセルアレイ構成から、ブロックサイズの大きいセルブロックを備える不揮発性半導体記憶装置を派生させる場合にも有効であることはいうまでもない。
【0063】
またブロックサイズの異なる複数のセルブロックを含む不揮発性半導体記憶装置において、本発明の分割書き込みを部分的に適用することができる。その他本発明の要旨を逸脱しない範囲で種々変形して実施することができる。
【0064】
【発明の効果】
以上詳述したように、本発明によれば容量の小さなメモリブロックを構成する際にも、メモリセル内に配置されるソース線コンタクトの数の増大を抑えることが可能になり、不揮発性半導体記憶装置のメモリセルアレイの面積増加を最小限に抑えることが可能となる。
【図面の簡単な説明】
【図1】第1の実施の形態の不揮発性半導体記憶装置のセルアレイ構成を示す図であって、
(a)は元になるN Kbyteセルアレイのブロック構成を示す図。
(b)はブロックサイズを1/2に縮小したN/2 Kbyteセルアレイの構成を示す図。
【図2】第1の実施の形態の書き込み制御回路の構成と動作を示す図であって、
(a)は書き込み制御回路の構成を示す図。
(b)は2分割書き込みのタイムチャートを示す図。
(c)は書き込みデータを示す図。
【図3】第2の実施の形態の不揮発性半導体記憶装置のセルアレイ構成を示す図。
【図4】第2の実施の形態の書き込み制御回路の構成と動作を示す図であって、
(a)は書き込み制御回路の構成を示す図。
(b)は4分割書き込みのタイムチャートを示す図。
(c)は書き込みデータを示す図。
【図5】従来の不揮発性半導体記憶装置の構成図。
【図6】フローティングゲート・メモリセルの書き込み、読み出し、消去の説明図。
【図7】N Kbyteセルアレイのブロック構成図。
【図8】N/2Kbyteセルアレイのブロック構成図。
【図9】N/2Kbyteセルアレイの他のブロック構成図。
【符号の説明】
1…メモリセル
2…ワード線
3…ビット線
4…ソース線
5…ソース線コンタクト
6…書き込みデータ入力部
7…データバス
8…ORゲート
9…リング発振機
10…書き込み時間制御回路
11…第1書き込み
12…第2書き込み
13…第3書き込み
14…第4書き込み
Claims (4)
- 複数の不揮発性メモリセルが行方向及び列方向にアレイ状に配列され、前記不揮発性メモリセルの列が2以上のI/Oに分割して割り当てられた2以上のブロックを含むメモリセル群と、
前記複数の不揮発性メモリセルのソースにソース線を介して接続され、前記複数の不揮発性メモリセルに共通のソース電位を供給する前記2以上のブロックに対して1つ配置された複数のソース線コンタクトと、
前記複数の不揮発性メモリセルのドレインに前記メモリセル群の列ごとに接続されたビット線と、
前記ビット線を選択するカラム選択回路と、
前記ビット線に書き込み電位を供給する書き込み回路と、
前記複数のソース線コンタクトのうちの1つに対して2以上の前記I/Oに対応する前記不揮発性メモリセルが同時に2ビット以上書き込まれず、かつ前記複数のソース線コンタクトのうちの他のソース線コンタクトに対応する前記不揮発性メモリセルが同時に書き込まれるように、前記カラム選択回路、又は前記書き込み回路を選択制御する書き込み制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記カラム選択回路、又は前記書き込み回路による前記メモリセル群への書き込みの選択制御は、前記メモリセル群を構成する不揮発性メモリセルの列が2以上のI/Oに分割して割り当てられる際の分割数に応じて、分割書き込みを行うものであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセル群を構成する不揮発性メモリセルの列は、2以上のI/Oに対応した2以上のブロックに分割され、前記書き込み制御回路は、全書き込み時間を前記2以上のブロックに対して2以上の書き込み時間に分けることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記書き込み制御回路は、1つの前記ソース線コンタクトに対して2ビット以上同時に書き込まれないよう、前記2以上の書き込み時間、及び前記2以上のI/Oに対応して書き込みデータを分割することを特徴とする請求項1記載の不揮発性半導体記憶装置。
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