JP2000268583A

JP2000268583A - 不揮発性半導体記憶装置

Info

Publication number: JP2000268583A
Application number: JP11068072A
Authority: JP
Inventors: Hisamichi Kasai; 央倫葛西; Hiroshi Sasaki; 洋志佐々木
Original assignee: Toshiba Corp; Iwate Toshiba Electronics Co Ltd
Current assignee: Toshiba Corp; Japan Semiconductor Corp
Priority date: 1999-03-15
Filing date: 1999-03-15
Publication date: 2000-09-29
Anticipated expiration: 2019-03-15
Also published as: JP3857458B2

Abstract

(57)【要約】【課題】ブロックサイズを小さくした複数のセルブロッ
クを含む不揮発性半導体記憶装置のメモリセルアレイの
レイアウトサイズの増加を抑制する。【解決手段】本発明はＥＰＲＯＭやフラッシュ型ＥＥＰ
ＲＯＭ等のＮＯＲ型の不揮発性半導体記憶装置におい
て、メモリ容量の小さな複数のセルブロックのメモリセ
ルアレイを構成する際、アレイ内に配置されるメモリセ
ルのソース線コンタクトの数の増加やコンタクトサイズ
の増加を抑制することを目的とし、隣り合うソース線コ
ンタクト間のメモリセルが同時に２ビット以上書き込ま
れることがないように選択制御する分割書き込み回路を
備えることを特徴とする。分割書き込みすることによ
り、ソース線コンタクトに流れ込む書き込み電流が抑制
され、コンタクト部の劣化や電圧増加を生じないので、
不揮発性半導体記憶装置の所望の特性を保ちつつレイア
ウトサイズの増加をおさえることが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に高信頼性のＥＰＲＯＭ（Electrically
Programmable Read Only Memory )、またはフラッシュ
型ＥＥＰＲＯＭ（Electrically Erasable and Programm
able Read Only Memory )に使用されるものである。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置において
は、各Ｉ／Ｏ（データの入出力部）に対応して、隣り合
うソース線コンタクトとの間に、それぞれ１ブロックの
メモリセルアレイが割り付けられており、アドレス信号
により各ブロックに含まれる１個のメモリセル（１ビッ
トの記憶データ）が選択される。

【０００３】図５を用いて、従来のＮＯＲ型不揮発性半
導体記憶装置の回路構成について概要を説明する。図５
に示す不揮発性半導体記憶装置は、フローティングゲー
トを備えるメモリセル１がマトリックス状に配置された
メモリセルアレイと、このメモリセルの制御ゲートを行
（以下ロウと呼ぶ）方向に接続するＷＬ0〜ＷＬ3等から
なるワード線２と、記憶データの書き込みと読み出しを
行うＢＬ0〜ＢＬ3等からなる列（以下カラムと呼ぶ）方
向のビット線３から構成される。なお、４はソース線、
５はソース線コンタクトである。

【０００４】ＮＯＲ型に接続されたメモリセルアレイへ
の記憶データの書き込みと読み出しは、ロウ選択回路１
８にロウアドレスを入力することにより、ＷＬ0〜ＷＬ3
等からなるワード線２の１つが選択され、カラム選択回
路１９にカラムアドレスを入力することにより、選択ト
ランジスタ１６によりＢＬ0〜ＢＬ3からなるビット線３
の１つが選択され、ロウ及びカラムの交点上のメモリセ
ルに記憶データの書き込みと読み出しが行われる。読み
出されたデータはセンスアンプ２１で増幅し出力され
る。

【０００５】図５において４行、４列のメモリセルアレ
イについて説明したが、一般にｉ行、ｊ列（ｉ、ｊは自
然数）の場合についても同様にして書き込みと読み出し
が行われる。このようなメモリセルアレイを１ブロック
として、ブロック選択回路２０にブロック選択信号を入
力することにより、図５に示すブロック０、ブロック１
等の書き込み、読み出しの対象となる複数のブロックが
選択される。

【０００６】ＷＬ0〜ＷＬ3等からなるワード線２は、複
数のブロックにわたって一続きに配線され、通常各Ｉ／
Ｏに対応して各ブロックが割り付けられる。ここで、Ｉ
／Ｏ数とデータ処理の単位をなすビット幅、及びメモリ
セルのブロック数との関係について説明する。

【０００７】不揮発性半導体記憶装置へのデータの入出
力は、データ処理の単位をなす一定のビット幅で行われ
るのでＩ／Ｏ数はビット幅に等しい。また各ブロックは
各Ｉ／Ｏに対応して割り付けられるので、１回の書き込
み、読み出しの対象となるブロック数もＩ／Ｏ数に等し
い。

【０００８】例えば第１書き込み動作において、ロウ選
択回路１８で選択された１つのワード線に接続される１
ページのメモリセルの内、ブロック０の第１のメモリセ
ルに第１書き込みデータのＢｉｔ０が書き込まれ、同時
にブロック１の第１のメモリセルに第１書き込みデータ
のＢｉｔ１が書き込まれる。同様にして全ビット幅の第
１書き込みを終了する。

【０００９】次に第２書き込み動作において、ブロック
０の第２メモリセルに第２書き込みデータのＢｉｔ０が
書き込まれ、同時にブロック１に属する第２のメモリセ
ルに第２書き込みデータのＢｉｔ１が書き込まれる。同
様にして全ビット幅の第２書き込みを終了する。このよ
うに各書き込みサイクルにおいて、図５に示す各ブロッ
クごとに、それぞれ１個のメモリセルが選択され、デー
タが書き込まれる。

【００１０】メモリセルへのデータの書き込みは、フロ
ーティングゲートに電子を注入することにより行われる
が、このとき書き込み電流はソース線コンタクト５を介
して接地（又は一定のソース電圧Ｖｓに接続）される。
ソース線コンタクト５には、書き込み電流のほか読み出
し電流やフラッシュ消去の電流も流れるので、次に図６
を用いてこれらの電流値の大小関係について説明する。

【００１１】はじめに図６(a)を用いてメモリセルを構
成するフローティングゲートＭＯＳトランジスタへの書
き込み動作を説明する。書き込みの場合フローティング
ゲートへの電子注入を伴う書き込みは“０”データに対
して行われる。“１”データでは消去状態が維持され実
際には書き込み動作は行われない。したがってソース線
コンタクト５への書き込み電流は“０”データ書き込み
の場合にだけ流れる。

【００１２】図６(ａ)に示すように、フローティングゲ
ートＭＯＳトランジスタからなるメモリセルは、シリコ
ン基板２２と、ドレイン領域２３と、ソース領域２４
と、トンネル絶縁膜を介してシリコン基板上に形成され
るフローティングゲート２５と、絶縁膜を介してフロー
ティングゲート２５に電子注入に必要な電圧を与える制
御電極２６から構成される。

【００１３】制御電極２６に制御電圧ＶＧ1を与え、ド
レイン領域２３にドレイン電圧ＶＤ1を与えれば、高電
界が集中するドレイン側のチャネル空乏層の表面からフ
ローティングゲートにホットエレクトロンが注入され、
ＭＯＳトランジスタのしきい値が正にシフトする。した
がって“０”書き込みの場合にはチャネル電流を含む大
きな書き込み電流が流れる。ここでホットエレクトロン
とは、高電界で加速され高エネルギー状態になった電子
のことをいう。

【００１４】次に図６(b)を用いてメモリセルの読み出
し動作を説明する。先にのべたように“０”書き込みの
メモリセルには電子注入が行われ、“１”書き込みのメ
モリセルには電子注入が行われないので、書き込み状態
の読み出しは、メモリセルを構成するＭＯＳトランジス
タの電子注入によるしきい値変化を検出することよりな
される。しきい値の検出はごく微小な電流を流すに必要
な制御ゲート電圧ＶＧ2を求めることにより行われるの
で、読み出し電流によるソース線コンタクト５の劣化や
コンタクト抵抗による電圧の変化は無視することができ
る。

【００１５】次に図６(c)を用いてメモリセルの消去動
作を説明する。メモリセルの消去は、図６(c)に示すよ
うに、ＭＯＳトランジスタのドレインをオープン状態に
し、ソースにＶｓ、制御ゲートにＶＧ3を印加してＶs−
ＶＧ3間に電界を与え、トンネル電流を利用してフロー
ティングゲート２５に注入されたホットエレクトロンを
シリコン基板２２に引き抜くことにより行われる。

【００１６】このときＭＯＳトランジスタにはチャネル
電流が流れないので、全てのメモリセルに書き込まれた
記憶データを一括消去するフラッシュ消去の場合でも消
去電流は小さく、消去電流によるソース線コンタクト５
の劣化やコンタクト抵抗による電圧の変化は無視するこ
とができる。

【００１７】従来のＮ Kbyte（Ｎは自然数）不揮発性半
導体記憶装置を構成する場合について、各Ｉ／Ｏに対応
するメモリセルアレイへのブロックの割り付けと、ソー
ス線コンタクトの配置と、データ書き込み時にソース線
コンタクトに流れる電流との関係を図７を用いて具体的
に説明する。

【００１８】本発明において“０”書き込みの際、ソー
ス線コンタクト５に流れる書き込み電流が問題となるの
で、図７ではメモリセル１と、ビット線３と、ソース線
４と、Ｖｓで表示したソース線コンタクト５の配置を示
し、ワ−ド線の記載は省略している。

【００１９】最悪ケースとして、書き込みデータが全ビ
ット幅にわたって全て“０”である場合についてのべ
る。図７に示す構成では、 (Ｉ／Ｏ)0、(Ｉ／Ｏ)1、
…、等に対応してブロック０、ブロック１、…、等が割
り付けられ、各ブロックごとにソース線コンタクト５が
配置される。

【００２０】先にのべたように、１回の書き込み動作に
おいてワード線で選択されたメモリセルの内、各ブロッ
クごとにそれぞれ１個づつ“０”データが書き込まれる
のでソース線コンタクト５にはそれぞれメモリセル１個
分の書き込み電流が流れる。

【００２１】次に図７に示すセルアレイのブロック構成
を元にして、ブロックサイズの小さい複数のブロックか
らなる不揮発性半導体記憶装置を構成し、前記複数のブ
ロックに記憶データを書き込む際、従来用いられてきた
第１のブロック構成について説明する。

【００２２】図８に示す第１のブロック構成では、図７
に示す各ブロックのブロックサイズをそれぞれ１／２に
して、隣り合うソース線コンタクト５の間に２個のブロ
ックを割り当て、全体でＮ／２ Kbyteの不揮発性半導体
記憶装置を構成している。この場合も図７と同様(Ｉ／
Ｏ)0、(Ｉ／Ｏ)1、…、等に対応してブロック０、ブロ
ック１、…、等が割り付けられる。

【００２３】最悪ケースとして、書き込みデータが全ビ
ット幅にわたってすべて“０”である場合を考えれば、
図８ににおいても (Ｉ／Ｏ)0、(Ｉ／Ｏ)1、…、に対応
してブロック０、ブロック１、…、等がそれぞれ割り付
けられ、かつ１回の書き込み動作において、ワード線で
選択されたメモリセルの内、各ブロックごとにそれぞれ
１個づつ“０”データが書き込まれるので、ソース線コ
ンタクト５には、それぞれメモリセル２個分の書き込み
電流が流れる。

【００２４】このため、図８に示す第１のブロック構成
において、図７と同一仕様のソース線コンタクト５をそ
のまま使用すれば、電流値が過大となりソース線コンタ
クトの劣化やコンタクト抵抗による電圧変化を生じ、不
揮発性半導体記憶装置の所望の特性を得ることができな
い。

【００２５】すなわち、図８のセル構成では、少なくと
も隣り合うＩ／Ｏ（隣り合うブロック）に属するメモリ
セルに電子注入を伴う“０”データの書き込みが行われ
れば、ソース線コンタクト５に流れ込む電流が過大とな
り、不揮発性半導体記憶装置の所望の特性が得られない
という問題があった。

【００２６】この問題を回避するために、ソース線コン
タクト５を大きくすればソース線コンタクト部の電流密
度が低下して所望の特性を得ることができるが、この場
合にはメモリセルアレイの所要面積が増加し、不揮発性
半導体記憶装置の集積密度が低下するという問題があっ
た。

【００２７】次に図７に示すセルアレイのブロック構成
を元にして、ブロックサイズの小さい複数のブロックか
らなる不揮発性半導体記憶装置を構成する際、従来用い
られてきた第２のブロック構成について説明する。

【００２８】図９に示す第２のブロック構成では、図７
に示す各ブロックのブロックサイズをそれぞれ１／２に
して、かつブロックごとにソース線コンタクト５を設
け、全体でＮ／２ Kbyteの不揮発性半導体記憶装置を構
成している。

【００２９】このように、ソース線コンタクト５の間に
割り当てるＩ／Ｏ（ブロック）を１つにすれば、ソース
線コンタクトに５流れ込む電流は図７に示す場合と同一
になるので、所望の特性の不揮発性半導体記憶装置を得
ることができる。しかし、この場合には、ブロックサイ
ズが小さくなるにもかかわらず、必要なソース線コンタ
クト５の数は図７のＮ Kbyte不揮発性半導体記憶装置と
同数になるので、メモリセルアレイにおけるソース線コ
ンタクト５の占める面積比率が増大し、メモリセルアレ
イの集積密度が低下するという問題があった。

【００３０】

【発明が解決しようとする課題】上記したように、各Ｉ
／Ｏに対応する複数のブロックを有し、かつ各ブロック
ごとにソース線コンタクトを備える不揮発性半導体記憶
装置のブロック構成を元にして、ブロックサイズの小さ
い複数のブロックからなる不揮発性半導体記憶装置を構
成する場合において、前記第１のブロック構成を用いれ
ばソース線コンタクトに過大電流が流れ、前記第２のブ
ロック構成を用いればメモリセルアレイの集積密度が低
下するという問題があった。

【００３１】本発明は上記の課題を解決すべくなされた
ものであり、ソースコンタクトに過大な電流を流すこと
なく、またメモリセルアレイの集積密度を低下させるこ
となく、各Ｉ／Ｏに対応する複数のブロックを有し、か
つ各ブロックごとにソース線コンタクトを備える不揮発
性半導体記憶装置のブロック構成から、ブロックサイズ
の小さい複数のブロックからなる不揮発性半導体記憶装
置を提供することを目的としている。

【００３２】

【課題を解決するための手段】本発明は、記憶容量の小
さな複数のブロックからなる不揮発性半導体記憶装置を
構成する場合に、隣り合うソース線コンタクト間に２以
上のＩ／Ｏ、すなわち２以上のブロックを割り当て、か
つメモリセルへの記憶データ書き込みの際、隣り合うＩ
／Ｏに属するメモリセルに、電子注入を伴う“０”デー
タの書き込みが行われないように、データ書き込み方法
を制御するすることにより、所望の特性の不揮発性半導
体記憶装置を提供することに特徴がある。

【００３３】すなわち、本発明の不揮発性半導体記憶装
置は、隣り合うソース線コンタクトの間に２以上のＩ／
Ｏ（２以上のブロック）を割り当て、この２以上のブロ
ックに属するメモリセルに、電子注入を伴う２以上の
“０”データが同時に書き込まれないように、分割書き
込みを行うことを特徴とする。

【００３４】具体的には本発明の不揮発性半導体記憶装
置は、複数の不揮発性メモリセルが行方向及び列方向に
アレイ状に配列されたメモリセル群と、前記複数の不揮
発性メモリセルのソースに接続され、前記メモリセル群
に共通のソース電位を供給するソース線と、前記複数の
不揮発性メモリセルのドレインに前記メモリセル群の列
ごとに接続されたビット線と、前記ビット線を選択する
カラム選択回路と、前記ビット線に書き込み電位を供給
する書き込み回路と、前記メモリセル群を構成する不揮
発性メモリセルの列が複数のＩ／Ｏに分割して割り当て
られ、かつ、前記メモリセル群が同時に２ビット以上書
き込まれないように、前記カラム選択回路、又は前記書
き込み回路を選択制御する書き込み制御回路とを具備す
ることを特徴とする。

【００３５】好ましくは前記カラム選択回路、又は前記
書き込み回路による前記メモリセル群への書き込みの選
択制御は、前記メモリセル群を構成する不揮発性メモリ
セルの列が２以上のＩ／Ｏに分割して割り当てられる際
の分割数に応じて、分割書き込みを行うものであること
を特徴とする。

【００３６】好ましくは、前記メモリセル群を構成する
不揮発性メモリセルの列は、複数のＩ／Ｏに対応した複
数のブロックに分割され、前記複数のブロックに対し
て、書き込み時間をずらして書き込みを行う書き込み制
御回路を具備することを特徴とする。

【００３７】また好ましくは、前記不揮発性半導体装
置は、大きさの異なる複数のメモリセル群を含むもので
あり、前記メモリセル群への選択制御は、前記メモリセ
ル群の大きさに応じて行うものであることを特徴とす
る。

【００３８】このように、隣り合うソース線コンタクト
の間に２以上のブロックをそれぞれ割り付け、隣接する
ブロックに属するメモリセルに同時に“０”データが書
き込まれないように書き込み動作を分割することによ
り、ソース線コンタクトに過大電流が流れてコンタクト
部分の劣化や電圧変化を生じることなく、所望の特性の
不揮発性半導体記憶装置を提供することができる。

【００３９】また、ブロックを構成するメモリセルのマ
トリックスサイズに応じて書き込みの単位を変更するこ
とにより、ソース線コンタクトに流れ込む電流の増加を
抑制することができるので、不揮発性半導体記憶装置の
特性を保ちつつレイアウトサイズの増加を抑えることが
可能になる。

【００４０】

【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。

【００４１】図１は本発明の第1の実施の形態に係る不
揮発性半導体記憶装置の構成を示す図である。図１(a)
は、複数のブロックからなる通常の不揮発性半導体記憶
装置のブロック構成を示す図である。図１(b)は図１(a)
を元にしてブロックサイズの小さい複数のブロックから
なる第１の実施の形態の不揮発性半導体記憶装置を構成
する手順を示す図である。

【００４２】図１(a)には、先に図７で説明したＮ Kbyt
eの不揮発性半導体記憶装置において、各４カラム（図
に４セルと記載）の複数ブロックを通じて配置されたワ
ード線２が選択され、ワード線２を制御ゲートとするフ
ローティングゲートを備えた１ページのメモリセルに、
記憶データが書まれる部分の構成が示されている。

【００４３】ここで各４個のメモリセル１は、(Ｉ／Ｏ)
0、(Ｉ／Ｏ)1、…、等に対応する図７のブロック０、ブ
ロック１、…、等に属するメモリセルの内、ワード線２
で選択されたものであり、先に説明したように、書き込
みデータのＢｉｔ０が、４回の書き込みサイクルでブロ
ック０に属する４個のメモリセル１に順に書き込まれ、
Ｂｉｔ１が、４回の書き込みサイクルでブロック１に属
する４個のメモリセル１に順に書き込まれる。なお、書
き込み電流はソース線４を介してＶｓと表示したソース
線コンタクト５に流入する。

【００４４】図１(b)では、先に第１のブロック構成と
して説明したように、図１(a)を元にして、ブロックサ
イズをそれぞれ１／２にすることにより、Ｎ／２ Kbyte
のセルアレイを構成している。

【００４５】したがって、各２カラムのブロックにおい
て、ワード線２により各２個のセルが選択される。しか
し図１(b)に示すブロック構成では、ソース線コンタク
ト５は図１(a)と同様、４個のセルごとに設けられるの
で、例えばＢｉｔ０、Ｂｉｔ１が共に“０”であって、
(Ｉ／Ｏ)0、(Ｉ／Ｏ)1等からブロックサイズを１／２に
したブロック０、ブロック１等に“０”データが書き込
まれれば、ソース線コンタクト５に２倍の書き込み電流
が流れることになる。

【００４６】この問題を回避するために、本第１の実施
の形態では、隣り合うブロックに同時に“０”データが
書き込まれることがないように、不揮発性半導体記憶装
置に図２(a)に示す書き込み制御回路を設ける。

【００４７】図２(c)に示すように、例えば書き込みデ
ータのビット幅を８ビットとし、Ｉ／Ｏに０から７まで
の番号が付与されるものとする。また、最悪ケースとし
て、書き込みデータは全ビット幅にわたってすべて
“０”とする。

【００４８】図２(a)に示す書き込み制御回路は、８ビ
ットの書き込みデータをそれぞれ４ビットの第１書き込
みと、４ビットの第２書き込みに２分割する分割書き込
みを行う機能を備えている。図２(ｂ)に示すタイムチャ
ートを用いて第１の実施の形態の書き込み制御回路の動
作を説明する。なお、以下の回路動作は、全て負論理の
場合を例として説明する。

【００４９】図２(a)の書き込み制御回路は、書き込み
データ入力部６と、書き込みデータを転送するデータバ
ス７と、８個のＯＲゲート８と、リング発振器９と、書
き込み時間制御回路１０と、第１書き込み制御信号を出
力する出力線１１と、第２書き込み制御信号を出力する
出力線１２から構成される。

【００５０】リング発振器９の出力は、シフトレジスタ
からなる書き込み時間制御回路１０に入力され、図２
(b)に示すように、全書き込み時間ＴWを時間幅ＴW／２
の前半の第１書き込み時間と、後半の第２書き込み時間
とに分けて、それぞれ低レベルの第１、第２書き込み制
御信号が、前記出力線１１、１２から出力される。

【００５１】データバス７から、８個のＯＲゲートに同
時に入力された８個の “０”データは、前記ＯＲゲー
ト８で第１、第２書き込み制御信号とのＯＲをとり、
(Ｉ／Ｏ)0から(Ｉ／Ｏ)7までＩ／Ｏ部への分割書き込み
用入力データＤin0〜Ｄin7となって出力される。

【００５２】このようにして得られた第１、第２書き込
み用入力データは、具体的には図２(c)に示すように、
隣り合うＩ／Ｏに対して“０”データと“１”データと
が交互に入力されるようになる。

【００５３】また第１書き込みで“０”データが書き込
まれたＩ／Ｏには、第２書き込みで“１”データが書き
込まれ、第１書き込みで“１”データが書き込まれたＩ
／Ｏには、第２書き込みで“０”データが書き込まれ
る。

【００５４】このようにすれば、図１(b)において、隣
り合うブロックに属するセルに同時に“０”データが書
き込まれないので、ソース線コンタクト５に過大電流が
流れることはない。

【００５５】なお、第1の実施の形態では、最悪ケース
として、書き込みデータが全ビット幅にわたって“０”
の場合について説明したが、図２の回路を用いれば、任
意の書き込みデータに対して、隣り合うブロックに属す
るセルに同時に“０”データが書き込まれないことは明
らかである。

【００５６】次に図３、図４を用いて本発明の第２の実
施の形態について説明する。図３は第２の実施の形態に
係る不揮発性半導体記憶装置のセルアレイの構成を示す
図である。

【００５７】図３に示す不揮発性半導体記憶装置は、図
１(a)に示すＮ Kbyteのセルアレイ構成を元にして、ブ
ロックサイズをそれぞれ１／４、すなわち１カラム、１
ブロックにまでブロックサイズを縮小して、Ｎ／４ Kby
teのセルアレイを構成した例である。第２の実施の形態
でも、４セルごとにソース線コンタクト５が設けられ
る。

【００５８】このとき、最悪ケースとして、書き込みデ
ータは全ビット幅にわたって全て“０”の書き込みデー
タを通常の方法で入力すれば、ソース線コンタクト５に
は図１(a)の４倍の過大電流が流れる。

【００５９】この問題を回避するために、本第２の実施
の形態では、図４に示す４分割の書き込み制御回路を用
いる。図４(a)に書き込み制御回路、図４(b)にそのタイ
ムチャート、図４(c)に第１〜第４の書き込みデータを
示す。動作の基本は図２と同様であるから詳細な説明を
省略する。このような４分割書き込み回路を用いれば、
図４(c)に示すような書き込みデータが得られるので、
図３に示す回路においてソース線コンタクト５に過大電
流が流れることはない。

【００６０】なお本発明は上記の実施の形態に限定され
るものではない。第１、第２の実施の形態で説明した複
数ブロックへの分割書き込みでは、書き込みデータを時
系列的に分割することにより分割書き込みを行ったが、
必ずしも書き込みデータを分割する必要はない。図５に
示すブロック選択回路により選択される被書き込みブロ
ックの選択方法（ブロックを構成するカラム群の選択方
法）を時系列的に制御することにより、同様に分割書き
込みを行うことができる。

【００６１】また、第１、第２の実施の形態では、複数
のセルブロックを備える基本となる不揮発性半導体記憶
装置のセルアレイ構成から、ブロックサイズの小さい複
数のセルブロックを備える不揮発性半導体記憶装置を派
生させる場合について説明したが、一般に隣り合うソー
ス線コンタクトの間に2以上のＩ／Ｏが割り当てられる
場合に本発明の分割書き込みを用いれば、ソース線コン
タクトの占有面積を縮小することができる。

【００６２】また本発明は、基本となる複数ブロックの
不揮発性半導体記憶装置のセルアレイ構成から、ブロッ
クサイズの大きいセルブロックを備える不揮発性半導体
記憶装置を派生させる場合にも有効であることはいうま
でもない。

【００６３】またブロックサイズの異なる複数のセルブ
ロックを含む不揮発性半導体記憶装置において、本発明
の分割書き込みを部分的に適用することができる。その
他本発明の要旨を逸脱しない範囲で種々変形して実施す
ることができる。

【００６４】

【発明の効果】以上詳述したように、本発明によれば容
量の小さなメモリブロックを構成する際にも、メモリセ
ル内に配置されるソース線コンタクトの数の増大を抑え
ることが可能になり、不揮発性半導体記憶装置のメモリ
セルアレイの面積増加を最小限に抑えることが可能とな
る。

【図面の簡単な説明】

【図１】第１の実施の形態の不揮発性半導体記憶装置の
セルアレイ構成を示す図であって、（ａ）は元になるＮ
Kbyteセルアレイのブロック構成を示す図。（ｂ）はブ
ロックサイズを１／２に縮小したＮ／２ Kbyteセルアレ
イの構成を示す図。

【図２】第１の実施の形態の書き込み制御回路の構成と
動作を示す図であって、（ａ）は書き込み制御回路の構
成を示す図。（ｂ）は２分割書き込みのタイムチャート
を示す図。（ｃ）は書き込みデータを示す図。

【図３】第２の実施の形態の不揮発性半導体記憶装置の
セルアレイ構成を示す図。

【図４】第２の実施の形態の書き込み制御回路の構成と
動作を示す図であって、（ａ）は書き込み制御回路の構
成を示す図。（ｂ）は４分割書き込みのタイムチャート
を示す図。（ｃ）は書き込みデータを示す図。

【図５】従来の不揮発性半導体記憶装置の構成図。

【図６】フローティングゲート・メモリセルの書き込
み、読み出し、消去の説明図。

【図７】Ｎ Kbyteセルアレイのブロック構成図。

【図８】Ｎ／２Kbyteセルアレイのブロック構成図。

【図９】Ｎ／２Kbyteセルアレイの他のブロック構成
図。

【符号の説明】

１…メモリセル２…ワード線３…ビット線４…ソース線５…ソース線コンタクト６…書き込みデータ入力部７…データバス８…ＯＲゲート９…リング発振機１０…書き込み時間制御回路１１…第１書き込み１２…第２書き込み１３…第３書き込み１４…第４書き込み

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 (72)発明者佐々木洋志岩手県北上市北工業団地６番６号岩手東芝エレクトロニクス株式会社内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD15 AE00 AE08 5F001 AD52 AE02 5F083 EP00 ER22 LA10

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリセルが行方向及び
列方向にアレイ状に配列されたメモリセル群と、前記複数の不揮発性メモリセルのソースに接続され、前
記メモリセル群に共通のソース電位を供給するソース線
と、前記複数の不揮発性メモリセルのドレインに前記メモリ
セル群の列ごとに接続されたビット線と、前記ビット線を選択するカラム選択回路と、前記ビット線に書き込み電位を供給する書き込み回路
と、前記メモリセル群を構成する不揮発性メモリセルの列が
複数のＩ／Ｏに分割して割り当てられ、かつ、前記メモ
リセル群が同時に２ビット以上書き込まれないように、
前記カラム選択回路、又は前記書き込み回路を選択制御
する書き込み制御回路と、を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】前記カラム選択回路、又は前記書き込み
回路による前記メモリセル群への書き込みの選択制御
は、前記メモリセル群を構成する不揮発性メモリセルの
列が２以上のＩ／Ｏに分割して割り当てられる際の分割
数に応じて、分割書き込みを行うものであることを特徴
とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】前記メモリセル群を構成する不揮発性メ
モリセルの列は、複数のＩ／Ｏに対応した複数のブロッ
クに分割され、前記複数のブロックに対して書き込み時
間をずらして書き込みを行う書き込み制御回路を具備す
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。
【請求項４】前記不揮発性半導体装置は、大きさの異
なる複数のメモリセル群を含むものであり、前記メモリ
セル群への選択制御は、前記メモリセル群の大きさに応
じて行うものであることを特徴とする請求項１記載の不
揮発性半導体記憶装置。