KR910004321B1 - 불휘발성 반도체기억장치 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명에 따른 1실시예의 메모리셀 구성을 도시해 놓은 패턴평면도,
제 2 도는 제 1 도에 도시된 메모리셀의 단면도,
제 3 도는 제 1 도에 도시된 메모리셀의 등가회로도,
제 4 도는 상기 제 1 실시예를 응용한 회로를 도시해 놓은 회로도,
제 5 도는 종래 메모리셀의 단면도,
제 6 도는 제 5 도에 도시된 메모리셀이 사용된 메모리셀어레이의 개략적인 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 11,12,13,14,15 : 확산층
16,20,21 : 절연층 17 : 제 2 전극
18 : 직접접촉 19 : 제 1 전극
22 : 제 3 전극 24 : 소거/기록용 소자
32 : 선택용 트랜지스터 33 : 데이터독출용 트랜지스터
34 : 선택용 트랜지스터 35 : 제어전극
36 : 선택전극 41,42 : 디플레이션형 MOS 트랜지스터
43,44 : 열(column)선택용 트랜지스터
본 발명은 불휘발성 반도체기억장치에 관한 것으로, 특히 전기적으로 데이터를 바꿔서 써넣을 수 있도록 되어 있는 PROM(Programmable Read Only Memory)에 관한 것이다.
전기적으로 데이터를 바꿔서 기록할 수 있도록 되어 있는 PROM, 즉, EEPROM(Electrically Erasable and Programmable ROM)에 사용되는 종래의 메모리셀은 제 5 도에 도시된 바와 같은 단면구조로 되어 있는 바, 이 메모리셀은 소위 3층 다결정실리콘구조를 갖추면서 표면이 꺼칠꺼칠(asperity) 하거나 결(texture)이 진 구조상의 터널전류에 의한 전자의 방출을 이용하도록 된 것이다. 이러한 제 5 도의 구조에서 참조부호 80은 P형 반도체기판이고 81은 소오스영역으로 되는 N형 확산층으로, 이 확산층(81)상에는 절연막을 통해서 제 1 층째의 다결정실리콘층으로 된 제 1 전극(82)이 설치되어 있고, 또 상기 제 1 전극(82)위에는 절연막을 통해서 제 2 층째의 다결정실리콘층으로 된 제 2 전극(83)이 설치되어 있는 바, 이 제 2 전극(83)은 절연막을 통해서 상기 확산층(81)위에도 연장되어 설치되어 있으며 전기적인 부유상태로 되어 있다. 또한 상기 제 2 전극(83)상에는 절연막을 통해서 제 3 층째의 다결정실리콘층으로 된 제 3 전극(84)이 설치되어 있다.
그리고, 상기 제 1 전극(82) 및 제 2 전극(83)의 각 상면은 꺼칠꺼칠하거나 결이 진 구조로 되어 있는 바, 여기에서 제 2 전극(83)은 부유게이트전극, 제 3 전극(84)는 제어전극으로 사용되게 된다.
상기한 구조에 있어서, 제 3 전극(84)이 고전위(Vpp)인 예컨대 +20V로 되고, 제 1 전극(82)이 접지전위(GND)로 됨과 더불어 확산층(81)도 접지전위로 각각 설정되게 되면 제 3 전극(84)과 제 2 전극(83)의 사이와, 제 2 전극(83)과 제 1 전극(82)의 사이 및 제 2 전극(83)과 확산층(81)사이의 각 용량결합에 의해 부유상태로 되어 있는 제 2 전극(83)의 전위가 비교적 낮은 전위로 되게 됨으로써 제 2 전극(83)에 전자가 미리 주입되어 있는 경우에는 이 제 2 전극(83)으로부터 제 3 전극(84)에 대해서 전자가 방출되어 소거가 행해지게 된다.
한편, 제 3 전극(84)이 고전위(Vpp)로 되고, 제 1 전극(82)이 접지전위(GND)로 되며 확산층(81)이 고전위(Vpp)로 설정될 경우에는 제 2 전극(83)의 전위가 비교적 높은 전위로 되게 됨으로써 제 1 전극(82)으로부터 제 2 전극(83)에 대해 전자가 주입되게 되어 기록이 행해지게 된다.
여기에서, 상기 제 2 전극(83)은 전기적으로 부유상태로 되어 있기 때문에 소거가 행해지지 않는 한은 일단 주입된 전자가 그대로 계속 축적되어 있게 된다. 즉, 제 5 도에 도시된 바와 같은 구조를 갖는 메모리셀은 불휘발성을 갖게 된다.
제 6 도는 상기와 같은 구조로 된 메모리셀을 이용해서 실제로 메모리셀어레이를 구성한 경우의 개략적인 회로도를 도시해 놓은 것으로, 도면중 참조부호 90∼은 각각 메모리셀을 나타낸 것인 바, 이들 메모리셀어레이는 설명의 편의상 3행×3열의 매트릭스로 도시되어 있다. 또한, 참조부호 91∼는 각각 동일행에 배치된 각 3개의 메모리셀에 공통으로 사용되는 소오스배선이며, 93∼은 각각 동일행에 배치된 각 3개의 메모리셀에 공통으로 사용되는 제 1 전극배선이다.
여기에서, 상기 제 5 도에 도시된 메모리셀이 사용된 메모리셀어레이의 가장 큰 문제점으로는 선택된 셀이외에 반선택상태(半選擇狀態)로 되는 메모리셀이 생기게 된다는 점으로, 예컨대 지금 1개의 메모리셀(90A)을 선택해 주기 위해 제 1 전극배선(93B)만이 "L"레벨로 되고 나머지 제 1 전극배선(93A 및 93C)은 모두 "H"레벨로 되고 나머지 제 3 전극배선(91A 및 91C)은 모두 "L"레벨로 설정되었다면 이때 메모리셀(90B)에 대해서는 상기 제 1 전극배선(93)과 상기 제 3 전극배선(91)이 모두 "H"레벨로 되어 있음에 따라 상기 소오스배선(92)의 전위에 의해서 제 2 전극으로부터 약간의 전자방출이 행해지게 된다. 즉, 상기 메모리셀(90B)은 반선택상태로 되고, 또 메모리셀(90C)에 대해서는 제 1 전극배선(93∼)과 제 3 전극배선(91∼)이 모두 "L"레벨로 되게 됨으로써 소오스배선(92∼)의 전위에 의해 제 2 전극에 대해서 약간의 전자주입이 행해지게 된다. 즉 상기 메모리셀(90C)도 반선택상태로 되게 된다.
이와 같이, 종래에는 상기와 같은 반선택상태의 메모리셀이 발생되어 장기간동안 사용할 경우에는 소거 및 기록사이클이 반복해서 실행되는 것에 의해 선택되지 않은 셀에 기억된 데이터의 파괴가 발생되게 됨으로써 신뢰성이 저하되게 된다는 문제가 있었다. 즉, 종래에는 메모리셀어레이를 구성한 경우에 반선택상태로 되는 셀이 발생하게 됨으로써 이것이 기억장치로서의 신뢰성을 저하시키게 되는 요인으로 되었다.
이에 본 발명은 상기한 바와 같은 사정을 고려해서 발명된 것으로 반선택상태로 되게 되는 셀이 생기지 않게 함으로써 신뢰성의 향상을 도모할 수 있도록 된 불휘발성 반도체기억장치를 제공함에 그 목적이 있다. 본 발명에 따른 반도체기억장치는 제 1 도전형의 반도체기판과, 이 기판내에 형성된 제 2 도전형 제 1 확산층, 이 제 1 확산층과 겹쳐지도록 제 1 확산층위에 절연막을 통해서 설치되어 전기적인 부유상태로 설정되는 제 1 전극, 이 제 1 전극 및 제 1 확산층과 각각 겹쳐지도록 절연막을 통해서 설치되면서 항상 기준전위로 설정되게 되는 제 2 전극, 상기 제 1 전극과 겹쳐지도록 절연막을 통해서 설치된 제 3 전극, 상기 제 1 확산층과 소정의 거리를 두고서 형성되면서 프로그램용 전위가 공급되게 되는 제 2 도전형의 제 2 확산층 및 상기 제 1, 제 2 확산층 상호간의 채널영역상에 절연막을 통해서 설치된 제 4 전극으로 구성되어져 있다.
상기한 바와 같이 구성된 본 발명에 따른 불휘발성 반도체기억장치에서는 제 4 전극의 신호에 따라서 제 1 확산층을 프로그램용 전위로부터 분리할 수 있도록 되어 있다.
이하, 도면을 참조해서 본 발명의 실시예를 설명한다.
제 1 도는 본 발명에 따른 불휘발성 반도체기억장치에 사용되는 메모리셀의 구성을 도시해 놓은 패턴평면도이고, 제 2 도는 제 1 도의 A-A′선에 따른 단면도를 도기해 놓은 것으로서, 도면에서 참조부호 10은 P형 기판으로 이 기판(10)에는 N형 확산층(11,12,13,14,15)이 각각 분리되어 형성되어 있는 바, 확산층(12)에는 프로그램용 전위가 공급되도록 되어 있고, 확산층(13)에는 기준전위, 즉 접지전위가 상시 공급되도록 되어 있으며, 확산층(15)에는 독출용 전위가 공급되도록 되어 있다.
한편, 상기 확산층(11)상에는 절연막(16)을 통해서 제 1 층째의 다결정실리콘층으로 구성된 제 2 전극(17)이 설치되어 있는 바, 이 제 2 전극(17)은 직접접촉부(18)를 통해서 상시 접지전위로 설정된 상기 확산층(13)과 접속되어 있다. 또한, 상기 확산층(11)상에는 상기 절연막을 통해서 제 2 층째의 다결정실리콘층으로 구성된 제 1 전극(19)이 설치되어 있는 바, 이 제 1 전극(19)은 절연막(20)을 통해서 상기 제 2 전극(17)을 덮어줌과 더불어, 상기 확산층(13)과 확산층(14)의 사이에 있는 기판표면에 설정된 채널 영역상에 설치된 절연막(16)을 덮어 주도록 연장되어 있는 한편, 이 제 1 전극(19)은 전기적인 부유상태로 설정되어 있다. 또 상기 제 1 전극(19)상에는 절연막(21)을 통해서 제 3 층째의 다결정실리콘층으로 구성된 제 3 전극(22)이 설치되어 있다.
또한, 상기 확산층(11)과 확산층(12)사이의 기판표면에 설정된 채널영역상에 설치된 절연막(도시되지 않음) 및 확산층(14)과 확산층(15) 사이의 기판표면에 설정된 채널영역상에 설치된 절연막(도시되지 않음)을 연속해서 덮어주도록 제 3 층째의 다결정실리콘으로 구성된 제 4 전극(23)이 설치되어 있는데, 여기서 상기 제 1 전극(19) 및 제 2 전극(17)의 각 상면은 꺼칠꺼칠하거나 결이 진 구조로 되어 있다.
제 3 도는 상기한 구성으로 된 메모리셀의 등가회로도로서, 여기에서 참조부호는 31은 소거/기록용 소자이고, 32는 그 소거/기록용 소자(31)를 선택해 주도록 된 선택용 트랜지스터이며, 33은 소거/기록용 소자(31)에 기억되어 있던 데이터가 부여되게 되는 데이터독출용 트랜지스터이고, 34는 상기 데이터독출용 트랜지스터(33)를 선택해 주는 선택용 트랜지스터이며, 35는 제어전극, 36은 선택전극으로 되어 있다.
그리고, 상기 선택용 트랜지스터(32)와 소거/기록용 소자(31)은 프로그램용 전위(E/W)와 접지전위(GND)의 사이에 직렬접속되고, 선택용 트랜지스터(34)와 데이터독출용 트랜지스터(33)는 독출용 전위(R)와 접지전위(GND)사이에 직렬 접속되어 있다.
한편, 상기 소거/기록용 소자(31)는 상기 확산층(11)을 드레인, 제 1 전극(19)을 부유게이트전극, 제 3 전극(22)을 제어전극으로 해서 구성되어 있는 바, 여기에서 상기 소자(31)의 부유게이트전극과 드레인의 사이에 접속되어 있는 용량은 확산층(11)과 제 1 전극(19)이 서로 포개져 있는 영역에 있는 것이다. 또, 상기 선택용 트랜지스터(32)는 상기 확산층(11)을 소오스, 확산층(12)을 드레인, 제 4 전극(23)을 게이트전극으로 해서 구성된 것이고, 데이터독출용 트랜지스터(33)는 확산층(13)을 소오소, 확산층(14)을 드레인, 제 1 전극(19)을 부유게이트전극, 제 3 전극(22)을 제어게이트전극으로 하는 부유게이트형 트랜지스터로 구성되어 있는 것이며, 선택용 트랜지스터(34)는 확산층(14)을 소오소, 확산층(15)을 드레인, 제 5 전극(23)을 게이트전극으로 해서 구성되어 있다.
상기와 같은 메모리셀을 프로그램하기 위해 선택하는 경우에는 선택전극(36) 및 제어전극(35)에 모두 +20V 정도의 고전위(Vpp)가 공급되고, 선택용 트랜지스터(32)의 드레인에는 프로그램용 전위(E/W)가 공급되게 되는 바, 상기 선택전극(36)이 고전위(Vpp)로 설정됨에 따라 선택용 트랜지스터(32)가 온상태로 되게 됨으로써 프로그램용 전위(E/W)가 소거/기록용 소자(31)의 드레인에 인가되게 된다.
여기에서, 선택된 메모리셀에 대해 데이타소거를 행하는 경우에는 프로그램용 전위(E/W)로서 접지전위가 공급됨과 더불어 제 2 전극 (17)(제 1 도에 도시)은 항상 접지전위로 설정되어 있음에 따라, 소거/기록용 소자(31)에서는 제 3 전극(22)과 제 1 전극(19), 제 2 전극(17)과 제 1 전극(19), 제 2 전극(17)과 확산층(11)각 사이의 용량결합에 의해 부유상태로 되어 있는 제 1 전극(19)의 전위가 비교적 낮은 전위로 되게 됨으로써, 제 1 전극(19)에 미리 전자가 주입되어 있는 경우에는 이 제 1 전극(19)으로부터 제 3 전극에 대해 전자가 방출되어 소거가 행해지게 된다.
한편, 데이터의 기록을 행하는 경우에는 프로그램용 전위(E/W)로서 고전위(Vpp)가 공급되게 되는 바, 이 경우에는 소거/기록용 소자(31)의 드레인에 거의 Vpp에 가까운 전위가 인가되기 때문에 제 2 전극(17)의 전위는 비교적 높은 전위로 되게 된다. 따라서, 제 2 전극(17)으로부터 제 1 전극(19)에 대해서 전자가 주입되어 기록이 행해지게 된다.
여기에서, 제 1 전극(19)은 전기적인 부유상태로 되어 있기 때문에 소거가 실행되지 않는 한은 일단 주입된 전자는 제 1 전극(19)에 계속 그대로 축적되어 있게 된다. 즉, 이 메모리셀은 불휘발성 특성을 갖게 된다.
한편, 상기 프로그램시에 선택되지 않은 메모리셀에 대해서는 선택전극(36) 및 제어전극(35)이 모두 접지전위로 설정된다. 이 때문에 선택용 트랜지스터(32)가 오프상태로 되게 되어 프로그램용 전위(E/W)가 상기 소거/기록용 소자(21)의 드레인에는 인가되지 않게 되며, 또 접지전위로 설정된 제 2 전극(17)은 그 일부가 절연막(16)을 통해서 확산층(11)과 겹쳐져 있기 때문에 소거/기록용 소자(31)의 드레인은 거의 접지전위로 설정되게 된다. 따라서, 선택되지 않은 메모리셀의 소거/기록용 소자(31)의 드레인은 거의 접지전위로 설정되게 된다. 따라서, 선택되지 않은 메모리셀의 소거/기록용 소자(31)에는 제 2 전극(19), 제 3 전극(22) 및 확산층(11)이 모두 접지전위로 설정되어 제 1 전극(19)으로부터의 전자방출 및 제 1 전극(19)에 대한 전자주입은 모두 실행되지 않게 된다.
한편, 상기 메모리셀에 있어서 데이터의 독출동작시에는 선택전극(36) 및 제어전극(35)이 모두 +5V의 전위로 설정되고, 선택용 트랜지스터(34)의 드레인에 +5V의 독출용 전위(R)가 설정되게 되는 바, 선택전극(36)이 +5V의 전위로 설정됨에 따라 선택용 트랜지스터(34)가 온상태로 되게 됨으로써, +5V의 독출용 전위(R)가 데이터독출용 트랜지스터(33)의 드레인에 인가된다.
여기서, 상기 트랜지스터(33)의 부유게이트전극은 소거/기록용 소자(21)와 공통인 제 1 전극(19)으로 되어 있기 때문에 미리 상기 부유게이트전극(19)에 전자가 주입되어 있는 경우에는 그 임계치전압은 5V 이상의 높은 값으로 되게 되고, 부유게이트전극(19)으로부터 전자가 방출되어 있는 경우에는 그 임계치전압이 5V 이하의 낮은 값으로 되게 된다. 따라서, 제어전극(35)에 +5V의 전위가 인가될 경우에는 트랜지스터(33)의 부유게이트전극의 전자주입상태에 의해 상기 트랜지스터(33)가 온 또는 오프상태로 되게 되는 바, 이 트랜지스터(33)가 온상태로 되는 경우에는 드레인에 인가되고 있는 +5V의 독출용 전위(R)가 접지전위로 방출되게 되고, 상기 트랜지스터(33)가 오프상태로 될 경우에는 드레인에 인가되고 있는 +5V의 독출용 전위(R)가 그대로 유지되게 된다.
제 4 도는 본 발명에 따른 응용예의 회로구성을 도시해 놓은 것으로, 이 회로는 제 3 도에 도시된 바와 같이 구성된 메모리셀을 사용해서 1워드가 8비트로 구성된 메모리를 구축한 경우에 관한 것이다.
도면에 있어서, 상기 제 3 도에 도시된 바와 같이 구성된 메모리셀(40)이 병렬상으로 배열되어 있는 바, 이러한 메모리셀(40)에서는 동일 행에 배열된 각 메모리셀(40)의 선택전극(36)이 행디코더(row-decoder)의 출력이 공급되게 되는 m 개의 워드선중 1개에 공통으로 접속되어져 있다. 또한, 동일 행에 배치된 메모리셀(40)은 각각 1워드선의 비트 수에 대응되는 8개를 1블록으로 해서 N블록으로 분할되어 있는 바, 이 n의 수는 열디코더(column decoder)의 출력에 대응되어 있다. 그리고, 각 블록내의 8개의 메모리셀(40)의 제어전극(35)은 대응하는 행의 워드선의 신호가 게이트전극에 공급되고 있는 디플레이션형 MOS 트랜지스터(41)와 열의 열선택선(1C~nC)의 신호가 게이트전극에 공급되고 있는 디플레이션형 MOS 트랜지스터(41)와, 대응하는 열의 열선택선의 신호가 게이트전극에 공급되고 있는 디플레이션형 MOS 트랜지스터(42)를 직렬로 매개하여 전위(Vpp/Vcc)의 공급점에 접속되어 있다.
또한, 1개의 블록내에 있는 8개의 메모리셀(40)내의 각 선택용 트랜지스터(32)의 드레인은 대응하는 열의 열선택선(C)의 신호가 병렬적으로 게이트전극에 공급되고 있는 8개의 인핸스먼트형(enhancement type MOS 트랜지스터(43)를 통해서 각 소거/기록용 전위(E/W)에 접속되어 있고, 1개의 블록내에 있는 8개의 메모리셀(40)내의 각 선택용 트랜지스터(34)의 드레인은 대응하는 열의 열선택선(C)의 신호가 병렬적으로 게이트전극에 공급되고 있는 8개의 인핸스먼트형 MOS 트랜지스터(44)를 통해서 각 독출용 전위(R)에 접속되어 있다.
이상과 같은 구성으로 된 메모리의 프로그램동작시에는 열디코더 및 행디코더 각각의 어느 한쪽 출력이 고전위(Vpp)로 설정되게 되면 이것에 의해 트랜지스터(42)와 트랜지스터(41)를 직렬로 통해서, 선택된 열 및 행에 대응된 블록내에 있는 8개의 메모리셀(40)내의 제어전극(35)에 고전위(Vpp)가 공급되게 된다. 더욱이, 이들 8개의 메모리셀(40)내의 소거/기록용 소자(31)의 각 드레인에는 각각의 트랜지스터(43)와 내부의 각 선택용 트랜지스터(32)를 직렬로 통해서 각 소거/기록용 전위(E/W)가 공급되는 한편, 선택되지 않은 메모리셀에서는 제어전극(35)에 2V 정도로 높은 디플레이션형 트랜지스터(41)의 임계치전압이 인가되지 않고 또 열선택용 트랜지스터(43)가 오프상태로 됨에 따라, 소거/기록용 소자(31)의 드레인에는 전위가 인가되지 않게 된다.
이와 같이 상기 실시예의 메모리셀에서는 종래와 같은 반선택상태로 되는 셀이 발생되지 않게 됨으로써, 장시간 사용시 소거 및 기록사이클이 반복해서 실행되는 경우에도 비선택셀에 기억되어 있던 데이터의 파괴가 발생되지 않게 되어, 기억장치로서의 신뢰성을 대폭적으로 향상시킬 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면 반선택 상태로 되는 셀이 발생하지 않게 해 줄수 있음에 따라 신뢰성의 향상을 도모할 수 있도록 된 불휘발성 반도체기억장치를 제공할 수 있게 된다.
Claims (4)
- 제 1 도전형의 반도체기판(10)과, 이 기판(10)내에 형성된 제 2 도전형의 제 1 확산층(11), 이 제 1 확산층(11)과 포개지도록 제 1 확산층(11)위에 절연막(16)을 매개해서 설치되어 전기적인 부유상태로 설정되어진 제 1 전극(19), 이 제 1 전극(19) 및 상기 제 1 확산층(11)과 각각 포개지도록 절연막(16)(20)을 매개해서 설치되어 항상 기준전위로 설정되어진 제 2 전극(17), 상기 제 1 전극(19)과 포개지도록 절연막(21)을 매개로 설치된 제 3 전극(22), 상기 제 1 확산층(11)과 소정거리를 두고서 형성되어 프로그램용 전위가 공급되어지는 제 2 도전형의 제 2 확산층(12), 상기 제 1 과 제 2 확산층(11)(12)의 상호간에 형성된 채널영역상에 절연막을 매개해서 설치된 제 4 전극(23) 등이 구비되어 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
- 제 1 항에 있어서, 상기 제 1 , 제 2 , 제 3 및 제 4 전극(19)(17)(22)(23)이 각각 다결정실리콘층으로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
- 제 1 항에 있어서, 상기 제 3 전극(22)의 양측에 위치한 기판에 제 2 도전형의 제 3 및 제 4 확산층(13)(14)이 설치되고, 상기 제 4 확산층(14)과 소정거리를 두고 제 2 도전형의 제 5 확산층(15)이 형성되면서, 이들 제 4, 제 5 확산층(14)(15) 상호간의 채널영역상에 상기 제 4 전극(23)이 연장되어 설치되어진 것을 특징으로 하는 불휘발성 반도체기억장치.
- 제 3 항에 있어서, 상기 제 3 확산층(13)에는 기준전위(GND)가 공급되고, 상기 제 5 확산층(15)에는 독출용 전위(R)가 공급되도록 된 것을 특징으로 하는 불휘발성 반도체기억장치.
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