KR930004986B1 - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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Abstract

내용 없음.

Description

불휘발성 반도체 기억장치
제1도는 이 발명의 한 실시예에 의한 불휘발성 반도체기억장치의 평면도.
제2도는 제1도의 Ⅱ-Ⅱ단면도.
제3도는 제1도의 Ⅲ-Ⅲ단면도.
제4도는 제1도의 Ⅳ-Ⅳ단면도.
제5도는 이 발명의 한 실시예에 의한 1비트의 메모리셀의 등가회로도.
제6도는 제5도의 메모리셀을 어레이상으로 배열한 경우의 등가회로도.
제7a도~제7k도는 이 발명의 한 실시예에 의한 불휘발성 반도체기억장치의 제조 공정을 표시하는 개략 고정단면도.
제8도는 일반의 EEPROM의 구성을 표시하는 블럭도.
제9도는 제8도의 메모리어레이 및 Y게이트의 내부구성을 표시하는 회로도.
제10도는 종래의 EEPROM의 구성을 표시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 선택게이트
3 : 플로우팅게이트 4a,4b : 콘트롤게이트
8 : 불순물 영역 9a,9b : 불순물 영역
10 : 불순물 영역 11 : 절연막
12,13 : 층간절연막
14 : 터널산화막(도면중 동일부호는 동일 또는 상당부분을 표시함.
이 발명은 불휘발성 반도체 기억장치에 관한것으로서 특히 전기적으로 정보의 기입과 소거가 가능한 불휘발성 기억장치, 말하자면 EEPROM(Electrically Erasable and Programmable Read Only Memory)의 구조에 관한 것이다. 제8도는 일반의 EEPROM의 구성을 표시하는 블럭도이다. 도면을 참조하여 이 EEPROOM은 메모리셀을 포함하는 메모리어레이(50)와 외부에서 로우어드레스버퍼(51)와 컬럼어드레스신호를 받는 컬럼어드레스버퍼(52)와 이들의 어드레스신호를 디코드하여 특정의 메모리셀에 지정된 워드선 및 비트선에 전압을 부여하는 로우 디코더(53) 및 컬럼디코더(54)와 2개의 디코더에 의하여 지정된 메모리셀에 스토어된 신호를 Y게이트(55)를 거쳐서 읽어내는 센스앰프(56)와 읽어낸 신호를 출력하기 위한 출력버퍼(57)와 외부에서 제어 신호를 받아서 각부에 부여하는 제어신호입력버퍼(58)를 포함한다. 여기서 센스앰프(56)는 메모리셀에 스토어된 신호를 검출하고 그것을 증폭하여 출력버퍼(57)에 부여하는 것이다. 제9도는 제8도에 표시된 메모리어레이 및 Y게이트의 구체적 구성을 표시하는 회로도이다.
도면을 참조하여 Y게이트(55)는 I/O선(70)과 비트선(5)과의 사이에 접속된 트랜지스터(68)과 CG선(71)과 콘트롤게이트선(21)과의 사이에 접속된 트랜지스터(69)를 포함한다. 트랜지스터(68)(69)의 게이트에 Y게이트신호(Y2)가 부여된다. Y게이트신호(Y1)가 부여되는 트랜지스터도 같이 접속되어 있다. 메모리어레이(50)에서는 4비트의 메모리셀이 표시되어 있다.
예를들면 1개의 메모리셀은 플로우팅게이트를 가지는 메모리 트랜지스터(63)과 게이트가 워드선(20)에 접속되어 메모리 트랜지스터(63)에 스토어된 신호를 비트선(5)에 부여하는 선택용 트랜지스터(62)와를 포함한다. 선택용 트랜지스터(64)는 게이트가 워드선(20)에 접속되어 콘트롤게이트선(21)의 신호를 메모리 트랜지스터(63)의 게이트에 부여하도록 접속된다. 1바이트를 구성하는 각 비트의 메모리 트랜지스터(63)의 소스는 공통의 소스선(22)에 접속된다.
이하 동작에 관하여 설명한다.
메모리 트랜지스터(63)는 그 플로우팅게이트에 전자가 비축되어 있는지 아닌지에 의하여 2값의 신호를 기억한다. 전자가 비축되어있을 때 트랜지스터(63)의 스레시홀드 전압이 높아진다. 이것에 의하여 트랜지스터(63)는 읽어내기 동작에 있어서 오프한다. 이 상태를 정보 “1”이 스토어되어 있는 것으로 가정한다. 전자가 비축되어 있지 않을 때 트랜지스터(63)의 스레시홀드전압은 부(-)가 된다. 이것에 의하여 트랜지스터(63)는 읽어내기 동작에 있어서 온한다. 이 상태를 정보 “0”이 스토어되어 있는 것으로 가정한다. 센스앰프에서 읽어내기 위한 전압이 트랜지스터(68)를 거쳐서 비트선(5)에 부여되고 이 전압이 다시 트랜지스터(62)를 거쳐서 메모리 트랜지스터(63)에 부여된다.
이것에 의하여 센스앰프에 있어서 메모리 트랜지스터(63)에 전류가 흐르는지 아닌지를 검출하는 것에 의하여 메모리 트랜지스터(63)에 스토어된 출력을 읽어낼 수가 있다. 제10도는 종래의 EEPROM의 메모리 트랜지스터 주위의 구성을 표시하는 단면도이다. 이 구조는 특개소 57-80779호에 있어서 개시되어 있으나 이하 그 구성 및 동작에 관하여 제9도에 대응시켜서 간단히 설명한다. P형의 실리콘기판으로 이루어지는 반도체기판(1)의 주면으로서 분리산화막(6)에 의하여 형성된 활성영역에 소정간격을 갖고 N형의 불순물 영역(8)(9)(10)이 형성된다. 불순물 영역(8)(9)의 사이의 영역위에는 절연막(11)을 거쳐서 선택트랜지스터(62)의 게이트(2)가 형성된다. 불순물 영역(9)의 위에는 터널산화막이 되는 얇은 절연막(14)을 거쳐서 메모리 트랜지스터(63)의 플로우팅게이트(3)가 도면과 같은 형상으로 형성된다. 다시 플로우팅게이트(3)의 위에는 메모리 트랜지스터(63)의 콘트롤게이트(4)가 플로우팅게이트(3)와 유사형상으로 형성된다. 선택게이트(2), 플로우팅게이트(3) 및 콘트롤게이트(4) 전체가 절연막으로 덮인다. 선택트랜지스터(62)의 드레인영역이 되는 불순물 영역(8)은 비트선(5)에 접속되어 메모리 트랜지스터(63)의 소스영역이 되는 불순물 영역(10)은 소스선(22)에 접속된다. 소거시, 즉 플로우팅게이트(3)에 전자를 주입할 때는 워드선(20)을 선택하여 선택게이트(2)에 고전압을 인가하여 셀을 선택한다. 그리고 비트선(5) 및 소스선(22)을 0V로 하고 콘트롤게이트(4)에 고전압을 인가하면 전자가 드레인(9)에서 터널산화막(14)을 거쳐서 플로우팅게이트(3)에 주입된다. 기입시, 즉 플로우팅게이트(3)의 전자를 선발할 때는 워드선(20)을 선택하여 선택게이트(2)에 고전압을 인가하여 셀을 선택한다.
그리고 소스선(22)을 플로우팅으로한 상태에서 콘트롤게이트(4)는 0V로하고, 비트선(5)에 고전압을 인가하면 플로우팅게이트(3)의 전자가 터널산화막(14)을 거쳐서 드레인(9)에 선발된다. 읽어내기시에는 워드선(20)을 선택하여 선택게이트(2)에 소정 전압을 인가하여 셀을 선택한다. 그리고 소스선을 0V, 비트선(5)에 정(+)의 전압을 부여하고 콘트롤게이트(4)에 읽어내기용 바이어스 전압을 인가하는 것에 의하여 행한다. 플로우팅게이트(3)의 전하의 축적의 유무에 의하여 드레인전류가 변화하므로 이것을 검지하는 것으로 기억된 정보 “1” 또는 “0”을 읽어낸다.
이하의 표 1에 프로그램전압을 18V라고 한 경우의 EEPROM의 각 동작모드에서의 각 부의 전압치를 표시한다.
[표 1]
Figure kpo00001
이상과 같은 종래의 불휘발성 기억장치에서는 기입시의 동작모드에 있어서 형편이 좋지 않았다. 즉 기입시에 있어서 플로우팅게이트(3)로부터의 전자를 서서히 뽑아내게 되면 어느시점에서 드레인 영역(9) 및 소스영역(10)으로 이루어지는 메모리 트랜지스터(63)가 그 스레시홀드가 부로 이동하는 것에서 온이된다.
이 때문에 드레인영역(9)과 소스영역(10)과는 도통 하지만 소스영역(10)에 접속하는 소스선(22)은 플로우팅상태이다. 이때 상술한 것과 같이 드레인영역(9)에 18V의 전압이 인가되어 있다고 하면 소스영역(10), 즉 소스선(22)의 전위는 7~8V까지 상승한다. 여기서 제9도에 있어서 표시하는 것과 같이 동일 바이어스 내에서 소스선(22)을 공통으로하는 메모리셀중 기입시에 비선택적인 셀에 주목한다. 이 경우 비선택적인 셀의 메모리 트랜지스터의 소스선 영역에도 상기의 7~8V의 전압이 그 터널산화막을 거쳐서 인가되는 것이 된다. 7~8V의 전압이 비선택의 메모리 트랜지스터의 소스영역에 한번 인가된 정도에서는 그 플로우팅게이트중의 전자가 모두 소스영역으로 선별되어 빠지는 일은 없다. 그러나 104~105회 정도 이 전압이 인가되면 플로우팅게이트중의 전자의 많은 부분이 소스영역에 선별되어 빠질 가능성이 생긴다.
예를들어 모든 전자가 선별되어 빠지는 일은 없다손 치더라도 그 일부가 선별되어 빠지게 되는 것에 의하여 메모리셀의 기억용량으로서의 마진(margin)이 작아져서 잡음에 대한 여유가 없어져서 다시 읽어내기에 미스를 생기게 할 가능성이 증대한다.
이 발명은 상기와 같은 과제를 해결하기 위하여 이루어진 것으로서 기입시에 있어서 소스선이 공통인 비선택의 메모리셀에 그 기입의 영향을 주지않는 불휘발성 반도체기억장치를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명의 일 특징에 의하면, 불휘발성 반도체 기억장치는 주면을 갖는 제1도전형의 반도체 기판(1)과, 상기 반도체기판(1)의 주면상에 공통으로 형성되어 있고 또한 공통의 소스선에 접속되어 있는 복수의 메모리 트랜지스터(TR2~TR3)를 구비하되, 상기 복수의 메모리 트랜지스터의 각각은, 상기 반도체 기판(1)의 주면상에 소정간격으로 형성되어 있고, 제1 및 제2불순물 영역(9a, 9b) 사이에는 제1채널영역을 형성하며, 제2 및 제3불순물 영역(9b, 10) 사이에는 제2채널영역을 형성하고, 또한 상기 제1채널영역과 제2채널영역이 상기 반도체 기판(1)의 주면상의 일부분에 형성되어 있는 제2도전형의 제1 내지 제3불순물 영역(9a, 9b, 10)과, 제1절연막(11)을 통하여 상기 제2채널영역상에 형성된 제1도전체(4b)와, 절연막(14)을 통하여 상기 제1채널영역상에 형성됨과 동시에 제2절연막을 통하여 상기 제1도전체(4b)상에 형성된 제2도전체(3)와, 절연막을 통하여 상기 제2도전체(3)상에 형성됨과 동시에 상기 제2절연막에 형성된 콘택트구멍(19)을 통하여 상기 제1도전체(4b)에 전기적으로 접속되어 있는 제3도전체(4a)와, 상기 공통의 소스선에 연결되어 있는 상기 제3불순물 영역(10)을 구비한다.
상기 구성에서, 층간절연막(13)이 제3불순물 영역(10)상에 형성되어 있다. 또한, 상기 구성에서, 상기 메모리 트랜지스터의 각각에 대응하여 제공되어 있는 복수의 선택게이트 트랜지스터(TR1)를 부가하되, 상기 복수의 선택게이트 트랜지스터(TR1)의 각각은 상기 반도체기판(1)의 주면상에 형성되어 있고, 상기 제1불순물 영역(9a)과의 사이에 있는 상기 반도체기판(1)의 주면중 일부분에서 제3채널영역을 규정하기 위해 상기 제1불순물 영역(9a)과의 소정간격에 형성되어 있는 상기 제2도전형의 제4불순물 영역(7)과, 절연막을 통하여 상기 제3채널 영역상에 형성된 제4도전체(2)를 포함하고, 상기 제2도전체(3)도 절연막을 통해서 상기 제4도전체(2)상에 형성되고, 그리고 상기 제3도전체(4a)도 상기 제4도전체(2)의 위쪽에 형성되며, 상기 제4불순물 영역(7)은 비트선(5)에 연결되고, 그리고 상기 제4도전체(2)는 워드선(20)에 연결된다.
본 발명 다른 특징에 의하면, 불휘발성 반도체기억장치는 주면을 갖는 제1도전형의 반도체 기판(1)과, 상기 반도체기판(1)의 주면상에 공통으로 형성되어 있고 또한 공통의 소스선에 접속되어 있는 복수의 메모리 트랜지스터(TR2~TR3)를 구비하되, 상기 복수의 메모리 트랜지스터의 각각은, 상기 반도체 기판(1)의 주면상에 소정간격으로 형성되어 있고, 상기 반도체 기판(1)의 주면의 일부분에 제1 및 제2채널영역을 사이에 규정하기 위해 형성된 제2도전형의 제1 내지 제3불순물 영역(9a, 9b, 10)과, 상기 제3불순물 영역(10)과 일직선상에서 있는 제1절연막(11)을 통해서 상기 제2채널 영역상에 형성되어 있는 제1콘트롤 게이트(4b)와, 제2절연막을 통해서 상기 제1채널영역상에 그리고 제3절연막을 통해서 상기 제1콘트롤 게이트(4b)상에 형성되어 있되, 상기 제2채널영역의 일부분위에 연장하여 상기 제1콘트롤 게이트(4b)에 의해 상기 제3불순물 영역(10)으로 부터 전기적으로 보호하는 플로우팅 게이트(3)와, 절연막을 통해서 상기 플로우팅 게이트(3)상에 형성되고 그리고 상기 제3절연막에 형성된 콘택트 구멍(19)을 통하여 상기 제1콘트롤 게이트(4b)에 전기적으로 연결되어 있는 제2콘트롤 게이트(4a)와, 상기 공통의 소스선에 연결되어 있는 상기 제3불순물 영역(10)을 포함한다. 이 구성에서, 상기 공통의 소스선에 연결된 상기 복수의 메모리 트랜지스터는 적어도 1바이트를 형성하고, 상기 1바이트를 형성하는 상기 메모리 트랜지스터의 제3불순물 영역(10)의 각각은 상기 공통의 소스선에 연결되도록 서로 배선되어 있다.
본 발명의 또다른 특징에 의하면, 불휘발성 반도체 기억장치는 주면을 갖는 제1도전형의 반도체 기판(1)과, 상기 반도체기판(1)의 주면상에 공통으로 형성되어 있고 또한 공통의 소스선에 접속되어 있는 복수의 메모리 트랜지스터(TR2~TR3)를 구비하되, 상기 복수의 메모리 트랜지스터의 각각은, 상기 반도체기판(1)의 주면상에 소정간격으로 형성되어 있고, 제1 및 제3불순물 여역(9a, 10)이 상기 반도체(1)의 주면에 제1채널영역을 규정하기 위한 상기 제1 및 제2불순물 영역(9a, 9b) 사이에 있는 소정의 공간과 상기 반도체기판(1)의 주면에 제2채널영역을 규정하는 제2 및 제3불순물 영역(9b, 10) 사이에 있는 소정의 공간을 갖는 제2불순물 영역(9b)에 대향하는 측면에 형성되며, 또한 상기 제3불순물 영역(10)이 공통의 소스선에 전기적으로 접속되어 있도록 한 제2도전형의 상기 제1 내지 제3불순물 영역(9a, 9b, 10)과, 상기 반도체기판(1)의 주면의 상기 제1 및 제2채널영역상에 각기 형성되어 있는 제1 및 제2절연막과, 상기 제2채널영역을 걸쳐서 상기 제2절연막상에 형성된 제1콘트롤(4b)과, 상기 제1콘트롤전극(4b)상에 형성된 제3절연막과, 상기 제1채널영역을 걸쳐서 상기 제1절연막상에 형성된 수직한 부분을 그리고 상기 제3절연막상에 형성된 수평한 부분을 구비하되, 상기 제1콘트롤전극(4b)을 걸쳐서 연장되어 있는 플로우팅 게이트(3)와, 상기 플로우팅 게이트(3)의 수평한 부분상에 형성된 제4절연막과, 상기 플로우팅 게이트(3)를 걸쳐서 상기 제4절연막상에 형성되고 그리고 상기 제1콘트롤전극(4b)에 전기적으로 연결되어 있는 제2콘트롤전극(4a)을 포함한다. 여기서, 상기 제2콘트롤 전극(4b)은 상기 제3절연막에 형성된 콘택트 구멍(19)을 통해서 상기 제1콘트롤전극(4b)에 전기적으로 연결된다.
본 발명의 또다른 특징에 의하면, 불휘발성 반도체 기억장치는 주면을 갖는 제1도전형의 반도체 기판(1)과, 복수의 비트선(5) 및, 상기 반도체 기판(1)의 주면상에 형성되어 공통의 소스선에 연결되는 복수의 메모리셀을 구비하고, 상기 복수의 메모리셀의 각각은, 상기 반도체기판(1)의 주면상에 소정간격으로 형성되어 있고, 제1 및 제3불순물 영역(8, 9b)이 제2불순물 영역(9a)의 대향측면에 형성되며, 제4불순물 영역(10)이 상기 제2불순물 영역(9a)에 대향하는 상기 제3불순물 영역(9b)의 측면에 형성되고, 상기 제1불순물 영역(8)이 상기 비트선(5)중 하나에 전기적으로 연결되며, 상기 제4불순물 영역(10)이 상기 공통의 소스선에 전기적으로 연결되어 있는 상기 제1 내지 제4불순물 영역(8, 9a, 9b, 10)과, 상기 제1 및 제2불순물 영역(8, 9a) 사이에서 제1채널영역을 구성하는 상기 반도체 기판(1)의 제1소정영역과, 상기 제2 및 제3불순물 영역(9a, 9b) 사이에서 제2채널영역을 구성하는 상기 반도체기판(1)의 제2소정영역과, 상기 제3 및 제4불순물 영역(9b, 10) 사이에서 제3채널영역을 구성하는 상기 반도체기판(1)의 제3소정영역과, 상기 반도체기판(1)의 주면상에 있는 상기 제1 및 제3 채널영역상에 형성된 제1절연막과, 상기 반도체기판(1)의 주면상에 있는 상기 제2 채널영역상에 형성된 제2절연막과, 상기 제1 채널영역을 걸쳐서 상기 제1절연막상에 형성된 선택게이트 전극(2)과, 상기 제3채널영역을 걸쳐서 상기 제1절연막상에 형성된 제1콘트롤 전극(4b)과, 상기 선택게이트 전극(2)과 제1콘트롤 전극(4b)상에 형성된 제3절연막과, 상기 제2채널영역을 걸쳐서 상기 제2절연막상에 형성된 하부의 수직부분과 상기 제3절연막상에 형성된 상부의 수평부분을 구비하고 그리고 상기 선택게이트 전극(2)과 상기 제1콘트롤 전극(4b)을 걸쳐서 연장되어 있는 플로우팅 게이트(3)와, 상기 플로우팅 게이트(3)상에 걸쳐서 상기 제4절연막 및 상기 플로우팅 게이트(3)를 걸쳐서 상기 제4절연막 상에 형성되어 상기 제1콘트롤 전극(4b)에 전기적으로 연결된 제2콘트롤전극(4a)을 포함한다. 이 구성에서 상기 제2콘트롤 전극(4a)는 상기 제2절연막에 형성된 콘택트 구멍(19)을 통해서 상기 제1콘트롤 전극(4b)에 전기적으로 연결되어 있는 것을 특징으로 한다.
[실시예]
제1도는 이 발명의 한 실시예에 의한 불휘발성 기억 장치의 평면도이며 제2도는 제1도의 Ⅱ-Ⅱ단면도, 제3도는 제1도의 Ⅲ-Ⅲ단면도, 제4도는 제1도의 Ⅳ-Ⅳ단면도이다.
이하 제1도~제4도를 참조하여 그 구성에 관하여 설명한다.
제1도에 표시하는 것과 같이 상하방향으로 비트선(5)이 형성되어 콘택트구멍을 거쳐서 점선으로 표시하는 1비트의 메모리셀에 접속된다.
비트선(5)의 직교방향에 제1콘트롤게이트(4a)와 제2콘트롤게이트(4b)가 형성되어 또 그 동일방향에 선택게이트(2) 및 플로우팅게이트(3)가 형성된다. P형의 반도체기판(1)의 주면에는 소정간격을 가지고 N형의 불순물영역(8)(9a)(9b)(10)이 형성된다.
불순물영역(8)(9a)의 사이의 영역상에는 절연막(11)을 거쳐서 선택게이트(2)가 형성된다. 선택게이트(2), 불순물영역(8) 및 불순물영역(9a)에 의하여 트랜지스터(TR1)가 구성된다.
불순물영역(9b)과 불순물영역(10)과의 사이의 영역상에는 절연막을 거쳐 제2콘트롤게이트(4b)가 형성되어 이들에 의하여 트랜지스터(TR3)가 구성된다. 불순물영역(9a)과의 사이의 영역상에는 터널산화막(14)을 거쳐서 플로우팅게이트(3)가 선택게이트(2) 및 제2콘트롤게이트(4b)를 덮어싸도록 형성되어 이들은 트랜지스터(TR2)를 구성한다.
플로우팅게이트(3)위에는 절연막을 거쳐서 제1콘트롤게이트(4a)가 형성되어 제1콘트롤게이트(4a)와 제2콘트롤게이트(4b)와는 콘택트구멍(19)을 거쳐서 전기적으로 접속된다.
이같이 구성된 메모리트랜지스터 전체를 덮어싸도록 반도체기판(1)의 주면상에 층간절연막(18)이 형성된다.
층간절연막(18) 위에는 비트선(5)이 형성되어 층간 절연막(18)에 형성된 콘택트구멍(7)을 거쳐서 불순물영역(8)에 접속된다. 트랜지스터(TR1)(TR2)(TR3)의 채널영역이 되는 부분은 반도체기판(1)의 주면에 형성된 분리산화막(6)에 의하여 그 영역이 확보되어 있다.
분리산화막(6)의 밑에는 반전방지용의 고농도 불순물영역(15)이 형성된다. 또한 여기서 트랜지스터(TR2)의 드레인영역(9a) 및 소스영역(9b)을 소정간격을 갖고 분리되고 있으나 이들의 영역은 평면적으로 중첩되어도 좋다. 중첩되어 있는 경우는 그 중첩되어 있는 영역이 트랜지스터(TR2)의 채널영역으로서 작용한다. 트랜지스터(TR3)의 소스영역(10)은 종래와 같이 공통된 소스선에 접속하는 것이다.
다음에 제1도~제4도를 참조하여 그 동작에 관하여 설명한다.
소거시, 즉 플루오팅게이트(3)에 전자가 주입될 때에는 선택게이트(2)가 고전압이 되고 그 결과 트랜지스터(TR1)가 온이 된다. 비트선(5)이 0V로 설정되고 콘트롤게이트, 즉 제1콘트롤게이트(4a)와 제2콘트롤게이트(4b)가 프로그램전압에서 설정된다.
이상과 같이 설정되는 것에 의하여 터널산화막(14)을 거쳐서 플로우팅게이트(3)에 전자가 주입된다. 기입시, 즉 콘트롤게이트(3)에서 전자가 선별되어 빠질때에는 선택게이트(2)가 고전압으로 설정되어 그결과 선택용 트랜지스터(TR1)가 온이 된다.
비트선(5)이 프로그램전압으로 설정되어서 콘트롤게이트, 즉 제1콘트롤게이트(4a)와 제2콘트롤게이트(4b)가 0V로 설정된다. 이때 소스영역(10)은 플로우팅상태로 된다.
이상과 같이 설정되면 터널산화막(14)에 고전압이 인가되고 터널전류로 되어 플로우팅게이트(3)의 전자가 불순물영역(9a)에 선별되어 빠지게 되는 것이 된다. 이 기입시에 소스선을 공통으로 하는 다른 비선택의 메모리트랜지스터에 착안하여 본다.
그 소스영역(10)의 전위는 상당 상승하는 것이 되나 제2도에 표시하는 것과 같이 플로우팅게이트(3)와 소스영역(10)과는 근접하지 않고 더욱이 그 사이에 제2콘트롤게이트(4b)가 사이에 끼워진다. 따라서 비선택셀의 플로우팅게이트(3)에서 소스영역(10)에 전자가 선발되는 일은 없다. 읽어내기시에 있어서는 선택게이트(2)에 소정전압이 인가되어 선택트랜지스터(TR1)가 온이 된다.
비트선(5)에는 소정의 전위가 부여되어 제1콘트롤게이트(4a)와 제2콘트롤게이트(4b)에도 소정의 전위가 부여된다. 이때 제2콘트롤게이트(4b)의 하부에는 반전층이 형성된다.
또 소스영역(10)은 0V에 설정되어 이 상태에서 플로우팅게이트 트랜지스터(TR2)가 온이 되어 있느냐 아니냐, 즉 불순물영역(8)에서 불순물영역(10)에 드레인전류가 생기고 있는지 아닌지가 판단된다. 그 드레인 전류의 유무에 의하여 플로우팅게이트(3)의 정보유지상태가 판별된다.
제5도는 이 발명의 한 실시예에 의한 EEPROM의 1비트에 상당하는 부분의 등가회로도이며 제6도는 제5도의 메모리셀이 어레이상으로 배열된 경우의 등가회로도이다.
양 도를 참조하여 비트선(5)과 소스선(22)과의 사이에 트랜지스터(TR1), 플로우팅게이트 트랜지스터(TR2) 및 읽어내기 트랜지스터(TR3)가 직렬로 접속된다. 트랜지스터(TR1)의 게이트는 워드선(20)에 접속되어 콘트롤게이트(4a)(4b)는 상호 접속되어서 콘트롤게이트선(21)에 접속된다.
제6도에 있어서 워드선(WL1)에 속하는 바이트에 포함되는 트랜지스터(TR3)의 소스영역과 워드선(WL2)에 속하는 바아트에 포함되는 메모리셀 트랜지스터의 트랜지스터(TR3)의 소스영역이 상호접속되어 공통의 소스선(22)에 접속되어 있다.
이와같이 소스선을 공통으로 하고 있어도 그 소스선에 접속되는 개개의 메모리트랜지스터는 상호 독립하여 기입시의 영향을 상호간에 부여하는 일은 없다.
제7a도~제7k도는 이 발명의 한 실시예에 의한 불휘발성 반도체기억장치의 제조공정을 표시하는 개략공정 단면도이다.
이하 도면을 참조하여 이 제조방법에 관하여 설명한다.
P형의 반도체기판(1)의 주면상에 소자분리용의 분리산화막 및 채널스톱퍼(도시없음)가 형성되어 활성영역이 확보된다.
반도체기판(1)의 주면상에 제1의 게이트절연막(11)이 형성되어 그 위에 N형의 불순물이 도우프된 도전층이 형성되어 사진제판기술을 사용하여 이 도전층이 소정형상으로 가공되어 선택게이트(2)와 제2콘트롤게이트(4b)가 형성된다. (제7a도 참조).
선택게이트(2) 및 제2콘트롤게이트(4b)를 덮는 것과 같이 절연막(11)상에 소정의 두께의 산화막(16)이 CVD를 사용하여 형성된다.(제7b도 참조) 이어서 산화막(16)의 상면을 평탄화하기 위하여 레지스터(17)가 전면에 도포되어(제7c도 참조), 산화막(16)의 최상면이 노출하는 정도까지 레지스트(17)가 에치백(etch back)된다. (제7d도 참조)
다음에 노출한 산화막(16)만이 선택적으로 제거되어(제7e도 참조), 이 상태에서 N형의 불순물이 이온주입되어 노출한 반도체기판(1)의 주면에 N+불순물층(8a)(9a)(9b)(10a)이 형성된다.(제7f도 참조)
잔존의 레지스트(17) 및 산화막(16)이 제거되어(제7g도 참조) 선택게이트(2) 및 제2콘트롤게이트(4b)를 덮는 것과 같이 층간절연막(12)과 노출한 반도체기판(1)의 주면상에 터널산화막이 되는 엷은절연막(14)이 형성된다. (제7h도 참조)
이어서 이들의 산화막상면에 도전층, 산화막층, 도전층을 순차로 형성하고 이들을 사진제판 기술을 사용하여 가공하는 것에 의하여 콘트롤게이트로서 사용되는 제2의 도전층(3), 콘트롤게이트상의 층간절연막(13) 및 제1콘트롤게이트로서 사용되는 제3의 도전층(4)이 형성된다.(제7i도 참조)
다시 N형의 불순물을 절연막(14)을 거쳐 반도체기판(1)의 주면에 이온주입하고 선택트랜지스터(TR1)의 드레인영역이 되는 불순물영역(8)과 읽어내기 트랜지스터(TR3)의 소스영역이 되는 불순물영역(10)이 형성된다.(제7j도 참조)
이하 통상의 프로세스에 따라 이 메모리트랜지스터 전면을 덮는 것과 같이 평탄화절연막(18)이 형성되어 절연막(18)에 불순물영역(8)의 일부를 노출시키는 것과 같은 콘택트구멍(7)이 형성된다.
콘택트구멍(7) 내부를 포함하고 절연막(18)상에 알미늄층이 형성되어 사진제판기술을 사용하여 비트선으로서 소정 형상으로 가공하는 것에 의하여 이 발명에 관한 반도체기억장치가 완성된다. (제7k도 참조)
더욱 상기 실시예에서는 EEPROM에 적용하고 있으나 이 사상은 자외선등에 의하여 소거가능한 불휘발성 기억장치(EPROM)에도 적용되는 것은 말할 나위도 없다.
또 상기 실시예에서는 EEPROM의 도전형식을 특정하고 있으나 반대 도전형식의 EEPROM에 대하여도 같이 적용되는 것은 말할 것도 없다.
다시 상기 실시예에서는 메모리 트랜지스터에 근접하여 선택용 트랜지스터(TR1)를 형성하고 있으나 메모리트랜지스터에서 떨어진 위치에 형성하여도 같은 효과가 있다.
이 발명은 이상 설명한 것과 같이 플로우팅게이트와 소스선에 접속하는 소스영역과의 사이에 콘트롤게이트를 사이에 끼웠으므로 그 EEPROM이 비선택시에 다른 선택된 메모리셀의 기입에 의한 소스선의 전위의 상승의 영향을 받지 않고 신뢰성이 향상된다. 또 플로우팅게이트하의 채널영역측부에 불순물 영역이 형성되므로 채널저항이 저감되어 읽어내기 전류를 증가시키는 효과도 있다.

Claims (11)

  1. 주면을 갖는 제1도전형의 반도체기판(1)과, 상기 반도체기판(1)의 주면상에 공통으로 형성되어 있고 또한 공통의 소스선에 접속되어 있는 복수의 메모리 트랜지스터(TR2~TR3)를 구비하되, 상기 복수의 메모리 트랜지스터의 각각은, 상기 반도체 기판(1)의 주면상에 소정간격으로 형성되어 있고, 제1 및 제2불순물영역(9a, 9b) 사이에는 제1채널영역을 형성하며, 제2 및 제3불순물 영역(9b, 10)사이에는 제2채널영역을 형성하고, 또한 상기 제1채널영역과 제2채널영역이 상기 반도체 기판(1)의 주면상의 일부분에 형성되어 있는 제2도전형의 제1 내지 제3불순물 영역(9a, 9b, 10)과, 제1절연막(11)를 통하여 상기 제2채널 영역상에 형성된 제1도전체(4b)와, 절연막(14)을 통하여 상기 제1채널영역상에 형성됨과 동시에 제2절연막을 통하여 상기 제1도전체(4b)상에 형성된 제2도전체(3)와, 절연막을 통하여 상기 제2도전체(3)상에 형성됨과 동시에 제2절연막에 형성된 콘택트 구멍(19)을 통하여 상기 제1도전체(4b)에 전기적으로 접속되어 있는 제3도전체(4a)와, 상기 공통의 소스선에 연결되어 있는 제3불순물영역(10)을 포함하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 층간 절연막(13)이 상기 제3불순물 영역(10)상에 형성되어 있는 불휘발성 반도체 기억장치.
  3. 제1항에 있어서, 상기 메모리 트랜지스터의 각각에 대응하여 제공되어 있는 복수의 선택게이트 트랜지스터(TR1)를 부가하되, 상기 복수의 선택게이트 트랜지스터(TR1)의 각각은 상기 반도체 기판(1)의 주면상에 형성되어 있고, 상기 제1불순물영역(9a)과의 사이에 있는 상기 반도체 기판(1)의 주면 중 일부분에서 제3채널영역을 규정하기 위해 상기 제1불순물영역(9a)과의 소정 간격을 형성되어 있는 상기 제2도전형의 제4불순물영역(7)과, 절연막을 통하여 상기 제3채널 영역상에 형성된 제4도전체(2)를 포함하는 불휘발성 반도체 기억장치.
  4. 제3항에 있어서, 상기 제2도전체(3)도 절연막을 통해서 상기 제4도전체(2)상에 형성되고, 그리고 상기 제3도전체(4a)도 상기 제4도전체(2)의 위쪽에 형성되는 불휘발성 반도체기억장치.
  5. 제4항에 있어서, 상기 제4불순물영역(7)은 비트선(5)에 연결되고, 그리고 상기 제4도전체(2)는 워드선(20)에 연결되는 불휘발성 반도체 기억장치.
  6. 주면을 갖는 제1도전형의 반도체기판(1)과, 상기 반도체기판(1)의 주면상에 공통으로 형성되어 있고 또한 공통의 소스선에 접속되어 있는 복수의 메모리 트랜지스터(TR2~TR3)를 구비하되, 상기 복수의 메모리 트랜지스터의 각각은, 상기 반도체 기판(1)의 주면상에 소정간격으로 형성되어 있고, 상기 반도체 기판(1)의 주면의 일부분에 제1 및 제2채널영역을 사이에 규정하기 위해 형성된 제2도전형의 제1 내지 제3불순물 영역4(9a, 9b, 10)과, 상기 제3불순물 영역(10)과 일직선상에 있는 제1절연막(11)을 통해서 상기 제2채널영역상에 형성되어 있는 제1콘트롤 게이트(4b)와, 제2절연막을 통해서 상기 제1채널영역상에 그리고 제3절연막을 통해서 상기 제1콘트롤게이트(4b)상에 형성되어 있되, 상기 제2채널영역의 일부분위에 연장하여 상기 제1콘트롤 게이트(4b)에 의해 상기 제3불순물영역(10)으로 부터 전기적으로 보호하는 플로우팅 게이트(3)와, 절연막을 통해서 상기 플로우팅 게이트(3)상에 형성되고 그리고 상기 제3절연막에 형성된 콘택트 구멍(19)을 통하여 상기 제1콘트롤 게이트(4b)에 전기적으로 연결되어 있는 제2콘트롤게이트(4a)와, 상기 공통의 소스선에 연결되어 있는 상기 제3불순물 영역(10)을 포함하는 불휘발성 반도체 기억장치.
  7. 제1항에 있어서, 상기 공통의 소스선에 연결된 상기 복수의 메모리 트랜지스터는 적어도 1바이트를 형성하고, 상기 1바이트를 형성하는 상기 메모리 트랜지스터의 제3불순물영역(10)의 각각은 상기 공통의 소스선에 연결되도록 서로 배선되어 있는 것을 포함하는 불휘발성 반도체 기억장치.
  8. 주면을 갖는 제1도전형의 반도체 기판(1)과, 상기 반도체 기판(1)의 주면상에 공통으로 형성되어 있고 또한 공통의 소스선에 접속되어 있는 복수의 메모리 트랜지스터(TR2~TR3)를 구비하되, 상기 복수의 메모리 트랜지스터의 각각은, 상기 반도체 기판(1)의 주면상에 소정간격으로 형성되어 있고, 제1 및 제3불순물 영역(9a, 10)이 상기 반도체 기판(1)의 주면에 제1채널영역을 규정하기 위한 상기 제1 및 제2불순물 영역(9a, 9b) 사이에 있는 소정의 공간과 상기 반도체 기판(1)의 주면에 제2채널영역을 규정하는 제2 및 제3불순물 영역(9b, 10) 사이에 있는 소정의 공간을 갖는 제2불순물 영역(9b)에 대향하는 측면에 형성되며, 또한 상기 제3불순물 영역(10)이 공통의 소스선에 전기적으로 접속되어 있도록 제2도전형의 상기 제1 내지 제3불순물 영역(9a, 9b, 10)과, 상기 반도체기판(1)의 주면의 상기 제1 및 제2채널영역상에 각기 형성되어 있는 제1 및 제2절연막과, 상기 제2채널영역을 걸쳐서 상기 제2절연막상에 형성된 제1콘트롤 전극(4b)과, 상기 제1콘트롤 전극(4b)상에 형성된 제3절연막과, 상기 제1채널영역을 걸쳐서 상기 제1절연막상에 형성된 수직한 부분을 그리고 상기 제3절연막상에 형성된 수평한 부분을 구비하되, 상기 제1콘트롤 전극(4b)을 걸쳐서 연장되어 있는 플로우팅 게이트(3)와, 상기 플로우팅 게이트(3)의 수평한 부분상에 형성된 제4절연막과, 상기 플로우팅 게이트(3)을 걸쳐서 상기 제4절연막상에 형성되고 그리고 상기 제1콘트롤 전극(4b)에 전기적으로 연결되어 있는 제2콘트롤 전극(4a)을 포함하는 불휘발성 반도체 기억장치.
  9. 제8항에 있어서, 상기 제2콘트롤 전극(4b)은 상기 제3절연막에 형성된 콘택트 구멍(19)을 통해서 상기 제1콘트롤 전극(4b)에 전기적으로 연결되는 불휘발성 반도체 기억장치.
  10. 주면을 갖는 제1도전형의 반도체 기판(1)과, 복수의 비트선(5) 및, 상기 반도체 기판(1)의 주면상에 형성되어 공통의 소스선에 연결되는 복수의 메모리셀을 구비하고, 상기 복수의 메모리 셀의 각각은, 상기 반도체 기판(1)의 주면상에 소정간격으로 형성되어 있고, 제1 및 제3불순물 영역(8, 9b)이 제2불순물 영역(9a)의 대향측면에 형성되며, 제4불순물 영역(10)이 상기 제2불순물 영역(9a)에 대향하는 상기 제3불순물 영역(9b)의 측면에 형성되고, 상기 제1불순물 영역(8)이 상기 비트선(5)중 하나에 전기적으로 연결되며, 상기 제4불순물 영역(10)이 상기 공통의 소스선에 전기적으로 연결되어 있는 상기 제1 내지 제4불순물 영역(8, 9a, 9b, 10)과, 상기 제1 및 제2불순물 영역(8, 9a) 사이에서 제1채널영역을 구성하는 상기 반도체기판(1)의 제1소정 영역과, 상기 제2 및 제3불순물 영역(9a, 9b) 사이에서 제2채널영역을 구성하는 상기 반도체 기판(1)의 제2소정영역과, 상기 제3 및 제4불순물 영역(9b, 10) 사이에서 제3채널영역을 구성하는 상기 반도체기판(1)의 제3소정영역과, 상기 반도체 기판(1)의 주면상에 있는 상기 제1 및 제3채널영역상에 형성된 제1절연막과, 상기 반도체기판(1)의 주면상에 있는 상기 제2채널 영역상에 형성된 제2절연막과, 상기 제1채널영역을 걸처서 상기 제1절연막상에 형성된 선택게이트 전극(2)과, 상기 제3채널영역을 걸쳐서 상기 제1절연막상에 형성된 콘트롤전극(4b)과, 상기 선택게이트 전극(2)과 제1콘트롤전극(4b)상에 형성된 제3절연막과, 상기 제2채널영역을 걸쳐서 상기 제2절연막상에 형성된 하부의 수직부분과 상기 제3절연막상에 형성된 상부의 수평부분을 구비하고 그리고 상기 선택 게이트 전극(2)과 상기 제1콘트롤 전극(4b)을 걸쳐서 연장되어 있는 플로우팅 게이트(3)와, 상기 플로우팅 게이트(3)상에 형성된 제4절연막 및 상기 플로우팅 게이트(3)를 걸쳐서 상기 제4절연막 상에 형성되어 상기 제1콘트롤 전극(4b)에 전기적으로 연결된 제2콘트롤 전극(4a)을 포함하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 제2콘트롤 전극(4a)는 상기 제2절연막에 형성된 콘택트 구멍(19)을 통해서 상기 제1콘트롤 전극(4b)에 전기적으로 연결되어 있는 불휘발성 반도체 기억장치.
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