KR20130037061A

KR20130037061A - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR20130037061A
Application number: KR1020110101386A
Authority: KR
Inventors: 양창원; 허황
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-10-05
Filing date: 2011-10-05
Publication date: 2013-04-15

Abstract

반도체 메모리 장치는 비트라인과 소스라인 사이에 다수의 메모리 셀들이 직렬 접속되는 셀 스트링들을 포함하는 메모리 어레이, 센싱동작 시 상기 셀 스트링들과 각각 접속된 비트라인들을 프리차지한 후, 센싱 신호에 응답하여 선택된 메모리 셀들의 문턱 전압 레벨에 따라 상기 비트라인들의 전류가 변경되는 것을 센싱하여 센싱 데이터를 출력하는 페이지 버퍼들, 제1 전류 경로를 통해 접지로 흐르는 전류와 제2 전류 경로를 통해 상기 소스라인으로 흐르는 전류를 비교하여 전류량의 차이에 따라 천이 시점이 변경되는 제1 및 제2 신호를 출력하는 기준 페이지 버퍼, 및 상기 제1 및 제2 신호를 조합하여 생성된 타이밍이 보상된 센싱 신호를 상기 페이지 버퍼들로 출력하는 펄스 생성부를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로 특히, 소스라인 바운싱 현상을 보상해줄 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.

반도체 메모리 장치는, 프로그램 동작시 외부로부터 입력된 프로그램 데이터를 각각 저장하는 페이지 버퍼와 페이지 버퍼에 저장된 프로그램 데이터에 따라 데이터가 저장되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 셀 스트링을 포함하며 셀 스트링은 비트라인과 소스라인 사이에 접속되는 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.

또한, 페이지 버퍼는 프로그램 동작 시, 프로그램 검증동작을 위한 센싱동작을 수행하며, 리드 동작시에는 선택된 메모리 셀의 프로그램 여부에 따라 변동되는 비트라인의 전위를 센싱하고 이를 데이터화하여 저장하는 동작을 수행한다.

프로그램 검증 동작 또는 리드 동작 중에 페이지 버퍼에서 수행되는 센싱 동작 시 셀 스트링이 연결된 소스 라인의 전압 레벨(SL Bias Level)은 그라운드 레벨(GND)을 유지하여야 하지만 실제로는 소스라인의 저항 성분으로 인해 셀 스트링으로 셀 전류가 흐를 때 그라운드 레벨을 유지하지 못하고 양전압 레벨로 상승하게 된다.

이로 인해 센싱 동작 시에 정확도가 떨어지거나 두 번 이상 센싱 동작을 수행하여야 함으로 인해 프로그램 동작에 소요되는 시간이 증가하는 문제점이 있다.

본 발명의 실시예는 소스라인 전압 레벨에 따라 페이지 버퍼로 입력되는 센싱 신호의 타이밍을 조절함으로써 소스라인 바운싱 현상을 보상해줄 수 있다.

반도체 메모리 장치는 비트라인과 소스라인 사이에 다수의 메모리 셀들이 직렬 접속되는 셀 스트링들을 포함하는 메모리 어레이, 센싱동작 시 상기 셀 스트링들과 각각 접속된 비트라인들을 프리차지한 후, 센싱 신호에 응답하여 선택된 메모리 셀들의 문턱 전압 레벨에 따라 상기 비트라인들의 전류가 변경되는 것을 센싱하여 센싱 데이터를 출력하는 페이지 버퍼들, 및 상기 소스라인의 전위에 따라 타이밍이 보상된 센싱 신호를 상기 페이지 버퍼들에 공급하도록 구성된 센싱 신호 생성부를 포함한다.

반도체 메모리 장치는 비트라인과 소스라인 사이에 다수의 메모리 셀들이 직렬 접속되는 셀 스트링들을 포함하는 메모리 어레이, 센싱동작 시 상기 셀 스트링들과 각각 접속된 비트라인들을 프리차지한 후, 센싱 신호에 응답하여 선택된 메모리 셀들의 문턱 전압 레벨에 따라 상기 비트라인들의 전류가 변경되는 것을 센싱하여 센싱 데이터를 출력하는 페이지 버퍼들, 및 제1 전류 경로를 통해 접지로 흐르는 전류와 제2 전류 경로를 통해 상기 소스라인으로 흐르는 전류를 비교하여 전류량의 차이에 따라 상기 타이밍이 보상된 센싱 신호를 상기 페이지 버퍼들에 공급하도록 구성된 센싱 신호 생성부를 포함한다.

반도체 메모리 장치의 동작 방법은 기준 페이지 버퍼로부터 접지로 흐르는 전류와 셀 스트링의 소스 라인으로 흐르는 전류를 비교하는 단계, 상기 접지로 흐르는 전류와 상기 소스 라인으로 흐르는 전류의 차이에 따라 천이 시점이 변경되는 제1 및 제2 신호를 출력하는 단계, 상기 제1 및 제2 신호를 조합하여 타이밍이 보상된 센싱 신호를 생성하는 단계, 및 상기 센싱 신호에 응답하여 센싱 동작을 실시하는 단계를 포함한다.

따라서 페이지 버퍼의 센싱 동작 시 정확도를 향상시킬 수 있고, 프로그램 동작을 여러 번 수행하는 것을 방지하여 프로그램 동작에 소요되는 시간을 감소시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 전류 센스 엠프(CSA) 내의 래치 회로의 세부 구성을 설명하기 위한 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 페이지 버퍼로 입력되는 신호들의 생성을 설명하기 위한 블록도이다.
도 6은 도 5에서 생성된 신호들에 의한 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 페이지 버퍼로 입력되는 신호들의 생성을 설명하기 위한 블록도이다.
도 8은 도 7에 도시된 센싱 신호 생성부의 세부 구성을 설명하기 위한 회로도이다.
도 9는 도 7에서 생성된 신호들에 의한 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 10은 소스라인 바운싱에 따른 셀 전류와 기준 전류의 변화를 비교하여 설명하기 위한 도면이다.
도 11은 소스라인 바운싱에 따른 전류 보상의 시뮬레이션 결과를 설명하기 위한 도면이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.

본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 입출력 회로(170) 및 페스/페일 체크 회로(180)를 포함한다.

메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다. 본 발명에서는 하나의 워드라인에 연결된 메모리 셀들이 하나의 물리적 페이지를 구성하는 경우를 예로 들어 설명하기로 한다.

다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 테스트 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 전압 발생 회로(130)는 데이터 저장과 관련된 테스트 동작에서는 프로그램 동작과 같이 프로그램 전압(Vpgm)과 패스 전압(Vpass)을 출력하고, 데이터 리드와 관련된 테스트 동작에서는 리드 동작과 같이 리드 전압(Vread)과 패스 전압(Vpass)을 출력할 수 있다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C01)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C11~Cn1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압(Vera)이 인가될 수 있다. 이에 따라, 선택된 셀(C01)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C01)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.

페이지 버퍼 그룹들(150)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들(C01~C0k)로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.

예를 들어, 메모리 셀(C01)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C01)의 비트라인(BL1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C01)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BL1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C01)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C01)의 비트라인(BL1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BL1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C01)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.

한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 선택된 비트라인들(예, BL1~BLk)을 모두 프리차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BL1~BLk)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.

페이지 버퍼의 구체적인 구성은 후술하기로 한다.

열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.

입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

패스/페일 체크 회로(180)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들(PF[1]~PF[k])에 응답하여 패스/페일 신호(PF_SIGNAL)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들(PF[1]~PF[k])은 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 비교 결과 신호들(PF[1]~PF[k])에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(PF_SIGNAL)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PF_SIGNAL)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정한다.

도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이고, 도 4는 도 3에 도시된 전류 센스 엠프(CSA) 내의 래치 회로의 세부 구성을 설명하기 위한 회로도이다.

도 3을 참조하면, 페이지 버퍼(PB)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(SA_SEN, SA_PRESEN_N, SA_CLAMP, SA_RST, SA_DISCH, PB_SENSE, PB_SELBL)은 제어 회로에서 출력될 수 있다. 이러한 신호들이 생성되는 과정에 대해서는 후술하기로 한다.

페이지 버퍼(PB)는 비트라인 연결 회로(BLC), 전류 센스 앰프(CSA), 래치 회로(LC)을 포함한다.

비트라인 연결 회로(BLC)의 스위칭 소자(N101)와 스위칭 소자(N103)는 각각 비트라인 선택 신호(PB_SELBL)와 연결 신호(PB_SENSE)에 응답하여 비트라인과 래치 회로(LC)를 연결하는 동작을 수행한다. 스위칭 소자(N103)와 래치 회로(LC)의 접속 노드가 제1 센싱 노드(SO)가 된다.

전류 센스 앰프(CSA)는 센싱된 데이터를 래치하기 위한 래치(SLAT), 리셋 신호(SA_RST)에 응답하여 래치(SLAT)의 제1 노드(QS)를 접지와 연결하는 스위칭 소자(N107), 클램프 신호(SA_CLAMP)에 응답하여 제2 센싱노드(SEN)에 내부 전원 전압(VCCI)을 공급하는 스위칭 소자(N105), 프리차지 신호(SA_PRESEN_N)에 응답하여 제2 센싱 노드(SEN)를 프리차지하는 스위칭 소자(P101), 래치(SLAT)의 제2 노드(QS_N)의 전위에 따라 제2 센싱 노드(SEN)를 제1 센싱 노드(SO)와 연결하여 프리차지된 제2 센싱 노드(SEN)의 전압을 제1 센싱 노드(SO)에 전달하는 스위칭 소자(N109), 센싱 신호(SA_SEN)에 응답하여 래치(SLAT)의 제1 노드(QS)에 내부 전원 전압(VCCI)을 공급하는 스위칭 소자(P103), 스위칭 소자(P103)와 래치(SLAT)의 제1 노드(QS) 사이에 접속되고 제2 센싱 노드(SEN)의 전위에 따라 래치(SLAT)의 제1 노드(QS)로 내부 전원 전압(VCCI)을 전달하는 스위칭 소자(P105), 래치(SLAT)의 제1 노드(QS)의 전위에 따라 제1 센싱 노드(SO)를 접지와 연결하는 스위칭 소자(N111), 스위칭 소자(N111)와 접지 사이에 접속되고 디스차지 신호(SA_DISCH)에 응답하여 스위칭 소자(N111)와 접지를 연결하는 스위칭 소자(N113) 및 제2 센싱 노드(SEN)의 전위를 충전하기 위한 캐패시터(CAP)를 포함한다.

도 4를 참조하면, 전류 센스 앰프(CSA)에 포함되는 래치(SLAT)는 일반적인 래치와 그 구성이 상이하다. 일반적인 래치는 제1 인버터의 출력단이 제2 인버터의 입력단과 연결되고 제2 인버터의 출력단이 제1 인버터의 입력단과 연결되도록 구성된 2개의 인버터로 구성되는데, 전류 센스 앰프(CSA)에 포함되는 래치(SLAT)는 이 중 제1 인버터의 구성이 일반적인 인버터의 구성과 상이하다. 즉, 전원전압 단자와 접지 사이에 직렬 접속된 제1 내지 제4 스위칭 소자들(P201, P203, N201, N203)을 포함한다. 제1 스위칭 소자(P201)는 리셋 신호(SA_RST)에 응답하여 전원 전압을 제2 스위칭 소자(P203)에 전달한다. 제2 스위칭 소자(P203)와 제3 스위칭 소자(N201)은 게이트가 각각 래치(SLAT)의 제2 노드(QS_N)와 연결된다. 제2 스위칭 소자(P203)는 제2 노드(QS_N)의 전위에 따라 제1 스위칭 소자(P201)로부터 전달된 전원 전압을 제1 노드(QS) 및 제3 스위칭 소자(N201)로 전달한다. 제3 스위칭 소자(N203)는 제2 노드(QS_N)의 전위에 따라 제1 노드(QS)를 접지와 연결한다. 제4 스위칭 소자(N205)는 제3 스위칭 소자(N203)와 접지 사이에 접속되고 센싱 신호(SA_SEN)에 응답하여 제3 스위칭 소자(N203)와 접지를 연결한다. 래치(SLAT)의 제1 인버터는 일반적인 경우와 달리 제1 스위칭 소자(P201)와 제4 스위칭 소자(N203)를 더 포함하는데, 이는 센싱 동작 중에 전류가 접지로 누설되는 것을 미리 차단하기 위한 것이다.

도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 페이지 버퍼로 입력되는 신호들의 생성을 설명하기 위한 블록도이다.

앞서 설명한 바와 같이, 페이지 버퍼로 입력되는 신호들은 제어 회로에서 생성될 수 있다.

도 5를 참조하면, 제어 회로는 PVT 보상회로(210)와 신호 생성회로(220)를 포함한다.

PVT 보상 회로(210)는 파라미터(Parameter), 전압(Voltage) 및 온도(temperature)의 변화를 보상할 수 있는 회로이다. PVT 보상 회로(210)는 기준 전류 생성부(212), 밴드갭 전압 생성부(214) 및 문턱전압 생성부(216)를 포함한다.

기준 전류 생성부(212)는 페이지 버퍼에 이용될 전류들을 생성할 때에 기준이 되는 기준 전류를 생성하여 출력한다. 밴드 갭 전압 생성부(214)는 온도 변화에 관계없이 일정한 밴드 갭 전압(VBG)을 출력한다. 문턱전압 생성부(216)는 밴드 갭 전압 생성부(214)로부터 밴드 갭 전압(VBG)을 입력받아 다양한 크기의 문턱 전압 수준의 전압(예: 1.5V 또는 1.8V)을 생성한다.

신호 생성 회로(220)는 클램프 신호 생성부(222), 프리차지 신호 생성부(224), 연결 신호 생성부(226) 및 센싱 신호 생성부(228)를 포함한다.

클램프 신호 생성부(222)는 기준 전류 생성부(212)로부터 기준 전류를 입력받아 클램프 신호(SA_CLAMP)를 출력한다. 프리차지 신호 생성부(224) 역시 기준 전류 생성부(212)로부터 기준 전류를 입력받아 프리차지 신호(SA_PRESEN_N)를 출력한다. 연결 신호 생성부(226)는 문턱 전압 생성부(216)로부터 문턱 전압 크기의 전압을 입력받아 연결 신호(PB_SENSE)를 출력한다. 센싱 신호 생성부(228) 역시 문턱 전압 생성부(216)로부터 문턱 전압 크기의 전압을 입력받아 펄스 형태의 센싱 신호(SA_SENGEN)를 생성한다. 이 센싱 펄스들(SA_SENGEN)은 버퍼 회로를 거쳐 센싱 신호(SA_SEN)로서 각 페이지 버퍼들(230<1>~230<k>)로 입력된다.

페이지 버퍼로 입력되는 여러 신호들 중 위에서 언급한 클램프 신호(SA_CLAMP), 프리차지 신호(SA_PRESEN_N), 연결 신호(PB_SENSE), 센싱 신호(SA_SEN) 들은 페이지 버퍼의 동작에 있어서 중요한 신호들이기 때문에, PVT 보상 회로로부터 생성되도록 함으로써 파라미터(Parameter), 전압(Voltage) 또는 온도(temperature)가 변경되어도 페이지 버퍼의 동작이 영향을 받지 않도록 한다.

상세하게는 클램프 신호(SA_CLAMP), 프리차지 신호(SA_PRESEN_N), 연결 신호(PB_SENSE)는 파라미터(Parameter), 전압(Voltage) 또는 온도(temperature)가 변경되면 이에 따라 전압 레벨(bias level)이 변경되고, 센싱 신호(SA_SENGEN)는 펄스 타이밍(pulse timing)이 변경된다.

이하에, 상기 신호들이 입력되는 페이지 버퍼(PB)의 센싱 동작을 설명하기로 한다.

도 6은 도 5에서 생성된 신호들에 의한 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.

도 3 및 도 6을 참조하면, 페이지 버퍼의 센싱 동작은 다음의 여섯 단계로 구분된다.

<워드라인 전압 상승(WL Rising) 단계(T1)>

타이밍도에는 표시되어 있지 않지만 리드 동작을 실시할 선택된 워드라인에는 리드 전압이 인가되고, 비선택된 워드라인에는 패스 전압(약 6,5V)이 인가된다. 또한 드레인 선택 라인과 소스 선택 라인에도 전원 전압 레벨의 전압(예: 4.5V 이상)이 인가된다.

리센 신호(SA_RST)를 일정시간 하이 레벨로 인가하여 스위칭 소자(N107)를 턴 온 시켰다가 다시 턴 오프 시킴으로써 래치(SLAT)의 제1 노드(QS)를 로우 레벨 전위로, 제2 노드(QS_N)는 하위 레벨 전위로 만들어준다. 따라서 래치(SLAT)는 '1' 데이터를 저장한 상태로 초기화된다.

기준 전류를 흘려주기 위해 전류 센스 앰프(CSA) 내의 프리차지회로(P101)에 프리차지 신호(SA_PRESEN_N)를 인가하되, 전원 전압 레벨(예: VDD)과 그라운드 전압 레벨(예: GND)의 중간 값으로 적절하게 조절하여 인가해줌으로써 비트라인에 약 500nA 의 전류를 흘려줄 준비를 한다.

<사전 센싱(Pre-Sensing)을 위한 프리차지 단계(T2)>

사전 센싱 동작은 소스 라인 바운싱(Source Line Bouncing)을 감소시키기 위해 실시한다.

전류 센스 앰프(CSA) 내의 프리차지회로(P101)에 프리차지 신호(PRESEN_N)를 인가하여 기준 전류가 500nA가 되면, 연결신호(PBSENSE)를 하이 레벨(예: 0.5V+Vt)로 인가하여 스위칭 소자(N103)를 턴온 시켜 500nA 의 기준 전류로 비트라인(BL)을 프리차지한다.

선택된 메모리 셀의 프로그램 여부에 따른 문턱 전압의 변화에 따라 비트라인(BL)의 전압 레벨이 올라가고, 소스라인(SL) 쪽 역시 셀 전류(cell current)에 따라 소스라인 바운싱 레벨(SL Bouncing level)이 올라간다. 이와 같이 소스라인(SL)을 그라운드 상태(GND)로 유지하여도 셀 전류로 인해 소스 라인의 전압 레벨이 상승하게 된다.

<사전 센싱(Pre-Sensing) 단계(T3)>

상기 프리차지 단계에서 설명한 바와 같이, 비트라인(BL)과 셀 스트링이 연결되었기 때문에 선택된 메모리 셀의 문턱 전압에 따라 셀 스트링에 셀 전류가 흐르게 된다.

이때 센싱 신호(SA_SEN)를 로우 레벨로 내렸다가 하이 레벨로 올리면서 센싱 동작을 수행한다.

셀 전류가 500nA 이상 흐를 경우에는 비트라인의 전위가 떨어지게 된다. 따라서 제1 센싱 노드(SO)의 전위와 제2 센싱 노드(SEN)의 전위가 떨어지게 되고, 센싱 신호(SA_SEN)가 일정 시간 로우 레벨로 인가되면 전류 센스 앰프(CSA)의 스위칭 소자(P105)에 의해 래치(SLAT)의 제2 노드(QS_N)의 전위가 로우 레벨로 변경된다. 따라서 래치(SLAT)에 저장된 데이터가 '1' 데이터에서 '0' 데이터로 변경된다.

셀 전류가 500nA 미만으로 흐를 경우에는 비트라인의 전위가 프리차지 레벨로 유지되므로 센싱 신호(SA_SEN)가 일정 시간 로우 레벨로 인가되더라도 래치(SLAT)의 제2 노드(QS_N)의 전위가 하이 레벨 상태를 유지한다. 따라서 래치(SLAT)에 저장된 데이터는 변경되지 않는다.

앞서 설명한 바와 같이, 사전 센싱 동작은 소스라인 바운싱을 방지하기 위한 동작이다. 예를 들어, 100nA의 셀 전류를 기준으로 소거 셀(Erase Cell) 과 프로그램 셀(Program Cell)을 구분한다고 가정하면, 셀 전류가 100nA 보다 큰 소거 셀이 선택된 메모리 셀과 동일 페이지의 메모리 셀들 중 다수를 차지할 경우 100nA 이하의 셀 전류를 갖는 프로그램 셀을 찾아내는데 영향을 주기 때문에 실제 센싱을 하기 전에 이러한 소거 셀들 중 일부를 걷어내는데 목적이 있다. 따라서 이 동작 이후에는 소스 라인 바운싱 양이 줄어들게 된다.

<비트라인 전위 회복(BL Recovery) 단계(T4)>

비트라인 전위를 회복시키는 단계는 사전 센싱 동작을 실시한 후 메인 센싱 동작을 준비하는 단계이다.

사전 센싱 단계에서 래치(SLAT)의 제2 노드(QS_N)의 전위가 로우 레벨로 변경된 비트라인 즉, 셀 전류가 500nA 이상으로 흐른 비트라인을 디스차지시켜 접지 상태를 유지시킨다. 래치(SLAT)의 제1 노드(QS)의 전위가 하이 레벨로 변경되므로 스위칭 소자(N215)가 턴온되고, 하이 레벨의 디스차지 신호(SA_DISCH)가 인가되면 스위칭 소자(N217)가 턴온되어 제1 센싱 노드(SO)가 접지와 연결되므로 해당 비트라인이 디스차지된다. 이때, 제2 노드(QS_N)의 전위가 여전히 하이 레벨인 비트라인들은 단순 프리차지 동작을 수행하여 하이 레벨을 유지시킨다. 디스차지되는 비트라인들의 영향으로 래치(SLAT)의 제2 노드(QS_N)의 전위가 하이 레벨을 유지하고 있는 비트라인의 전위가 영향을 받을 수 있기 때문이다. 즉, 하이 레벨을 유지하는 비트라인에는 마찬가지로 하이레벨로 유지되는 비트라인이 인접할 수도 있고 디스차지되는 비트라인이 인접할 수도 있기 때문에 이 두 가지 경우에 상관 없이 동일한 비트라인 전압 레벨을 유지해주기 위해서이다.

이러한 차이는 도면 상에서는 표시가 안될 정도로 작을 수 있으나, 그 작은 차이가 최종적인 센싱 결과에 큰 영향을 주게 된다. 이와 같은 차이를 최소화하기 위해서 일정 시간 동안 비트라인의 전위를 회복시키는 단순 프리차지 동작을 실시한다.

한편, 프리차지 신호(SA_PRESEN_N)가 로우 레벨로 인가되면서 비트라인(BL)을 프리차지해 주는 역할을 하는 동안 클램프 신호(SA_CLAMP)는 하이 레벨로 인가된다. 이는 다음에 오는 메인 센싱 부분에서 셀 전류가 기준 전류 이상으로 큰 메모리 셀들이 센싱 동작에 영향을 주는 것을 막기 위한 것이다.

<메인 센싱(Main-Sensing) 단계(T5)>

비트라인 전위를 회복시키기 위한 프리차지 동작을 중지하고 제2 센싱 노드(SEN)의 전위에 따라 래치(SLAT)의 제2 노드(QS_N)의 전위를 결정하는 단계이다.

사전 센싱 동작에서는 PVT 보상회로와 상관없이 항상 동일한 타이밍에 센싱 신호(SA_SEN)가 천이되는데, 메인 센싱 동작에서는 PVT(Parameter, Voltage, Temperature)에 따라서 천이되는 타이밍이 바뀌게 되어 센싱의 정확도를 올려준다.

사전 센싱 동작과 동작이 동일하나, 기준 전류가 더 작다. 예를 들면, 기준 전류는 100nA일 수 있다.

기준 전류를 흘려주기 위해 전류 센스 앰프(CSA) 내의 프리차지회로(P201)에 로우 레벨의 프리차지 신호(PRESEN_N)를 인가하되, 기준 전류가 100nA가 되도록 프리차지 신호(PRESEN_N)의 레벨을 적절하게 조절하여 인가한다. 비트라인(BL)과 셀 스트링이 연결되었기 때문에 선택된 메모리 셀의 문턱 전압에 따라 셀 스트링에 셀 전류가 흐르게 된다.

셀 전류가 100nA 이상 흐를 경우에는 비트라인의 전위가 낮아지게 된다. 따라서 제1 센싱 노드(SO)의 전위와 제2 센싱 노드(SEN)의 전위가 크게 낮아지게 되고, 센싱 신호(SA_SEN)가 일정 시간 로우 레벨로 인가되면 전류 센스 앰프(CSA)의 스위칭 소자(P105)에 의해 래치(SLAT)의 제2 노드(QS_N)의 전위가 로우 레벨로 변경된다. 따라서 래치(SLAT)에 저장된 데이터가 '1' 데이터에서 '0' 데이터로 변경된다. 선택된 메모리 셀은 '1' 데이터가 저장된 소거 셀이다.

셀 전류가 100nA 미만으로 흐를 경우에는 비트라인의 전위가 프리차지 레벨로 유지되므로 센싱 신호(SA_SEN)가 일정 시간 로우 레벨로 인가되더라도 래치(SLAT)의 제2 노드(QS_N)의 전위가 하이 레벨 상태를 유지한다. 따라서 래치(SLAT)에 저장된 데이터는 변경되지 않는다. 선택된 메모리 셀은 '0' 데이터가 저장된 프로그램 셀이다.

따라서, 기준 전류와 셀 전류를 비교하여 메모리 셀에 저장된 데이터를 독출할 수 있다.

<비트라인 디스차지(BL Discharge) 단계(T6)>

모든 비트라인들을 디스차지시킨다. 또한, 모든 신호들, 워드라인들, 드레인 선택 라인 및 소스 선택 라인 역시 디스차지하여 초기 상태로 만들어준다.

도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 페이지 버퍼로 입력되는 신호들의 생성을 설명하기 위한 블록도이다.

도 7을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 제1 실시예에 따른 반도체 메모리 장치와 비교했을 때 제어 회로 내에 포함되는 센싱 신호 생성부(328)의 구성에만 차이가 있다.

따라서 동일한 구성에 대한 설명은 생락하기로 한다.

센싱 신호 생성부(328) 내에 소스 라인 바운싱을 보상해 줄 수 있는 피드백 회로(Feedback)가 포함될 수 있다.

도 8은 도 7에 도시된 센싱 신호 생성부의 세부 구성을 설명하기 위한 회로도이다.

도 8을 참조하면, 센싱 신호 생성부(328)는 기준 페이지 버퍼(REF_PB), 제1 전류 경로부(410), 제2 전류 경로부(420) 및 펄스 생성부(430)를 포함한다.

기준 페이지 버퍼(REF_PB)는 지금까지 설명한 다른 페이지 버퍼들과 동일한 구성을 갖는다. 다만, 제1 전류 경로부(410)를 통해 기준 전류(I-trip)가 흐르도록 프리차지 동작을 수행한다는 것이 특징이다.

제1 전류 경로부(410)는 기준 페이지 버퍼(REF_PB)의 연결 회로(PB_SENSE)와 접지(GND) 사이에 직렬 접속된 제1 스위칭 소자(N303) 및 제2 스위칭 소자(N305)를 포함한다. 제1 스위칭 소자(N303)는 기준 바이어스 신호(Ref.Bias)에 응답하여 기준 페이지 버퍼(REF_PB)와 제2 스위칭 소자(N305)를 연결한다. 제2 스위칭 소자(N305)는 인에이블 신호(EN)에 응답하여 제1 스위칭 소자(N303)와 접지(GND)를 연결한다.

제2 전류 경로부(420)는 제1 전류 경로부(810)와 병렬로 접속되며, 기준 페이지 버퍼(REF_PB)의 연결 회로(PB_SENSE)와 소스라인(SL) 사이에 직렬 접속된 제3 스위칭 소자(N307) 및 제4 스위칭 소자(N309)를 포함한다. 제3 스위칭 소자(N307)는 기준 바이어스 신호(Ref.Bias)에 응답하여 기준 페이지 버퍼(REF_PB)와 제4 스위칭 소자(N309)를 연결한다. 제4 스위칭 소자(N309)는 반전 인에이블 신호(EN_COMP)에 응답하여 제3 스위칭 소자(N307)와 소스라인(SL)을 연결한다.

펄스 생성부(430)는 기준 페이지 버퍼(REF_PB)로부터 제1 신호 및 제2 신호를 입력 받아 펄스 형태의 센싱 신호(SA_SEN)를 생성한다.

이하에, 상기 구성을 갖는 센싱 신호 생성부(328)에서 소스 라인 바운싱이 보상된 센싱 신호를 생성하는 방법을 설명하기로 한다.

도 9는 도 7에서 생성된 신호들에 의한 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.

도 9의 타이밍도에 관한 것들 중 앞서 도 6에서 설명한 것과 중복되는 내용은 생략하기로 한다.

소스라인(SL)은 센싱 동작시 셀 스트링의 소스 역할을 하는데, 소스라인(SL)을 강제적으로 접지(GND)로 잡아주었음에도 불구하고 셀 스트링에 셀 전류가 흐르게 되면 소스 라인 바운싱이 발생되어 센싱 동작에 악영향을 준다.

본 발명에서는 이러한 원리를 센싱 신호 생성부(328)에도 그대로 적용하여 소스 라인 바운싱을 보상해준다.

도 8 및 도 9를 참조하면, 본 발명의 제 2 실시예에 따른 센싱 신호 생성부(328)는 소스라인 바운싱을 보상해줄 수 있는 회로로서 제2 전류 경로부(420)를 더 포함하는데, 제2 전류 경로부(420)는 일단이 접지가 아닌 소스 라인(SL)에 연결된다.

기준 페이지 버퍼(REF_PB)에서 제1 전류 경로부(410)와 제2 전류 경로부(420)로 기준 전류(I-trip)를 흘려주면, 화살표 방향으로 전류가 흐르게 된다. 상세하게는, 기준 바이어스 신호(Ref.Bias)는 항상 입력되고 있는 상태이므로 제1 스위칭 소자(N303)와 제3 스위칭 소자(N307)은 항상 턴온 상태이다. 인에이블 신호(EN)가 하이 레벨로 입력되면 제2 스위칭 소자(N305)가 턴온되어 제1 전류 경로부(410)로는 전류가 흐르게 되고 제4 스위칭 소자(N309)는 턴온되지 않아 제2 전류 경로부(420)로는 전류가 흐르지 않게 된다. 그 후, 인에이블 신호가 로우 레벨로 입력되면 반대로 제4 스위칭 소자(N309)가 턴온되어 제2 전류 경로부(420)로는 전류가 흐르게 되고 제3 스위칭 소자는(N305)는 턴온되지 않아 제1 전류 경로부(410)로는 전류가 흐르지 않게 된다. 이때 제1 전류 경로부(410)는 접지(GND)와 연결되어 있기 때문에 제1 전류 경로부(410)를 통해서는 기준 전류(I-trip) 만큼의 전류가 흐른다고 하면 제2 전류 경로부(420)는 소스라인(SL)과 연결되어 있기 때문에(소스라인 바운싱에 의해 소스라인의 전압 레벨이 접지 레벨보다 상승되었다고 가정하면) 제 2 전류 경로부(420)를 통해서는 기준 전류 보다 적은 양의 전류(I-trip-α)가 흐르게 된다. 즉, 소스 라인의 전압 레벨(SL bias level)에 따라서 제2 전류 경로부(420)로 흐르는 전류의 양이 달라지게 된다.

이와 같이 제1 전류 경로부(410)를 통해서 흐르는 전류와 제2 전류 경로부(420)를 통해서 흐르는 전류에 차이가 있기 때문에, 상세하게는 제2 전류 경로부(410)를 통해서 더 적은 양의 전류가 흐르기 때문에 제1 전류 경로부(410)를 통해서 전류가 흐르는 경우보다 제2 전류 경로부(420)를 통해서 전류가 흐르는 경우에 기준 페이지 버퍼(REF_PB)에서의 센싱 동작 시 래치(SLAT)의 제1 노드(QS) 및 제2 노드(QS_N)의 전위가 변경되는 시점이 늦어지게 된다. 즉, 기준 페이지 버퍼(REF_PB)의 래치(SLAT)의 제1 노드(QS) 및 제2 노드(QS_N)의 파형이 천이되는 타이밍이 달라지게 된다. 이는 기준 페이지 버퍼(REF_PB) 내의 스위칭 소자(P403)의 턴온 정도와 관련이 있다.

펄스 생성부(430)는 기준 페이지 버퍼(REF_PB)의 래치(SLAT)의 제1 노드(QS) 및 제2 노드(QS_N)와 연결되어 제1 노드(QS) 및 제2 노드(QS_N)의 파형을 합성하여 펄스를 생성한다. 즉, 펄스 형태의 센싱 신호(SA_SEN)를 생성하여 출력한다. 이때 펄스 생성부(430)에서 생성된 펄스는 파라미터, 전압, 온도(PVT) 변화를 보상함과 동시에 소스라인 바운싱까지 보상한 펄스이다. 즉, 파라미터, 전압, 온도, 소스 바운싱 모두에 대해 보상된 타이밍에 천이하는 펄스이다.

이와 같이, 본 발명의 실시예에 따른 센싱 신호 생성부(328)는 파라미터, 전압, 온도 외에 소스 라인 바운싱의 영향까지 반영한 센싱 신호(SA_SEN)를 생성한다.

펄스 생성부(430)에서 출력된 소스라인 바운싱 보상된 센싱 신호(SA_SEN)가 페이지 버퍼 내의 전류 센싱 블록(CSA)에 입력되면, 소스라인 바운싱 보상된 센싱 신호(SA_SEN)에 따라 센싱 동작을 수행함으로써 소스라인 바운싱에 영향을 받지 않고 센싱 동작을 수행할 수 있다.

도 9의 소스라인(SL) 파형도 중 왼쪽 표시 부분은, 사전 센싱 동작의 프리차지 동작 시 소스라인(SL)을 연결 신호 생성부에 연결하면 소스라인(SL)의 전압 레벨에 따라서 연결신호(SA_PRESEN_N)가 변경되면서 보상이 이루어진다는 것을 설명하는 것이다.

도 9의 소스라인(SL) 파형도 중 오른쪽 표시 부분은 센싱 신호(SA_SEN) 파형의 천이 타이밍을 변경해줌으로써 소스라인 바운싱의 보상이 이루어진다는 것을 설명하는 것이다.

도 10은 소스라인 바운싱에 따른 셀 전류와 기준 전류의 변화를 비교하여 설명하기 위한 도면이고, 도 11은 소스라인 바운싱에 따른 전류 보상의 시뮬레이션 결과를 설명하기 위한 도면이다.

도 10은 본 발명의 실시예에 따른 센싱 신호 생성부를 실제로 구현하는 경우 주의해야 할 사항을 설명한다.

도 10을 참조하면, 셀 스트링과 제2 전류 경로부는 모두 소스라인(SL)에 연결되는데, 소스라인의 전압 레벨(SL Bias)에 따라 제2 전류 경로부를 통해 흐르는 전류의 양(I-trip)이 변경되는 정도와, 소스라인의 전압 레벨(SL Bias)에 따라 셀 스트링에 흐르는 셀 전류 양이 변경되는 정도(즉, 양 그래프의 기울기)가 다르기 때문에 회로 설계 시 기준 전류와 셀 전류의 매칭(matching)이 필요하다.

도 11을 참조하면, 셀 전류(I-Cell)가 셀 스트링에 흐르는 전류의 양을 나타내고 기준 전류(I-Ref)가 제2 전류 경로부에 흐르는 전류의 양을 나타내는데, 기준 전류(I-ref)는 트랜지스터 사이즈 변경(TR sizing)을 통해서 전류의 양을 변경시켜 줄 수 있다는 것을 보여준다. 결과적으로 전류 커브에서 기울기가 50% 정도 차이가 나면 보상(compensation)이 50% 밖에 되지 않기 때문에 정교한 매칭이 필요하다는 것을 알 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
120: 제어 회로 130: 전압 발생 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 열선택 회로 170: 입출력 회로
180: 패스/페일 체크 회로

Claims

비트라인과 소스라인 사이에 다수의 메모리 셀들이 직렬 접속되는 셀 스트링들을 포함하는 메모리 어레이;
센싱동작 시 상기 셀 스트링들과 각각 접속된 비트라인들을 프리차지한 후, 센싱 신호에 응답하여 선택된 메모리 셀들의 문턱 전압 레벨에 따라 상기 비트라인들의 전류가 변경되는 것을 센싱하여 센싱 데이터를 출력하는 페이지 버퍼들; 및
상기 소스라인의 전위에 따라 타이밍이 보상된 센싱 신호를 상기 페이지 버퍼들에 공급하도록 구성된 센싱 신호 생성부를 포함하는 반도체 메모리 장치.
비트라인과 소스라인 사이에 다수의 메모리 셀들이 직렬 접속되는 셀 스트링들을 포함하는 메모리 어레이;
센싱동작 시 상기 셀 스트링들과 각각 접속된 비트라인들을 프리차지한 후, 센싱 신호에 응답하여 선택된 메모리 셀들의 문턱 전압 레벨에 따라 상기 비트라인들의 전류가 변경되는 것을 센싱하여 센싱 데이터를 출력하는 페이지 버퍼들; 및
제1 전류 경로를 통해 접지로 흐르는 전류와 제2 전류 경로를 통해 상기 소스라인으로 흐르는 전류를 비교하여 전류량의 차이에 따라 상기 타이밍이 보상된 센싱 신호를 상기 페이지 버퍼들에 공급하도록 구성된 센싱 신호 생성부를 포함하는 반도체 메모리 장치.
비트라인과 소스라인 사이에 다수의 메모리 셀들이 직렬 접속되는 셀 스트링들을 포함하는 메모리 어레이;
센싱동작 시 상기 셀 스트링들과 각각 접속된 비트라인들을 프리차지한 후, 센싱 신호에 응답하여 선택된 메모리 셀들의 문턱 전압 레벨에 따라 상기 비트라인들의 전류가 변경되는 것을 센싱하여 센싱 데이터를 출력하는 페이지 버퍼들;
제1 전류 경로를 통해 접지로 흐르는 전류와 제2 전류 경로를 통해 상기 소스라인으로 흐르는 전류를 비교하여 전류량의 차이에 따라 천이 시점이 변경되는 제1 및 제2 신호를 출력하는 기준 페이지 버퍼; 및
상기 제1 및 제2 신호를 조합하여 생성된 타이밍이 보상된 센싱 신호를 상기 페이지 버퍼들로 출력하는 펄스 생성부를 포함하는 반도체 메모리 장치.
기준 페이지 버퍼로부터 접지로 흐르는 전류와 셀 스트링의 소스 라인으로 흐르는 전류를 비교하는 단계;
상기 접지로 흐르는 전류와 상기 소스 라인으로 흐르는 전류의 차이에 따라 천이 시점이 변경되는 제1 및 제2 신호를 출력하는 단계;
상기 제1 및 제2 신호를 조합하여 타이밍이 보상된 센싱 신호를 생성하는 단계; 및
상기 센싱 신호에 응답하여 센싱 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.