KR100634272B1 - 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 데이터 기입 방법 Download PDF

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Abstract

불휘발성 반도체 기억 장치가 개시되었다. 이 장치는 워드선 및 비트선에의 인가 전압에 따라 전하 축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시홀드 전압이 변화하고, 스레시 홀드 전압에 따른 값의 데이터를 기억하는 메모리 셀을 가지고, n비트(n≥2)의 다치 데이터를 병렬로 또한 페이지 단위로 메모리 셀에 기입하도록 한다. 이 장치는 기입 동작 시에, 워드선에 펄스형의 워드선 전압을 인가하여 메모리 셀에 데이터의 기입을 행하고, 이 때, 기입 대상인 메모리 셀에 실질적으로 데이터의 기입이 이루어지는 시간에 대응하는 실질적인 워드선 전압의 펄스폭을 기입 데이터에 따라 제어하도록 한 기입 제어 수단을 가진다.
기입 데이터, 비트선 전압, 워드선, 펄스폭, 타이밍.

Description

불휘발성 반도체 기억 장치 및 그 데이터 기입 방법 {NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND DATA WRITING METHOD THEREOF}
도 1은 1개의 메모리 셀 트랜지스터에 3비트로 이루어지고 8치를 취하는 데어터를 기억하는 경우의 데이터 내용과 스레시홀드 전압과의 대응 관계 및 기입 시의 이상적인 비트선 전압 및 실제의 비트선 전압의 인가예를 설명하기 위한 약선도.
도 2는 셀프 부스트(self boost)를 사용한 기입 동작을 설명하기 위한 등가 회로도.
도 3은 본 발명이 적용되기 이전의 8치형의 NAND형 플래시 메모리의 주요 부분의 구성을 나타낸 회로도.
도 4는 본 발명이 적용되기 이전의 8치형의 NAND형 플래시 메모리의 기입 동작을 설명하기 위한 타이밍 차트.
도 5는 NAND형 플래시 메모리에 있어서 ISPP를 사용하여 기입을 행한 경우의, 메모리 셀의 스레시홀드 전압 변화의 워드선 전압의 펄스폭 의존성을 나타낸 그래프.
도 6은 본 발명의 원리를 설명하기 위한 약선도(略線圖).
도 7은 본 발명의 한 실시 형태에 의한 8치형(値型)의 NAND형 플래시 메모리 의 주요부 구성을 나타낸 회로도.
도 8은 본 발명의 한 실시 형태에 의한 8치형 NAND형 플래시 메모리의 메모리 셀 어레이의 등가(等價) 회로도.
도 9는 본 발명의 한 실시 형태에 의한 8치형 NAND형 플래시 메모리의 기입 동작을 설명하기 위한 타이밍 차트.
도 10은 본 발명의 한 실시 형태에 의한 8치형 NAND형 플래시 메모리의 베리파이 동작을 설명하기 위한 타이밍 차트.
도 11은 본 발명의 한 실시 형태에 의한 8치형 NAND형 프래시 메모리의 통상 독출(讀出) 동작을 설명하기 위한 타이밍 차트.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이, 2: 비트선 전압 발생 회로, 3: 독출/베리파이 제어 회로, A0, A1: 메모리 스트링, WL0∼WL15: 워드선, BL0, BL1: 비트선, LQ0∼LQ2: 래치 회로, VBL1∼VBL3: 비트선 전압 공급 라인.
본 발명은 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 관한 것이며, 특히 1개의 메모리 셀에 2비트 이상의 다치 데이터를 기억하는 다치형 불휘발성 반도체 기억 장치 및 그 데이터 기입에 적용하여 바람직한 것이다.
최근, 각종 기록 장치나 하드 디스크 장치와 비교하여 전기적 특성이 우수한 플래시 메모리(flash memory)가 영상·음성 기기나 휴대용 정보 기기 등에서의 기록 매체로서 보급되고 있다. 플래시 메모리는 전기적 재기입이 가능한 불휘발성 반도체 기억 장치이며, 대별하여 그 메모리 셀의 접속 관계 및 구조로부터 NOR형과 NAND형으로 구분된다. 또, 플래시 메모리 등의 불휘발성 반도체 기억 장치에 있어서는, 1개의 메모리 셀에 대하여, "0", "1" 의 2개의 값을 취하는 데이터를 기억하는 2치형의 것이 보통이지만, 최근에는 반도체 기억 장치의 대용량화의 요구에 따라, 1개의 메모리 셀에 3치 이상(2비트 이상)의 다치 데이터를 기억하는 이른바 다치형의 불휘발성 반도체 기억 장치가 제안되어 있다.
그와 같은 다치형의 불휘발성 반도체 기억 장치로서는, 예를 들면, 1개의 메모리 셀 트랜지스터에 2비트로 이루어지고, 4치를 취하는 데이터를 기억하는 4치형의 NAND형 플래시 메모리나, 1개의 메모리 셀 트랜지스터에 3비트로 이루어지고, 8치를 취하는 데이터를 기억하는 8치형의 NAND형 플래시 메모리 등이 있다.
도 1에, 8치형의 NAND형 플래시 메모리에 있어서의 메모리 셀 트랜지스터의 스레시홀드 전압 Vth의 분포와 데이터 내용과의 대응 관계를 나타냈다. 도 1에서, 그래프의 종축은 메모리 셀 트랜지스터의 스레시홀드 전압 Vth를 나타내고, 그래프의 횡축은 메모리 셀 트랜지스터의 분포 빈도를 나타낸다.
도 1에 나타낸 바와 같이, 8치형의 NAND형 플래시 메모리에 있어서, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth는 "000", "001", "010", "011", "100", "101", "110", "111"의 각 데이터 내용에 대응하는 8상태(분포 7∼분포 0)를 취한다. 도 1 중, VVF1, VVF2, VVF3, VVF4, VVF5, VVF6, VVF7은 각 상태에 대응하는 베 리파이 동작에서의 독출 시의 선택 워드선 전압을 표시하고, VRD1, VRD2, VRD3, VRD4, VRD5, VRD6, VRD7은 각 상태에 대응하는 통상 독출 동작에서의 선택 워드선 전압을 표시한다. 그 대소 관계는 VVF > VRD7 > VVF6 > VRD6 > VVF5 > VRD5 > VVF4 > VRD4 > VVF3 > VRD3 > VVF2 > VRD2 > VVF1 > VRD1로 되고, 일예를 들면, VVF7 = 3.8V, VRD7 = 3.6V, VVF6 = 3.2V, VRD6 = 3.0V, VVF5 = 2.6V, VRD5 = 2.4V, VVF4 = 2.0V, VRD4 = 1.8V, VVF3 = 1.4V, VRD3 = 1.2V, VVF2 = 0.8V, VRD2 = 0.6V, VVF1 = 0.2V, VRD1 = 0V이다.
그런데, 일반적으로 다치형의 NAND형 플래시 메모리에 있어서는, 메모리 셀에의 데이터 기입 방법으로서, 기입 데이터에 따라 비트선 전압을 변경하여, 다치 데이터를 일괄(병렬)하여 기입하는, 이른바 다치 병렬 기입이 그 기입 동작의 고속화를 도모하는 관점에서 채용된다. 이 8치형의 NAND형 플래시 메모리의 경우, 이상적으로는, 도 1 (a)에 나타낸 바와 같이, 예를 들면, 기입 데이터가 "000"인 경우의 비트선 전압을 0V로, 기입 데이터가 "001"인 경우의 비트선 전압을 0.6V로, 기입 데이터가 "010"인 경우의 비트선 전압을 1.2V로, 기입 데이터가 "011"인 경우의 비트선 전압을 1.8V로, 기입 데이터가 "100"인 경우의 비트선 전압을 2.4V로, 기입 데이터가 "101"인 경우의 비트선 전압을 3.0V로, 기입 데이터가 "110"인 경우의 비트선 전압을 3.6V로, 기입 데이터가 "111"인 경우의 비트선 전압을 8.0V로 설정하면, 기입 레벨이 상이한 모든 데이터의 기입을 거의 동시에 종료시키는 것이 가능하다.
그러나, 실제의 NAND형 플래시 메모리의 기입 동작에 있어서는, 성(省)전력화 및 소자 면적의 저감을 도모하는 관점에서, 이른바 셀프 부스트(self boost) 또는 로컬(local) 셀프 부스트라고 하는 수법이 사용된다.
여기에서, 도 2를 참조하여, 셀프 부스트를 사용한 기입 방법에 대하여 설명한다. NAND형 플래시 메모리에 있어서의 메모리 셀은 플로팅 게이트 FG 및 컨트롤 게이트 CG를 가지는 MOS 트랜지스터에 의해 구성되어 있다. 그리고, 이 메모리 셀 트랜지스터가 소정의 복수개 직렬로 접속된 것에 의해 메모리 스트링이 구성되어 있다. NAND형 프래시 메모리의 메모리 셀 어레시에 있어서는, 메모리 스트링이 복수개 병렬로 배치되고, 동일행의 메모리 셀 트랜지스터가 공통의 워드선에 의해 접속되어 있다. 도 2에 나타낸 예에서는, 8개가 직렬로 접속된 메모리 셀 트랜지스터 M0∼M7에 의해 1개의 메모리 스트링이 구성되어 있다. 메모리 스트링의 일단(메모리 셀 트랜지스터(M7)의 드레인)은 선택 트랜지스터 DS를 통해 비트선 BL과 접속되고, 메모리 스트링의 타단(메모리 셀 트랜지스터(M0)의 소스)은 선택 트랜지스터 SS를 통해 소스선 SL과 접속되어 있다. 그리고, 메모리 셀 트랜지스터(M0∼M7)의 컨트롤 게이트가 각각 워드선(WL0∼WL7)과 접속되고, 선택 트랜지스터 DS의 게이트가 드레인측 선택 게이트선 DSG와 접속되고, 선택 트랜지스터 SS의 게이트가 소스측 선택 게이트선 SSG와 접속되어 있다.
셀프 부스트를 사용한 기입 방법에 있어서는, 드레인측 선택 게이트선 DSG의 전압이 Vcc 레벨로 설정되는 동시에, 소스측 선택 게이트선 SSG의 전압이 GND 레벨로 설정된다. 그리고, 어드레스 디코드 신호에 의해 기입 대상이 되는 메모리 스트링이 선택되면, 선택된 메모리 스트링과 접속된 비트선이 기입 데이터에 따른 전압 VBL로 설정되는 동시에, 비선택의 메모리 스트링과 접속된 비트선이 프리차지 레벨(pre-charge level) 그대로 플로팅 상태가 된다. 그 후, 기입 대상 페이지로 된 선택 워드선(도 2에 나타낸 예에서는 워드선(WL4))이 소정의 기입 전압 VPGM으로 설정되는 동시에, 그 이외의 비선택 워드선이 기입 패스 전압 Vpass(< VPGM)로 설정되어, 기입 대상인 메모리 셀 트랜지스터에 데이터의 기입이 이루어진다.
이 때, 기입 데이터가 소거 상태와 동일(즉, 기입 데이터가 "111")한 메모리 셀 트랜지스터의 채널 및 비선택측의 메모리 스트링의 메모리 셀 트랜지스터의 채널은, 그 메모리 스트링 드레인측의 선택 트랜지스터 DS에 의해 대응하는 비트선 BL로부터 분리되어, 워드선(주로 비선택 워드선)과의 용량 결합에 의해 비기입 전위로 부스트된다.
그러나, 셀프 부스트 또는 로컬 셀프 부스트를 사용한 기입 방법에서는 전술한 바와 같이, 드레인측 선택 게이트선 DSG가 Vcc 레벨로 설정되기 때문에, 비트선 BL을 통해 메모리 스트링의 메모리 셀 트랜지스터의 채널에 공급할 수 있는 전압은, 메모리 스트링의 드레인측의 선택 트랜지스터 DS에 의해 Vcc-VthDSG(VthDSG는 선택 트랜지스터 DS의 스레시홀드 전압)로 제한된다. 따라서, 기입 시에 비트선 BL에 인가할 수 있는 전압의 상한은 Vcc-VthDSG로부터 마진을 본 전압, 예를 들면 1.5V가 된다.
또, 다치형의 NAND형 플래시 메모리에 있어서는, 기입 속도의 점에서는, 기입 데이터에 따라 설정되는 비트선 전압이 기입 데이터와 1 대 1로 대응하고 있는 것이 바람직하다. 그러나, 8치형의 NAND형 플래시 메모리에 있어서는, 8치의 래치 회로를 비트선수 본분(本分)의 피치로 수용할 필요가 있기 때문에, 현실적으로는, 기입 데이터가 "00x"(x: 0 또는 1)인 경우의 비트선 전압을 0V, 기입 데이터가 "01x"(x: 0 또는 1)인 경우의 비트선 전압을 VB1, 기입 데이터가 "10x"(x: 0 또는 1)인 경우의 비트선 전압을 VB2, 기입 데이터가 "110"인 경우의 전압을 VB3, 기입 데이터가 "111"인 경우의 비트선 전압을 VCC(다만, VB1, VB2, VB3은 0V보다 크고 VCC보다 작은 전압)라고 하는 상태로, 복수의 데이터에 대하여 1개의 비트선 전압을 설정하는 것이 행해지고 있다.
따라서, 이제 까지 8치형의 NAND형 플래시 메모리에 있어서의 실제의 기입 시에는, 예를 들면 도 1 (b)에 나타낸 바와 같이, 기입 데이터가 "00x"(x: 0 또는 1)인 경우의 비트선 전압이 OV로, 기입 데이터가 "01x"(x: 0 또는 1)인 경우의 비트선 전압이 1.2V로, 기입 데이터가 "10x"(x: 0 또는 1)인 경우의 비트선 전압이 1.5V로, 기입 데이터가 "110"인 경우의 비트선 전압이 1.5V로, 기입 데이터가 "111"인 경우의 비트선 전압이 VCC로 설정되고, 이에 따라 다치 병렬 기입이 행해지고 있다.
다음에, 도면을 참조하여, 다치 병렬 기입을 행하도록 한 8치형의 NAND형 플 래시 메모리의 구성 및 그 기입 동작에 대하여 설명한다.
도 3은 앞서 본원 출원인에 의해 제안되어 있는 8치형의 NAND형 플래시 메모리의 주요부를 나타냈다. 도 3에서, 부호 (101)은 메모리 셀 어레이를 나타내고, 부호 (102)는 비트선 전압 발생 회로를 나타낸다.
도 3에 나타낸 바와 같이, 메모리 셀 어레이(101)는, 예를 들면, 플로팅 게이트 FG 및 컨트롤 게이트 CG를 가지며, 각각이 3비트의 메모리 셀로서 기능하는 MOS 트랜지스터(메모리 셀 트랜지스터)가 매트릭스형으로 배치된 것이며, 동일행의 메모리 셀 트랜지스터의 컨트롤 게이트가 공통의 워드선(WL0∼WL15)에 접속된 메모리 스트링(A0∼An)에 의해 구성되어 있다. 그리고, 도 3에서는, 메모리 스트링(A2) 이후가 도시 생략되어 있다.
메모리 스트링은 메모리 트랜지스터가 직렬로 복수개 접속된 것이다. 메모리 스트링(A0)은 메모리 셀 트랜지스터(M0-0∼M15-0)에 의해 구성되어 있다. 메모리 셀 트랜지스터(M15-0)의 드레인이 선택 트랜지스터(DS0)의 소스와 접속되고, 선택 트랜지스터(DS0)의 드레인이 비트선(BL0)과 접속되어 있다. 한편, 메모리 셀 트랜지스터(M0-0)의 소스가 선택 트랜지스터(SS0)의 드레인과 접속되고, 선택 트랜지스터(SS0)의 소스가 소스선 SL과 접속되어 있다. 또, 메모리 셀 트랜지스터(M0-0∼M15-0)의 컨트롤 게이트가, 각각 워드선(WL0∼WL15)과 접속되어 있다. 마찬가지로, 메모리 스트링(A1)은 메모리 셀 트랜지스터(M0-1∼M15-1)에 의해 구 성되어 있다. 메모리 셀 트랜지스터(M15-1)의 드레인이 선택 트랜지스터(DS1)의 소스와 접속되고, 선택 트랜지스터(DS1)의 드레인이 비트선(BL1)과 접속되어 있다. 한편, 메모리 셀 트랜지스터(M0-1)의 소스가 선택 트랜지스터(SS1)의 드레인과 접속되고, 선택 트랜지스터(SS1)의 소스가 소스선 SL과 접속되어 있다. 또, 메모리 셀 트랜지스터(M0-1∼M15-1)의 컨트롤 게이트가 각각 워드선(WL0∼WL15)과 접속되어 있다.
이와 같이 메모리 스트링(A0, A1)과 각 선이 접속되고, 다른 메모리 스트링(A2∼An)에 관해서도 동일한 접속 관계로 되어 있다. 따라서, 메모리 스트링(A0∼An)의 일단은, 선택 트랜지스터(DS0∼DSn)를 통해 비트선(BL0∼BLn)과 접속되고, 메모리 스트링(A0∼An)의 타단은, 선택 트랜지스터(SS0∼SSn)를 통해 소스선 SL과 접속되어 있다. 그리고, 선택 트랜지스터(DS0∼DSn)의 게이트가 공통의 드레인측 선택 게이트선 DSG와 접속되고, 선택 트랜지스터(SS0∼SSn)의 게이트가 공통의 소스측 선택 게이트선 SSG와 접속되어 있다. 메모리 셀 어레이(10)에 있어서는, 전술한 바와 같은 메모리 스트링(A0∼An)이 병렬로 배치되어 있다.
비트선(BL0 및 BL1)에 대응하여 배설되어 있는 비트선 전압 발생 회로(102)는 n채널 MOS 트랜지스터로 이루어지는 트랜지스터(N101∼N111), 인버터의 입출력끼리 결합하여 이루어지는 래치 회로(LQ2, LQ1, LQ0) 및 p채널 MOS 트랜지스터로 이루어지는 트랜지스터(P101)에 의해 구성되어 있다. 또, 비트선 전압 발생 회로(102)로부터는, 소정의 정(定)전압원과 접속된 비트선 전압 공급 라인(VBL1, VBL2, VBL3)이 도출되어 있다. 이 NAND형 플래시 메모리에 있어서는, 래치 회로(LQ2∼LQ0)를 포함하는 1개의 비트선 전압 발생 회로(102)에 대하여 2개의 비트선이 선택적으로 접속되는 구성(비트선 shared)을 채택하고 있다. 그리고, 비트선(BL2) 이후에 대응하는 비트선 전압 발생 회로도 동일한 구성으로 되어 있고, 이들 부분에 관한 설명은 설명을 간단히 하기 위해 생략한다.
비트선 전압 발생 회로(102)에 의해, 기입 시에, 기입 데이터에 따른 비트선 전압이 발생되고, 이 비트선 전압이 비트선(BL0, BL1)을 통해 메모리 셀 어레이(101)의 메모리 셀 트랜지스터의 채널에 주어진다.
비트선(BL0)과 노드 SA와의 사이에는, 고내압의 n채널 MOS 트랜지스터로 이루어지는 트랜지스터(HN101 및 HN103)가 직렬로 접속되어 있다. 또, 비트선(BL1)과 노드 SA와의 사이에는, 고내압의 n채널 MOS 트랜지스터로 이루어지는 트랜지스터(HN102 및 HN104)가 직렬로 접속되어 있다. 트랜지스터(HN101, HN102)의 게이트에 공통의 제어 신호 TRN이 공급된다. 트랜지스터(HN103)의 게이트에 어드레스 디코드 신호 AiB가 공급되고, 트랜지스터(HN104)의 게이트에 어드레스 디코드 신호 AiN이 공급된다.
비트선 전압 발생 회로(102)에 있어서는, 노드 SA와 전원 전압 VCC(VCC는 예를 들면 3.3V)의 공급 라인과의 사이에 트랜지스터(P101)가 공급되어 있다. 트랜지스터(P101)의 게이트에는 제어 신호 Vref가 공급된다. 또, 노드 SA와 접지 라인과의 사이에 트랜지스터(N101)가 접속되어 있다. 트랜지스터(N101)의 게이트에는 제어 신호 DIS가 공급된다.
또, 비트선 전압 발생 회로(102)에 있어서는, 트랜지스터(N102)의 드레인이 노드 SA와 접속되어 있다. 트랜지스터(N102)의 소스가 트랜지스터(N103, N105, N107, N109)의 드레인과 접속되어 있다. 트랜지스터(N102)의 게이트에는 제어 신호 PGM이 공급된다.
트랜지스터(N102)의 소스와 접지 라인과의 사이에 트랜지스터(N103, N104)가 직렬로 접속되어 있다. 트랜지스터(N102)의 소스와 비트선 전압 공급 라인(VBL1)과의 사이에 트랜지스터(N105, N106)가 직렬로 접속되어 있다. 트랜지스터(N102)의 소스와 비트선 전압 공급 라인(VBL2)과의 사이에 트랜지스터(N107, N108)가 직렬로 접속되어 있다. 트랜지스터(N102)의 소스와 비트선 전압 공급 라인(VBL3)과의 사이에 트랜지스터(N109, N110, N111)가 직렬로 접속되어 있다.
래치 회로(LQ2, LQ1, LQ0)는 각각 기억 노드(Q2, Q1, Q0)와, 그 반전 기억 노드(/Q2, /Q1, /Q0)를 가지고 있다. 그리고, ( / )는 반전을 나타내는 바를 의미하고 있다.
래치 회로(LQ2)의 반전 기억 노드(/Q2)는 트랜지스터(N104, N106)의 게이트와 접속되고, 기억 노드(Q2)는 트랜지스터(N107, N109)의 게이트와 접속되어 있다. 래치 회로(LQ1)의 반전 기억 노드(/Q1)는 트랜지스터(N103, N108)의 게이트와 접속되고, 기억 노드(Q1)는 트랜지스터(N105, N110)의 게이트와 접속되어 있다. 래치 회로(LQ0)의 반전 기억 노드(/Q0)는 트랜지스터(N111)의 게이트와 접속되어 있다.
다음에, 이 8치형의 NAND형 플래시 메모리의 기입 동작에 대하여, 도 4의 타이밍 차트를 참조하여 설명한다.
기입 동작 전에는, 제어 신호 PGM이 로 레벨(GND 레벨)로 설정되어 트랜지스터(N102)가 오프되고, 비트선(BL0, BL1)과 기입 제어 회로(102)가 분리되어 있다. 그리고, 제어 신호 DIS가 하이 레벨(VCC 레벨)로, 제어 신호 TRN 및 어드레스 디코드 AiB, AiN이 (VCC-Vth) 레벨로 설정되어 있다. 이 때, 트랜지스터(HN101, HN102, HN103, HN104) 및 트랜지스터(N101)가 온되어 있음에 따라, 전 비트선은 접지되어 있다. 또, 비트선 전압 공급 라인(VBL1)은 전압(VB1)으로, 비트선 전압 공급 라인(VBL2)은 전압(VB2)으로, 비트선 전압 공급 라인(VBL3)은 전압(VB3)으로 설정되어 있다. 이들 전압(VB1, VB2, VB3)은 0V보다 크고 VCC보다 작은 전압이며, 일예를 들면 전압(VB1) = 1.2V, 전압(VB2) = 1.5V, 전압(VB3) = 1.5V이다.
이 상태에서 기입이 기동(起動)된 경우에는, 기입 데이터가 데이터 버스를 통해 비트선 전압 발생 회로(102)의 래치 회로(LQ2, LQ1, LQ0)에 공급되며, 그리고 그 기입 데이터가 래치 회로(LQ2, LQ1, LQ0)에 수용되어 유지된다. 그 후, 제어 신호 DIS가 로 레벨로 전환되어, 비트선(BL0, BL1)이 접지 라인과 분리된다. 그리고, 제어 신호 TRN 및 어드레스 디코드 신호 AiB, AiN이 VCC 이상의 소정 하이 레벨, 예를 들면 P5V(독출 시의 버스 전압으로 5∼6V 정도의 전압) 레벨로 설정되는 동시에, 제어 신호 Vref가 로 레벨(GND 레벨)로 설정된다. 이에 따라, 전 비트선이 VCC에 충전된다. 또, 메모리 셀 어레이(101)의 드레인측 선택 게이트선 DSG가 VCC 레벨로, 소스측 선택 게이트선 SSG가 GND 레벨로 설정된다. 메모리 스트링(A0)의 메모 리 셀 트랜지스터의 채널(CH0) 및 메모리 스트링(A1)의 메모리 셀 트랜지스터의 채널(CH1)은, (VCC-VthDSG)에 충전된다. VthDSG는 선택 트랜지스터(DS0, DS1)의 스레시홀드 전압이다.
그 후, 어드레스 디코드 신호 AiB, AiN으로 기입 대상이 되는 메모리 스트링이 선택된다. 여기에서는, 예를 들면, 메모리 스트링(A0)이 기입 대상으로서 선택되어 있는 경우에 대하여 설명한다. 이 경우, 제어 신호 Vref가 비트선(BL0) 등의 리크 전류를 보상하는 만큼의 전류를 트랜지스터(P101)가 흐르게 하는 것이 가능한 소정 레벨의 전압(예를 들면 2V)으로 설정된다. 또, 어드레스 디코드 신호 AiN이 로 레벨(GND 레벨)로 설정되고, 트랜지스터(HN104)가 오프 상태로 전환되어, 비선택측의 비트선(BL1)이 VCC에 충전된 상태에서 플로팅 상태로 유지되며, 메모리 스트링(A1)의 메모리 셀 트랜지스터의 채널(CH1)이 (VCC-VthDSG)로 유지된다.
그리고, 일정 시간 경과 후, 제어 신호 PGM이 하이 레벨로 설정되어 트랜지스터(N102)가 온으로 전환된다. 이에 따라, 선택 비트선(BL0)과 비트선 전압 발생 회로(102)가 접속되어, 선택 비트선(BL0)이 기입 데이터에 따른 전압으로 설정된다.
기입 데이터가 "00x"(x: 0 또는 1)인 경우에는, 트랜지스터(N103, N104)가 온되어, 도 3에서 PATH1로 나타나는 전류로가 형성되고, 비트선(BL0)은 접지 라인과 접속된다. 따라서, 비트선(BL0) 및 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 GND 레벨로 방전된다.
기입 데이터가 "01x"(x: 0 또는 1)인 경우에는, 트랜지스터(N105, N106)이 온되어, 도 3에서 PATH2로 나타나는 전류로가 형성되고, 비트선(BL0)은 비트선 전압 공급 라인(VBL1)과 접속된다. 따라서, 비트선(BL0) 및 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 전압(VB1)(= 1.2V)으로 방전된다.
기입 데이터가 "10x"(x: 0 또는 1)인 경우에는, 트랜지스터(N107, N108)가 온되어, 도 3에서 PATH3으로 나타나는 전류로가 형성되고, 비트선(BL0)은 비트선 전압 공급 라인(VBL2)과 접속된다. 따라서, 비트선(BL0) 및 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 전압(VB2)(= 1.5V)으로 방전된다.
기입 데이터가 "110x"(x: 0 또는 1)인 경우에는, 트랜지스터(N109, N110, N111)가 온되어, 도 3에서 PATH4로 나타나는 전류로가 형성되고, 비트선(BL0)은 비트선 전압 공급 라인(VBL3)과 접속된다. 따라서, 비트선(BL0) 및 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 전압(VB3)(= 1.5V)으로 방전된다.
그리고, 기입 데이터가 "111"인 경우에는, 전류로가 형성되지 않고, 비트선(BL0)은 접지 라인 및 비트선 공급 라인(VBL1∼VBL3)의 어느 것에도 접속되지 않는다. 따라서, 비트선(BL0)은 VCC에 충전된 상태에서 플로팅 상태로 되고, 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 VCC-VthDSG로 유지된다.
전술한 바와 같이 선택된 메모리 스트링(A0)과 접속되어 있는 선택 트선(BL0)이 기입 데이터에 따른 전압으로 설정된 후, 워드선(WL0∼WL15) 중, 기입 대상 페이지가 되는 선택 워드선이 기입 전압 VPGM으로 설정되는 동시에, 그 이외의 비선택 워드선이 기입 패스 전압 Vpass(< VPGM)로 설정되어, 소정의 메모리 셀 트랜지스터에 대하여 기입이 이루어진다.
이 때, 기입 데이터가 "111" 이외의 메모리 셀 트랜지스터에서는, 선택 워드선에 인가된 워드선 전압(기입 전압 VPGM)과 메모리 셀 트랜지스터의 채널 전압과의 전계에 의해 파울러노드하임 터널링(Fowler-Nordheim Tunneling: 이후 FN 터널링이라고 함) 현상이 일어나, 데이터의 기입이 이루어진다. 또, 기입 데이터가 "111"인 메모리 셀 트랜지스터의 채널 및 비선택측의 메모리 스트링(A1)의 메모리 셀 트랜지스터의 채널(CH1)은, 드레인측의 선택 트랜지스터(DS0, DS1)에 의해 비트선(BL0, BL1)으로부터 분리되어, 워드선과의 용량 결합에 의해 비기입 전위로 부스트되고, 이들 메모리 셀 트랜지스터에는 데이터의 기입이 이루어지지 않도록 되어 있다.
전술한 바와 같이 구성된 8치형의 NAND형 플래시 메모리에서는, 기입 레벨이 상이한 기입 데이터가 병렬로 기입되기 때문에, 각 레벨의 기입 데이터를 스텝마다 기입하는 경우와 비교하여 기입 시간이 단축된다고 하는 이점이 있다.
그런데, 통상 NAND형 플래시 메모리에서는, 기입 동작 시에 선택 워드선에 대하여 소정의 펄스폭을 가지는 펄스형의 워드선 전압(기입 펄스)을 인가하고, 이 기입 사이클을 반복 행함으로써, 메모리 셀에 대하여 데이터를 잘게 썰어 분할 기입하는 것이 행해지고 있다. 이와 같은 기입을 행하는 경우에는, 기입 회수의 삭감을 도모하는 관점에서, 기입 개시 시의 워드선 전압을 소정의 초기 전압으로 설정 하고, 서서히 소정의 스텝 폭으로 단계적으로 워드선 전압을 증가시키면서 기입을 차례로 행하는 ISPP(Incremental Step Pulse Programming)라고 하는 방법이 사용된다.
그러나, 전술한 8치형의 NAND형 플래시 메모리에 있어서, 다치 병렬 기입을 행하는 경우에는, 이상적인 비트선 전압과 실제의 비트선 전압과의 차가 가장 크다. 기입 데이터가 "110"인 메모리 셀 트랜지스터가 과잉 기입이 되지 않도록, 기입 개시 시의 워드선 전압을, 이 기입 데이터가 "110"인 메모리 셀 중 기입 속도가 가장 빠른 메모리 셀이 1회째의 기입으로 바로 기입 레벨에 달하는 전압으로 설정할 필요가 있다. 이 경우, 워드선 전압의 초기치가 이상적인 전압보다도 기입 데이터가 "110"인 경우의 이상적인 비트선 전압과 실제의 비트선 전압과의 차분만큼 낮은 전압으로 설정된 상태로부터 기입이 개시되기 때문에, 데이터 "110"보다도 기입 레벨이 깊은 데이터가 기입되는 메모리 셀에서는, 기입 개시 시의 전계가 이상적인 경우와 비교하여 낮게 설정되게 되는(현상에서는, ISPP의 개시 시의 전압을, 예를 들면 15V로 하고 있다. 이 때, 기입 데이터가 "110"인 경우의 비트선 전압의 이상치와 실제의 값과의 차는 3.6-1.5=2.1V이다. 이 경우, 이상적인 ISPP의 개시 시의 전압은 대략 17V이다). 그 결과, 기입 회수가 늘어나 토털 기입 시간이 길어진다고 하는 문제점이 발생한다.
따라서, 본 발명의 목적은 비트선 전압을 기입 데이터에 따라 변경하여 다치 병렬 기입을 행하는 경우에, 기입 시간을 단축할 수 있는 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제1 발명은,
워드선 및 비트선에의 인가 전압에 따라 전하 축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시홀드 전압이 변화하고, 스레시홀드 전압에 따른 값의 데이터를 기억하는 메모리 셀을 가지고, n비트(n≥2)의 다치 데이터를 병렬로 또한 페이지 단위로 메모리 셀에 기입하도록 한 불휘발성 반도체 기억 장치로서,
기입 동작 시에, 워드선에 펄스형의 워드선 전압을 인가하여 메모리 셀에 데이터의 기입을 행하고, 이 때, 기입 대상인 메모리 셀에 실질적으로 데이터의 기입이 이루어지는 시간에 대응하는 실질적인 워드선 전압의 펄스폭을 기입 데이터에 따라 제어하도록 한 기입 제어 수단을 가지는
것을 특징으로 하는 것이다.
본 발명의 제2 발명은,
워드선 및 비트선에의 인가 전압에 따라 전하 축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시홀드 전압이 변화하고, 스레시홀드 전압에 따른 값의 데이터를 기억하는 메모리 셀을 가지고, n비트(n≥2)의 다치 데이터를 병렬로 또한 페이지 단위로 메모리 셀에 기입하도록 한 불휘발성 반도체 기억 장치의 데이터 기입 방법으로서,
기입 동작 시에, 워드선에 펄스형의 워드선 전압을 인가하여 메모리 셀에 데이터의 기입을 행하고, 이 때, 기입 대상인 메모리 셀에 실질적으로 데이터의 기입이 이루어지는 시간에 대응하는 실질적인 워드선 전압의 펄스폭을 기입 데이터에 따라 제어하도록 한
것을 특징으로 하는 것이다.
본 발명에 있어서, 불휘발성 반도체 기억 장치는, 전형적으로는, NAND형 플래시 메모리이며, 메모리 셀은 플로팅 게이트 및 컨트롤 게이트를 가지는 MOS 트랜지스터로 이루어진다.
본 발명에 있어서, 불휘발성 반도체 기억 장치는, 바람직하게는, 메모리 셀이 복수개 접속되고, 그 일단 및 타단이 게이트 전압에 따라 도통 상태가 제어되는 선택 트랜지스터를 통해 비트선 및 소스선에 접속된 메모리 스트링이 병렬로 배치되어 있는 동시에, 동일 행의 메모리 셀의 제어 게이트가 공통의 워드선에 의해 접속된 것이다. 이 경우, 기입 동작 시에는, 셀프 부스트 또는 로컬 셀프 부스터를 사용하여 n비트(n≥2)의 다치 데이터를 병렬로 또한 페이지 단위로 메모리 셀에 기입하도록 한다.
다음에, 본 발명의 원리에 대하여 설명한다.
도 5는, 참고 문헌(Symp. on VLSI Circuits, Digest of Technical Papers, p.168,(1996))에 나타나 있다. NAND형 플래시 메모리에 있어서, ISPP를 사용하여 기입을 행한 경우의, 메모리 셀의 스레시홀드 전압 변화의 워드선 전압(기입 펄스)의 펄스 폭 의존성을 나타내는 그래프이다. 도 5에서, 횡축은 기입 회수를 표시하고, 종축은 메모리 셀의 스레시홀드 전압 Vth(V)를 표시한다. 도 5에서는, 워드선 전압의 펄스폭을 2μs, 5μs, 10μs, 20μs, 50μs로 한 경우의 스레시홀드 전압 Vth의 실측치가 검은 원으로 나타나고, 계산치가 실선으로 나타나 있다. 그리고, 어느 경우에도, 워드선 전압의 초기치는 14.5V이며, 1회의 기입 사이클마다의 워드선 전압의 스텝폭은 0.5V이다. 따라서, 횡축은 이 기입 사이클에서의 워드선 전압에 대응하고 있다.
도 5로부터, NAND형 플래시 메모리의 기입 동작에 있어서, 펄스형 워드선 전압의 초기치 및 스텝폭을 동일 조건으로 하고, 펄스폭만 변화시킨 경우, 최초 수회의 기입 사이클에서는, 워드선 전압의 펄스폭이 긴 쪽이 메모리 셀의 스레시홀드 전압 Vth의 시프트(shift)량(상승량)이 크고, 그 이후의 기입 사이클에서는, 워드선 전압의 펄스폭에 관계없이, 워드선 전압의 스텝폭에 대략 동일한 양만큼 메모리 셀의 스레시홀드 전압 Vth가 시프트(상승)하는 것을 알 수 있다. 이는 메모리 셀에서의 기입 시의 전계가 동일해도, 워드선 전압의 펄스폭을 짧게(워드선 전압의 인가 시간을 짧게) 설정한 쪽이, 메모리 셀의 스레시홀드 전압 Vth의 시프트를 지연시킬 수 있는 것을 의미하고 있다. 즉, 워드선 전압의 펄스폭을 짧게 설정하여 기입을 행한다고 하는 것은, 실질적으로 워드선 전압이 실제의 전압보다 높은 상태에서 기입을 행하는 것과 등가(等價)이다.
여기에서, 8치형의 NAND형 플래시 메모리에 있어서, 기입 데이터에 따라 워드선 전압의 펄스폭을 제어하여, 다치 병렬 기입을 행하는 경우에 대하여 설명한다.
8치형의 NAND형 플래시 메모리의 경우, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth는, 도 6에 나타낸 바와 같이, "000", "001", "010", "011", "100", "101", "110", "111"의 각 데이터 내용에 대응하는 8상태(분포 7∼분포 0)를 취한 다. 도 6 중, VVF1∼VVF7 및 VRD1∼VRD7은 각 상태에 대응하는 베리파이 동작 시 및 통상 독출 시의 선택 워드선 전압(다만, VVF7 > VRD7 > VVF6 > VRD6 > VVF5 > VRD5 > VVF4 > VRD4 > VVF3 > VRD3 > VVF2 > VRD2 > VVF1 > VRD1)이며, 일예를 들면, VVF=3.8V, VRD7=3.6V, VVF6=3.2V, VRD6=3.0V, VVF5=2.6V, VRD5=2.4V, VVF4=2.0V, VRD4=1.8V, VVF3=1.4V, VRD3=1.2V, VVF2=0.8V, VRD2=0.6V, VVF1=0.2V, VRD1=0V이다.
이 8치형의 NAND형 플래시 메모리에 있어서는, 셀프 부스트 또는 로컬 셀프 부스트를 고려하지 않으면, 이상적인 기입 시의 비트선 전압은, 예를 들면, 도 6 (a)에 나타낸 바와 같이, 기입 데이터가 "000"인 경우 0V, 기입 데이터가 "001"인 경우 0.6V, 기입 데이터가 "010"인 경우 1.2V, 기입 데이터가 "011"인 경우 1.8V,기입 데이터가 "100"인 경우 2.4V, 기입 데이터가 "101"인 경우 3.0V, 기입 데이터가 "110"인 경우 3.6V, 기입 데이터가 "111"인 경우 8V이다.
실제로는, 이 8치형의 NAND형 플래시 메모리의 기입 동작은 기입 금지 메모리 셀의 채널을 비트선으로부터 분리하여, 워드선과의 용량 결합에 의해 비기입 전위로 부스트하는, 이른바 셀프 부스트 또는 로컬 셀프 부스트가 사용된다. 이 경우, 실제 기입 시의 비트선 전압은, 예를 들면 도 6 (b)에 나타낸 바와 같이, 기입 데이터가 "00x"(x: 0 또는 1)인 경우 0V, 기입 데이터가 "01x"(x: 0 또는 1)인 경우 1.2V, 기입 데이터가 "10x"(x: 0 또는 1)인 경우 1.5V, 기입 데이터가 "110"인 경우 1.5V, 기입 데이터가 "111"인 경우 VCC로 설정된다.
또, 전술한 8치형의 NAND형 플래시 메모리에 있어서, 기입 레벨이 얕은 데이터 "110"이나 데이터 "10x"(x: 0 또는 1)를 기입하는 경우의 워드선 전압의 펄스폭을, 그보다도 기입 레벨이 깊은 데이터 "0xx"(x: 0 또는 1)를 기입하는 경우의 워드선 전압의 펄스폭보다 짧게 설정하면, 데이터 "110"나 데이터 "10x"(x: 0 또는 1)를 기입하는 경우의 비트선 전압이 실제의 전압보다 높은 상태로 설정되어 있는 것과 등가로 되고, 그 결과, ISPP를 사용한 기입에서, 기입 개시 시의 워드선 전압을 높게 설정하는 것이 가능하게 된다.
또, 전술한 8치형의 NAND형 플래시 메모리에 있어서, 메모리 셀에 데이터를 기입하는 경우에는, 기입 레벨이 얕은 데이터가 기입되는 메모리 셀만큼, 소거 상태로부터 기입 종료로 판정될 때까지의 스레시홀드 전압의 시프트량이 작기 때문에, 기입이 빨리 종료된다. 따라서, 기입 레벨이 얕은 데이터가 기입되는 메모리 셀에 대해서는, 워드선 전압의 펄스폭을 짧게 설정하여 기입을 행하여도, 그 펄스폭을 적절히 선택하면, 토털 기입 시간을 증가시키는 일은 없다.
따라서, 기입 시간을 단축하는 데는, 기입 레벨이 얕은 데이터를 기입하는 경우만큼, 워드선 전압의 펄스폭을 짧게 선정하는 것이 바람직하다고 할 수 있다.
그런데, NAND형 플래시 메모리에 있어서는, 통상 선택 워드선에 소정의 펄스폭 워드선 전압을 인가하여, 페지 단위로 메모리 셀에 데이터의 기입을 행하도록 하고 있다. 따라서, 실제로 선택 워드선에 인가하는 워드선 전압보다 펄스폭이 짧은 펄스에 의해, 메모리 셀에 데이터의 기입을 행하는 경우에는, 선택 워드선에 워드선 전압이 인가되어도, 일정 기간은 메모리 셀에 대하여 데이터의 기입이 이루어 지지 않도록 할 필요가 있다. 이와 같은 경우에는, 다음에 나타내는 바와 같은 스텝에서 제어를 행하여, 메모리 셀에 실제로 데이터의 기입이 이루어지는 시간, 즉 실효적인 워드선 전압의 펄스폭을, 실제로 선택 워드선에 인가하는 워드선 전압의 펄스폭보다도 짧게 해주면 된다.
즉, 먼저 기입 대상인 메모리 셀과 접속되는 선택 비트선이 전원 전압 VCC에 충전되어 있는 상태(다만, 메모리 스트링의 드레인측 선택 트랜지스터의 게이트 전압은 전원 전압 VCC에 설정되어 있는 것으로 한다)에서 워드선 전압을 상승시키고, 기입 대상인 메모리 셀의 채널을 기입 금지의 메모리 셀에 대하여 행하는 것과 동일하게, 셀프 부스트 또는 로컬 셀프 부스트에 의해 비기입 전위까지 부스트한다. 그리고, 일정 시간 경과 후에, 비트선 전압을 기입 데이터에 따른 전압으로 전환하고, 이에 따라, 기입 대상인 메모리 셀의 채널을 비트선을 통해 기입 데이터에 따른 전압으로 방전시키고, 이 후, 기입 사이클의 종료까지 기입을 행한다. 이 때, 기입 데이터의 기입 레벨이 얕은 경우만큼, 비트선 전압을 기입 데이터에 따른 전압으로 전환하는 타이밍을 늦게 해주면, 기입 레벨이 얕은 데이터가 기입되는 메모리 셀만큼, 실효적인 워드선 전압의 펄스폭이 짧아진다.
여기에서, 워드선 전압의 전압치가 동일한 때의 워드선 전압의 펄스폭 상이에 의한 스레시홀드 전압 Vth의 차를, 도 5에서, 예를 들면 5회째의 기입 사이클 후에 도달하는 스레시홀드 전압 Vth로부터 판독하면,
(A) 20μs인 경우와 10μs인 경우와의 차: 0.7V
(B) 20μs인 경우와 5μs인 경우와의 차: 1.1V
(C) 20μs인 경우와 2μs인 경우와의 차: 1.7V
로 된다. 실제로 선택 워드선에 인가하는 기입 펄스의 펄스폭을 20μs로 하는 경우에는, 전술한 (A)∼(C)의 관계에 따라, 기입 데이터에 따른 실효적인 워드선 전압의 펄스폭(인가 시간)이 설정된다.
구체적으로는, 실제로 선택 워드선에 인가하는 펄스형 워드선 전압의 펄스폭을 20μs로 하고, 다치 병렬 기입 시의 비트선 전압을 도 6 (b)에 나타낸 바와 같이 설정하는 경우에는, 기입 데이터에 따라 실효적인 워드선 전압의 펄스폭을, 예를 들면 도 6 (c)에 나타낸 바와 같이 설정한다. 즉, 기입 데이터가 "0xx"(x: 0 또는 1)인 경우의 실효적인 워드선 전압의 펄스폭을 20μs로 하고, 기입 데이터가 "10x"(x: 0 또는 1)인 경우의 실효적인 워드선 전압의 펄스폭을 10μs로 하고, 기입 데이터가 "110"인 경우의 실효적인 워드선 전압의 펄스폭을 2μs로 한다. 그리고, 기입 데이터가 "111"인 경우에는, 실질적으로 데이터의 기입이 이루어지지 않으므로, 실효적인 워드선 전압의 펄스폭은 0μs이다.
여기에서, 기입 데이터가 "0xx"(x: 0 또는 1)인 경우의 실효적인 워드선 전압의 펄스폭은, 실제로 선택 워드선에 인가하는 워드선 전압의 펄스폭과 동일하고, 따라서, 기입 데이터가 "0xx"(x: 0 또는 1)인 경우에는, 워드선 전압의 상승과 동시에, 실효적인 데이터의 기입이 개시된다. 이에 대하여, 기입 데이터가 "10x"(x: 0 또는 1)인 경우 및 "110"인 경우의 실효적인 워드선 전압의 펄스폭은, 실제로 선택 워드선에 인가하는 워드선 전압의 펄스폭보다 짧고, 따라서, 기입 데이터가 "10x"(x: 0 또는 1)인 경우에는, 워드선 전압을 상승시키고 난 다음 10μs 경과 후에 실질적인 데이터의 기입이 개시되며, 기입 데이터가 "110"인 경우에는, 다시 8μs 경과 후(워드선 전압을 상승시키고 난 다음 18μs 경과 후)에 실질적인 데이터의 기입이 개시된다.
이와 같이, 다치 병렬 기입 시의 비트선 전압을 도 6 (b)에 나타낸 바와 같이 설정하고, 또한 실효적인 워드선 전압의 펄스폭을 도 6 (c)에 나타낸 바와 같이 설정한 경우의 실질적인 비트선 전압(환산 비트선 전압)은, 전술한 (a)∼(c)의 관계에 따라, 모든 데이터의 기입 시간을 20μs로 한 경우로 환산하면, 도 6 (d)에 나타낸 바와 같이 된다. 즉, 기입 데이터가 "00x"(x: 0 또는 1)인 경우의 환산 비트선 전압은 0+0=0V가 되며, 기입 데이터가 "01x"(x: 0 또는 1)인 경우의 환산 비트선 전압은 1.2+0=1.2V가 되며, 기입 데이터가 "10x"(x: 0 또는 1)인 경우의 환산비트선 전압은 1.5+0.7=2.2V가 되며, 기입 데이터가 "110"인 경우의 환산비트선 전압은 1.5+1.7=3.2V가 된다.
이 때의 이상적인 기입 시의 비트선 전압과 환산 비트선 전압과의 차((a)-(d))를 도 6 (e)에 나타냈다. 여기에서, 기입 데이터에 따라 실효적인 워드선 전압의 펄스폭을 제어하는 일을 행하지 않은 경우(모든 데이터의 기입 시간을 동일하게 한 경우), 이상적인 비트선 전압과 환산 비트선 전압과의 차가 가장 커지는 것은, 기입 데이터가 "110"인 경우이며, 이 때의 이상적인 비트선 전압과 환산 비트선 전압과의 차는 2.1V였다. 이에 대하여, 도 6 (e)에서 나타낸 바와 같이, 기입 데이터에 따라 실효적인 워드선 전압의 펄스폭을 제어하여 다치 병렬 기입을 행하는 경우 에, 이상적인 비트선 전압과 환산 비트선 전압과의 차가 가장 커지는 것은, 기입 데이터가 "101"인 경우이며, 이 때의 이상적인 비트선 전압과 환산 비트선 전압과의 차는 0.8V이다. 이 경우, 기입 개시 시의 워드선 전압은, 이 기입 데이터가 "101"인 메모리 셀 중 기입 속도가 가장 빠른 메모리 셀이 1회째의 기입 사이클로 바로 기입 레벨에 달하는 전압으로 설정하면 되고, 이상적인 전압치보다 0.8V만큼 낮은 전압으로 설정하면 된다. 이에 대하여, 기입 데이터에 따라 실질적인 워드선 전압의 펄스폭을 제어하는 것을 행하지 않은 경우 (모든 데이터의 기입 시간을 동일(예를 들면 20μs)하게 설정한 경우), 이상적인 비트선 전압과 실제의 비트선 전압과의 차는, 기입 데이터가 "110"인 경우에 최대가 되며, 그 값은 2.1V이다.
이상과 같이, 본 발명에 의한 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 의하면, 기입 동작 시에, 워드선에 펄스형 워드선 전압을 인가하여 메모리 셀에 데이터의 기입을 행하고, 이 때 기입 대상인 메모리 셀에 실질적으로 데이터의 기입이 이루어지는 시간에 대응하는 실효적인 워드선 전압의 펄스폭을 기입 데이터에 따라 제어하도록 하고 있음에 따라, 기입 개시 시의 워드선 전압을 높게 설정할 수 있다.
다음에, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
도 7 및 도 8은 본 발명의 한 실시 형태에 의한 8치형의 NAND형 플래시 메모리를 나타낸다. 도 7은 이 8치형의 NAND형 플래시 메모리의 주요부의 구성을 나타내고, 도 8은 이 8치형의 NAND형 플래시 메모리의 메모리 셀 어레이의 등가 회로를 나타낸다. 이 NAND형 플래시 메모리는 메모리 셀 어레이(1), 비트선 전압 발생 회 로(2) 및 독출/베리파이 제어 회로(3) 등에 의해 구성된다.
메모리 셀 어레이(1)는 도 8에 나타낸 바와 같이, 예를 들면 플로팅 게이트(FG) 및 컨트롤 게이트(CG)를 가지며, 각각이 3비트의 메모리 셀로서 기능하는 MOS 트랜지스터(메모리 셀 트랜지스터)가 매트릭스형으로 배치된 것이며, 동일 행의 메모리 셀이 공통의 워드선(WL0∼WL15)에 접속된 메모리 스트링(A0∼An)에 의해 구성되어 있다. 그리고, 도 8에서는, 메모리 스트링(A2) 이후가 생략되어 있다.
1개의 메모리 스트링은 메모리 셀 트랜지스터가 직렬로 복수개 접속된 것이다. 메모리 스트링(A0)은 메모리 셀 트랜지스터(M0-0∼M15-0)에 의해 구성되어 있다. 메모리 셀 트랜지스터(M15-0)의 드레인이 선택 트랜지스터(DS0)의 소스와 접속되고, 선택 트랜지스터(DS0)의 드레인이 비트선(BL0)과 접속되어 있다. 한편, 메모리 셀 트랜지스터(M0-0)의 소스가 선택 트랜지스터(SS0)의 드레인과 접속되고, 선택 트랜지스터(SS0)의 소스가 소스선 SL과 접속되어 있다. 또, 메모리 셀 트랜지스터(M0-0∼M15-0)의 컨트롤 게이트가 각각 워드선(WL0∼WL15)과 접속되어 있다. 마찬가지로, 메모리 스트링(A1)은 메모리 셀 트랜지스터(M0-1∼M15-1)에 의해 구성되어 있다. 메모리 셀 트랜지스터(M15-1)의 드레인이 선택 트랜지스터(DS1)의 소스와 접속되고, 선택 트랜지스터(DS1)의 드레인이 비트선(BL1)과 접속되어 있다. 한편, 메모리 셀 트랜지스터(M0-1)의 소스가 선택 트랜지스터(SS1)의 드레인과 접속되고, 선택 트랜지스터(SS1)의 소스가 소스선 SL과 접속되어 있다. 또, 메모리 셀 트 랜지스터(M0-1∼M15-1)의 컨트롤 게이트가 각각 워드선(WL0∼WL15)과 접속되어 있다.
이와 같이, 메모리 스트링(A0, A1)과 각 선이 접속되고, 다른 메모리 스트링(A2∼An)에 관해서도 동일한 접속 관계로 되어 있다. 따라서, 메모리 스트링(A0∼An)의 일단은, 선택 트랜지스터(DS0∼DSn)를 통해 비트선(BL0∼BLn)과 접속되고, 메모리 스트링(A0∼An)의 타단은, 선택 트랜지스터(SS0∼SSn)를 통해 소스선 SL과 접속되어 있다. 그리고, 선택 트랜지스터(DS0∼DSn)의 게이트가 공통의 드레인측 선택 게이트선 DSG와 접속되고, 선택 트랜지스터(SS0∼SSn)의 게이트가 공통의 소스측 선택 게이트선 SSG와 접속되어 있다. 메모리 셀 어레이(1)에서는, 전술한 바와 같은 메모리 스트링(A0∼An)이 병렬로 배치되어 있다.
비트선(BL0 및 BL1)에 대응하여 배설되어 있는 비트선 전압 발생 회로(2)는, 도 7에 나타낸 바와 같이, n채널 MOS 트랜지스터로 이루어지는 트랜지스터(N1∼N14), 인버터의 입출력끼리를 결합하여 이루어지는 래치 회로(LQ2, LQ1, LQ0) 및 p채널 MOS 트랜지스터로 이루어지는 트랜지스터(P1)에 의해 구성되어 있다. 또, 비트선 전압 발생 회로(2)로부터는 소정의 정(定)전압원과 접속된 비트선 전압 공급 라인(VBL1, VBL2, VBL3)이 도출되어 있다. 이 NAND형 플래시 메모리에서는, 래치 회로(LQ2∼LQ0)를 포함하는 1개의 비트선 전압 발생 회로(2)에 대하여 2개의 비트선이 선택적으로 접속되는 구성(비트선 shared)을 채택하고 있다. 그리고, 비트선(BL2) 이후에 대응하는 비트선 전압 발생 회로도 동일한 구성으로 되어 있고, 이들 부분에 관한 설명은, 설명을 간단히 하기 위해 생략한다. 또, 다른 회로 부분에 관해서도, 비트선(BL0 및 BL1)에 대응하는 부분에만 주목하고, 그 부분에 관해서만 설명한다.
비트선 전압 발생 회로(2)에 의해, 기입 시에 기입 데이터에 따른 비트선 전압이 발생되고, 그 비트선 전압이 비트선(BL0, BL1)을 통해 메모리 셀 어레이(1)의 메모리 셀 트랜지스터의 채널에 주어진다. 베리파이 시에는, 비트선 전압 발생 회로(2)의 래치 회로(LQ2, LQ2, LQ0)의 기억 노드(Q2, Q1, Q0)는 메모리 셀 어레이(1)의 메모리 셀 트랜지스터에 기입이 충분히 행해지면, "111"로 설정된다. 독출 시에는, 메모리 셀 어레이(1)의 메모리 셀 트랜지스터의 스레시홀드 전압이 검출되어 데이터의 독출이 행해진다. 이 때, 래치 회로(LQ2, LQ1, LQ0)의 기억 노드(Q2, Q1, Q0)에는 독출된 데이터가 디코드되어 설정되어 간다.
독출/베리파이 제어 회로(3)는, n채널 MOS 트랜지스터로 이루어지는 트랜지스터(N15∼N41)에 의해 구성되어 있다. 이 독출/베리파이 제어 회로(3)는 독출 시 또는 베리파이 시에, 래치 회로(LQ2, LQ1, LQ0)의 상태를 제어하는 것이다. 독출/베리파이 제어 회로(3)로부터는 제어 신호(øLAT0∼øLAT9)의 공급 라인이 도출되어 있다. 이 제어 신호(øLAT0∼øLAT9)의 공급 라인에 펄스형의 신호가 공급된다.
비트선(BL0)과 노드 SA와의 사이에는, 고내압의 n채널 MOS 트랜지스터로 이루어지는 트랜지스터(HN1 및 HN3)가 직렬로 접속되어 있다. 또, 비트선(BL1)과 노드 SA와의 사이에는, 고내압의 n채널 MOS 트랜지스터로 이루어지는 트랜지스터(HN2 및 HN4)가 직렬로 접속되어 있다. 트랜지스터(HN1, HN2)에 공통의 제어 신호 TRN이 공급된다. 트랜지스터(HN3)의 게이트에 어드레스 디코드 신호 AiB가 공급되고, 트 랜지스터(HN4)의 게이트에 어드레스 디코드 신호 AiN이 공급된다.
비트선 전압 발생 회로(2)에서는, 노드 SA와 전원 전압 VCC(VCC는 예를 들면 3.3V)의 공급 라인과의 사이에 트랜지스터(P1)가 접속되어 있다. 트랜지스터(P1)의 게이트에는 제어 신호 Vref가 공급된다. 또, 노드 SA와 접지 라인 GND와의 사이에 트랜지스터(N1)가 접속되어 있다. 트랜지스터(N1)의 게이트에는 제어 신호 DIS가 공급된다.
또, 비트선 전압 발생 회로(2)에서는, 트랜지스터(N2)의 드레인이 노드 SA와 접속되어 있다. 트랜지스터(N2)의 소스가 트랜지스터(N3, N5, N7, N9)의 드레인과 접속되어 있다. 트랜지스터(N2)의 게이트에는 제어 신호 PGM이 공급된다.
트랜지스터(N2)의 소스와 접지 라인과의 사이에 트랜지스터(N3, N4)가 직렬로 접속되어 있다. 트랜지스터(N2)의 소스와 비트선 전압 공급 라인(VBL1)과의 사이에 트랜지스터(N5, N6)가 직렬로 접속되어 있다. 트랜지스터(N2)의 소스와 비트선 전압 공급 라인(VBL2)과의 사이에 트랜지스터(N7, N8)가 직렬로 접속되어 있다. 트랜지스터(N2)의 소스와 비트선 공급 라인(VBL3)과의 사이에 트랜지스터(N9, N10, N11)가 직렬로 접속되어 있다. 그리고, 이 한 실시 형태에 의한 NAND형 플래시 메모리에 있어서는, 전술한 바와 같이 GND 레벨의 비트선 전압을 공급하는 전원이 접지 라인으로 되어 있지만, 이는, 예를 들면 GND 레벨의 비트선 전압을 공급하는 것이 가능한 비트선 전압 공급 라인(예를 들면, VBL0으로 함)을 추가로 배설하여, 트랜지스터(N2)의 소스와 이 비트선 전압 공급 라인(VBL0)과의 사이에 트랜지스터(N3, N4)를 직렬로 접속하도록 해도 된다.
래치 회로(LQ2, LQ1, LQ0)는 각각 기억 노드(Q2, Q1, Q0)와, 그 반전 기억 노드(/Q2, /Q1, /Q0)를 가지고 있다. 그리고, /는 반전을 나타내는 바를 의미하고 있다.
래치 회로(LQ2)의 반전 기억 노드(/Q2)는 트랜지스터(N4, N6)의 게이트와 접속되고, 기억 노드(Q2)는 트랜지스터(N7, N9)의 게이트와 접속되어 있다. 래치 회로(LQ1)의 반전 기억 노드(/Q1)는 트랜지스터(N3, N8)의 게이트와 접속되고, 기억 노드(Q1)는 트랜지스터(N5, N10)의 게이트와 접속되어 있다. 래치 회로(LQ0)의 반전 기억 노드(/Q0)는 트랜지스터(N11)의 게이트와 접속되어 있다.
또, 래치 회로(LQ2)의 기억 노드(Q2), 래치 회로(LQ1)의 기억 노드(Q1), 래치 회로(LQ0)의 기억 노드(Q0)의 각각과 접지 라인과의 사이에, 트랜지스터(N12, N13, N14)가 접속되어 있다. 트랜지스터(N12, N13, N14)의 게이트에 리셋 신호 RST가 공급된다.
독출/베리파이 제어 회로(3)에 있어서는, 트랜지스터(N15, N16, N17)의 게이트가 비트선 전압 발생 회로(2)의 노드 SA와 접속되어 있다. 트랜지스터(15)의 드레인이 래치 회로(LQ2)의 반전 기억 노드(/Q2)와 접속되고, 트랜지스터(N16)의 드레인이 래치 회로(LQ1)의 반전 기억 노드(/Q1)와 접속되고, 트랜지스터(N17)의 드레인이 래치 회로(LQ0)의 반전 기억 노드(/Q0)와 접속되어 있다.
트랜지스터(N15)의 소스와 접지 라인과의 사이에 트랜지스터(N18)가 접속되어 있는 동시에, 이와 병렬적으로 트랜지스터(N19, N20, N21)가 직렬로 접속되어 있다.
트랜지스터(N16)의 소스가 트랜지스터(N22)의 드레인 및 트랜지스터(N27)의 드레인과 접속되어 있다. 트랜지스터(N22)의 소스와 접지 라인과의 사이에 트랜지스터(N23, N24)가 직렬로 접속되어 있는 동시에, 이와 병렬적으로 트랜지스터(N25, N26)가 직렬로 접속되어 있다. 트랜지스터(N27)의 소스와 접지 라인과의 사이에 트랜지스터(N28, N29)가 직렬도 접속되어 있는 동시에, 이와 병렬적으로 트랜지스터(N30, N31)가 직렬로 접속되어 있다.
트랜지스터(N17)의 소스가 트랜지스터(N32)의 드레인 및 트랜지스터(N37)의 드레인과 접속되어 있다. 트랜지스터(N32)의 소스와 접지 라인과의 사이에 트랜지스터(N33, N34)가 직렬로 접속되어 있는 동시에, 이와 병렬적으로 트랜지스터(N35, N36)가 직렬로 접속되어 있다. 트랜지스터(N37)의 소스와 접지 라인과의 사이에 트랜지스터(N38, N39)가 직렬로 접속되어 있는 동시에, 이와 병렬적으로 트랜지스터(N40, N41)가 직렬로 접속되어 있다.
독출/베리파이 제어 회로(3)로부터는, 제어 신호(øLAT0∼øLAT9)의 공급 라인이 도출된다. 트랜지스터(N18)의 게이트에 제어 신호(øLAT0)가 공급된다. 트랜지스터(N21)의 게이트에 제어 신호(øLAT1)가 공급된다. 트랜지스터(N24)의 게이트에 제어 신호(øLAT2)가 공급된다. 트랜지스터(N26)의 게이트에 제어 신호(øLAT3)가 공급된다. 트랜지스터(N29)의 게이트에 제어 신호(øLAT4)가 공급된다. 트랜지스터(N31)의 게이트에 제어 신호(øLAT5)가 공급된다. 트랜지스터(N34)의 게이트에 제어 신호(øLAT6)가 공급된다. 트랜지스터(N36)의 게이트에 제어 신호(øLAT7)가 공급된다. 트랜지스터(N39)의 게이트에 제어 신호(øLAT8)가 공급된다. 트랜지스터(N41)의 게이트에 제어 신호(øLAT9)가 공급된다.
래치 회로(LQ2)의 반전 기억 노드(/Q2)가 트랜지스터(N27, N37)의 게이트와 접속되고, 기억 노드(Q2)가 트랜지스터(N22, N32)의 게이트와 접속되어 있다. 래치 회로(LQ1)의 반전 기억 노드(/Q1)가 트랜지스터(N35, N40)의 게이트와 접속되고, 기억 노드(Q1)가 트랜지스터(N33, N38)의 게이트와 접속되어 있다. 래치 회로(LQ0)의 반전 기억 노드(/Q0)가 트랜지스터(N28, N23)의 게이트와 접속되고, 기억 노드(Q0)가 트랜지스터(N30, N25, N20)의 게이트와 접속되어 있다.
그리고, 래치 회로(LQ2)의 기억 노드(Q2)와 버스 라인(IO0)과의 사이에 트랜지스터(N51)가 접속되고, 래치 회로(LQ1)의 기억 노드(Q1)와 버스 라인(IO1)과의 사이에 트랜지스터(N52)가 접속되고, 래치 회로(LQ0)의 기억 노드(Q0)와 버스 라인(IO2)과의 사이에 트랜지스터(N53)가 접속되어 있다. 또, 컬럼 게이트로서의 트랜지스터(N51, N52, N53)의 게이트가 신호(Y1＿0)의 공급 라인과 접속되어 있다.
또, 도시는 생략하지만, 이 NAND형 플래시 메모리는 각 신호선에 공급하는 소정의 전압을 발생시키기 위한 승합 회로 및 그 제어 회로를 가지고 있다. 구체적으로는, 이 NAND형 플래시 메모리는, 후술하는 기입 전압 VPGM 발생용의 승압 회로 및 그 제어 회로, 기입 패스 전압 Vpass 발생용의 승압 회로 및 그 제어 회로, P5V(독출 시의 패스 전압으로, 예를 들면 5V∼6V 정도) 발생용의 승압 회로 및 그 제어 회로를 가지고 있다.
전술한 바와 같이 구성된 이 한 실시 형태에 의한 NAND형 플래시 메모리에 있어서, 1개의 메모리 셀 트랜지스터에 3비트로 이루어지는 8치를 취하는 데이터가 기록된다. 3비트로 이루어지고 8치를 취하는 데이터의 스레시홀드 전압 Vth의 분포와, 데이터 내용과는, 예를 들면 도 6에 나타낸 바와 같은 대응 관계가 된다.
구체적으로는, 도 6에서 분포(7)는 데이터 "000"가 기입되어 제7 플러스 스레시홀드 전압 Vth의 기입 상태가 되는 메모리 셀 트랜지스터의 분포이며, 분포(6)는 데이터 "001"이 기입되어 제6 플러스 스레시홀드 전압 Vth의 기입 상태가 되는 메모리 셀 트랜지스터의 분포이며, 분포(5)는 데이터 "010"이 기입되어 제5 플러스 스레시홀드 전압 Vth의 기입상태가 되는 메모리 셀 트랜지스터의 분포이며, 분포(4)는 데이터 "011"이 기입되어 제4 플러스 스레시홀드 전압 Vth의 기입 상태가 되는 메모리 셀 트랜지스터의 분포이며, 분포(3)는 데이터 "100"이 기입되어 제3 플러스 스레시홀드 전압 Vth의 기입 상태가 되는 메모리 셀 트랜지스터의 분포이며, 분포(2)는 데이터 "101"이 기입되어 제2 플러스 스레시홀드 전압 Vth의 기입 상태가 되는 메모리 셀 트랜지스터의 분포이며, 분포(1)는 데이터 "110"이 기입되어 제1 플러스 스레시홀드 전압 Vth의 기입 상태가 되는 메모리 셀 트랜지스터의 분포이다. 또, 도 6에서 분포(0)는 데이터 "111"이 기입되어 제4 마이너스 스레시홀드 전압 Vth의 소거 상태가 되는 메모리 셀 트랜지스터의 분포이다.
또, 도 6에서는, 후술하는 베리파이 동작에서의 독출 시의 각 상태에 대한 선택 워드선 전압이 VVF1, VVF2, VVF3, VVF4, VVF5, VVF6, VVF7로 나타나고, 통상 독출 시의 각 상태에 대한 선택 워드선 VRD1, VRD2, VRD3, VRD4, VRD5, VRD6, VRD7로 나타나 있다. 그 대소 관계는, VVF7 > VRD7 > VVF6 > VRD6 > VVF5 > VRD5 > VVF4 > VRD4 > VVF3 > VRD3 > VVF2 > VRD2 > VVF1 > VRD1로 된다. 일예를 들면, VVF=3.8V, VRD7=3.6V, VVF6=3.2V, VRD6=3.0V, VVF5=2.6V, VRD5=2.4V, VVF4=2.0V, VRD4=1.8V, VVF3=1.4V, VRD3=1.2V, VVF2=0.8V, VRD2=0.6V, VVF1=0.2V, VRD1=0V이다.
전술한 바와 같이 구성된 이 한 실시 형태에 의한 NAND형 플래시 메모리에서의 기입 동작, 베리파이 동작 및 통상 독출 동작에 대하여 다음에 설명한다.
먼저, 이 한 실시 형태에 의한 NAND형 플래시 메모리의 기입 동작에 대하여, 설명한다. 도 2에 이 한 실시 형태에 의한 NAND형 플래시 메모리의 기입 동작에9서의 각부의 신호를 나타냈다. 그리고, 여기에서는, 메모리 스트링(A0)이 기입 대상으로서 선택되어 있는 것으로 한다. 이 한 실시 형태에 의한 NAND형 플래시 메모리에서는, 기입 동작과 베리 파이 동작을 반복 행함으로써, 기입 대상인 메모리 셀 트랜지스터에 대하여 원하는 데이터가 기입되어 간다. 이 때, 기입 개시 시의 워드선 전압을 소정의 초기 전압으로 설정하고, 서서히 소정의 스텝폭으로 단계적으로 워드선 전압을 증가시키면서 기입을 차례로 행하는 ISPP라고 하는 방법이 사용된다.
기입 동작 전에는, 제어 신호 PGM이 로 레벨(GND 레벨)로 설정되어 트랜지스터(N2)가 오프되고, 비트선(BL0, BL1)과 기입 제어 회로(2)가 분리되어 있다. 제어 신호 DIS가 하이 레벨(VCC 레벨)로, 제어 신호 TRN 및 어드레스 디코드 신호 AiB, AiN이 (VCC-Vth) 레벨로 설정되어 있다. 이 때, 트랜지스터(HN1, HN2, HN3, HN4) 및 트랜지스터(N1)가 온되어 있음에 따라, 전 비트선은 접지되어 있다. 또, 비트선 전압 공급 라인(VBL1)의 전압은 전압(VB1)(예를 들면, 1.2V)으로 설정되고, 비트선 전압 공급 라인(VBL2) 및 비트선 전압 공급 라인(VBL3)의 전압은 VCC 레벨로 설정되어 있다.
이 상태에서 기입이 기동되는 경우에는, 기입 데이터가 데이터 버스를 통해 비트선 전압 발생회로(2)의 래치 회로(LQ2, LQ1, LQ0)에 공급되고, 그리고 그 기입 데이터가 래치 회로(LQ2, LQ1, LQ0)에 수용되어 유지된다. 이 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터에 따라 기입이 행해진다. 그 후, 제어 신호 DIS가 로 레벨로 전환되고, 비트선(BL0, BL1)이 접지 라인과 분리된다. 그리고, 제어 신호 TRN 및 어드레스 디코드 신호 AiB, AiN이 VCC 이상의 소정의 레벨, 예를 들면 P5V 레벨로 설정되는 동시에, 제어 신호 Vref가 로 레벨(GND 레벨)로 설정된다. 이에 따라, 전 비트선이 VCC로 충전된다. 또, 메모리 셀 어레이(1)의 드레인측 선택 게이트선 DSG가 VCC 레벨로, 소스측 선택 게이트선 SSG가 GND 레벨로 설정된다. 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0) 및 메모리 스트링(A1)의 메모리 셀 트랜지스터의 채널(CH1)은, (VCC-VthDSG)로 충전된다. VthDSG는 선택 트랜지스터(DS0, DS1)의 스레시홀드 전압이다.
그 후, 어드레스 디코드 신호 AiB, AiN으로 기입 대상이 되는 메모리 스트링이 선택된다. 여기에서는, 예를 들면 메모리 스트링(A0)이 기입 대상으로서 선택되 어 있는 경우에 대하여 설명한다. 이 경우, 비트선 전압 공급 라인(VBL1)이 전압(VB1)으로 설정되고, 비트선 전압 공급 라인(VBL2 및 BVL3)이 VCC 레벨로 설정되어 있는 상태에서, 제어 신호 Vref가 비트선(BL0) 등의 리크 전류를 보상하는 만큼의 전류를 트랜지스터(P1)가 흐르게 하는 것이 가능한 소정 레벨의 전압(예를 들면, 2V)으로 설정된다. 또, 어드레스 디코드 신호 AiN이 로 레벨(GND 레벨)로 설정되고, 트랜지스터(HN4)가 오프 상태로 전환되어, 비선택측의 비트선(BL1)이 VCC로 충전된 상태에서 플로팅 상태로 유지되고, 메모리 스트링(A1)의 메모리 셀 트랜지스터의 채널(CH1)이 (VCC-VthDSG) 레벨로 유지된다.
그리고, 일정 시간 경과 후, 제어 신호 PGM이 하이 레벨로 설정되어 트랜지스터(N2)가 온으로 전환된다. 그러므로, 선택 비트선(BL0)과 비트선 전압 발생 회로(2)가 접속되어, 선택 비트선(BL0)이 기입 데이터에 따른 전압으로 설정된다.
이 때, 기입 데이터가 "00x"(x: 0 또는 1)인 경우에는, 트랜지스터(N3, N4)가 온되어, 비트선(BL0)은 접지 라인과 접속된다. 따라서, 비트선(BL0) 및 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 GND 레벨로 방전된다.
기입 데이터가 "01x"(x: 0 또는 1)인 경우에는, 트랜지스터(N5, N6)가 온 되어, 비트선(BL0)은 비트선 전압 공급 라인(VBL1)과 접속된다. 따라서, 비트선(BL0) 및 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 전압(VB1)(=1.2V)으로 방전된다.
기입 데이터가 "10x"(x: 0 또는 1)인 경우에는, 트랜지스터(N7, N8)가 온 되 어, 비트선(BL0)은 비트선 전압 공급 라인(VBL2)과 접속된다. 따라서, 비트선(BL0) 은 VCC로 유지되고, 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 (VCC-VthDSG)로 유지된다.
기입 데이터가 "110"인 경우에는, 트랜지스터(N9, N10, N11)가 온 되어, 비트선(BL0)은 비트선 전압 공급 라인(VBL3)과 접속된다. 따라서, 비트선(BL0)은 VCC로 유지되고, 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 (VCC-VthDSG)로 유지된다.
기입 데이터가 "111"인 경우에는, 전류로가 형성되지 않고, 비트선(BL0)은 접지 라인 및 비트선 공급 라인(VBL1∼VBL3)의 어느 것에도 접속되지 않는다. 따라서, 비트선(BL0)은 VCC로 충전된 상태에서 플로팅 상태로 되고, 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 (VCC-VthDSG)로 유지된다.
그 후, 워드선에 펄스 폭이, 예를 들면 20μs의 펄스형 워드선 전압이 인가된다. 이 경우, 워드선(WL0∼WL15) 중, 기입 대상 페이지로 되는 선택 워드선이 기입 전압 VPGM으로 설정되고, 그 이외의 비선택 워드선이 기입 패스 전압 Vpass로 설정된다.
이 때, 기입 데이터가 "00x"(x: 0 또는 1) 및 "01x"(x: 0 또는 1)인 메모리 셀 트랜지스터에서는, 선택 워드선에 인가된 워드선 전압(기입 전압 VPGM)과 메모리 셀 트랜지스터의 채널 전압과의 전계에 의해 FN 터널링 현상이 일어나, 데이터 의 기입이 개시된다. 또, 기입 데이터가 "10x(x: 0 또는 1), "110" 및 "111"인 메모리 셀 트랜지스터의 채널, 및 비선택측 메모리 스트링(A1)의 메모리 셀 트랜직스터의 채널(CH1)은, 드레인측의 선택 트랜지스터(DS0, DS1)에 의해 비트선(BL0, BL1)으로부터 분리되고, 워드선과의 용량 결합에 의해 비기입 전위로 부스트되어, 이들 메모리 셀 트랜지스터에 대해서는 데이터의 기입이 행해지지 않는다.
따라서, 이 사이에, 기입 데이터가 "00x"(x: 0 또는 1) 및 "01x"(x: 0 또는 1)인 메모리 셀 트랜지스터에 대해서만, 데이터의 기입이 행해진다.
그리고, 워드선 전압의 인가를 개시하고 난 다음 소정 시간, 예를 들면 10μs 경과 후, 비트선 전압 공급 라인(VBL2)의 전압이 VCC 레벨로부터 전압(VB2)(예를 들면, 1.5V)으로 전환된다.
이 때, 기입 데이터가 "10x"(x: 0 또는 1)인 경우에는, 비트선(BL0)은 전압(VB2)(=1.5V)으로 방전되고, 선택 트랜지스터(DS0)가 온되어, 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 전압(VB2)(=1.5V)으로 설정된다. 이에 따라, 기입 데이터가 "10x"(x: 0 또는 1)인 메모리 셀 트랜지스터에서, 데이터의 기입이 개시된다. 기입 데이터가 "00x"(x: 0 또는 1)인 메모리 셀 트랜지스터 및 기입 데이터가 "01x"(x: 0 또는 1)인 메모리 셀 트랜지스터에서는, 데이터의 기입이 계속해서 행해진다. 기입 데이터가 "110" 및 "111"인 메모리 셀 트랜지스터의 채널, 및 비선택측 메모리 스트링(A1)의 메모리 셀 트랜지스터의 채널(CH1)은, 비기입 전위로 부스트된 상태로 유지되고, 이들 메모리 셀 트랜지스터에 대해 서는 데이터의 기입이 행해지지 않는다.
따라서, 이 사이에, 기입 데이터가 "00x"(x: 0 또는 1), "01x"(x: 0 또는 1) 및 "10x"(x: 0 또는 1)인 메모리 셀 트랜지스터에 대하여, 데이터의 기입이 행해진다.
또한, 비트선 전압 공급 라인(VBL2)이 전압(VB2)으로 전환되고 난 다음 소정 시간, 예를 들면 8μs 경과 후(워드선 전압의 인가를 개시하고 난 다음 18μs 경과 후), 비트선 전압 공급 라인(VBL3)의 전압이 VCC 레벨로부터 전압(VB3)(예를 들면, 1.5V)으로 전환된다.
이 때, 기입 데이터가 "110"인 경우에는, 비트선(BL0)은 전압(VB3)(=1.5V)으로 방전되고, 선택 트랜지스터(DS0)가 온되어, 메모리 스트링(A0)의 메모리 셀 트랜지스터의 채널(CH0)은 전압(VH3)(=1.5V)으로 설정된다. 이에 따라, 기입 데이터가 "110"인 메모리 셀 트랜지스터에서, 데이터의 기입이 개시된다. 기입 데이터가 "00x"(x: 0 또는 1)인 메모리 셀 트랜지스터, 기입 데이터가 "01x"(x: 0 또는 1)인 메모리 셀 트랜지스터 및 기입 데이터가 "10x(x: 0 또는 1)인 메모리 셀 트랜지스터에서는, 데이터의 기입이 계속하여 행해진다. 기입 데이터가 "111"인 메모리 셀 트랜지스터의 채널 및 비선택측 메모리 스트링(A1)의 메모리 셀 트랜지스터의 채널(CH1)은, 비기입 전위로 부스트된 상태로 유지되어, 이들의 메모리 셀 트랜지스터에 대해서는 데이터의 기입이 행해지지 않는다.
따라서, 이 사이에 기입 데이터가 "00x"(x: 0 또는 1), "01x"(x: 0 또는 1) 및 "10x"(x: 0 또는 1) 및 "110"인 메모리 셀 트랜지스터에 대하여, 데이터의 기입이 행해진다.
그리고, 비트선 전압 공급 라인(VBL3)의 전압이 전압(VB3)으로 전환되고 난 다음 2μs 경과 후(워드선 전압의 인가를 개시하고 난 다음 20μs 경과 후), 워드선 전압이 0V로 설정되어, 기입 사이클이 종료된다.
전술한 기입 동작에 있어서는, 비트선 전압 발생 회로(2)에서 비트선 전압을 기입 데이터에 따른 전압으로 설정되는 타이밍이 기입 데이터의 기입 레벨이 얕은 경우만큼 늦어지고 있는 것이 특징적이다.
구체적으로는, 기입 데이터가 "00x"(x: 0 또는 1) 및 "01x"(x: 0 또는 1)인 경우, 워드선 전압이 상승되기 전에, 비트선(BL0)이 각각 0V, 전압(VB1)(=1.2V)으로 설정되고, 기입 데이터가 "10x"(x: 0 또는 1)인 경우, 워드선 전압이 상승하고 난 다음 10μs 경과 후에 비트선(BL0)이 전압(VB2)(=1.5V)으로 설정되고, 기입 데이터가 "110"인 경우, 워드선 전압이 상승하고 난 다음 18μs 경과 후에 비트선(BL0)이 전압(VB3)(=1.5V)으로 설정된다. 이 경우, 메모리 셀 트랜지스터에 대하여 실질적으로 데이터의 기입이 이루어지는 시간은 기입 데이터가 "0xx"(x: 0 또는 1)인 경우 20μs이며, 기입 데이터가 "10x"(x: 0 또는 1)인 경우 10μs이며, 기입 데이터가 "110"인 경우 2μs이다. 그리고, 기입 데이터가 "111"인 경우 메모리 셀 트랜지스터에 대하여 실질적으로 데이터의 기입이 이루어지는 시간은 0μs이다. 이 실질적으로 데이터의 기입이 이루어지는 시간은, 실효적인 워드선 전압의 펄스폭(인가 시간)에 대응하고 있다.
이와 같이, 이 한 실시 형태에서는, 비트선 전압을 기입 데이터에 따른 전압으로 설정되는 타이밍을 기입 데이터에 따라 제어함으로써, 기입 데이터에 따른 실효적인 워드선 전압의 펄스폭 제어가 행해지고 있다.
다음에, 베리파이 동작에 대하여 설명한다. 도 10에 이 한 실시 형태에 의한 NAND형 플래시 메모리의 베리파이 동작에서의 각 부 신호의 상태를 나타냈다. 그리고, 여기에서는 전술한 기입 동작에 계속하여, 메모리 스트링(A0)이 베리파이 대상으로서 선택되어 있는 것으로 한다.
전술한 기입 동작에서, 워드선 전압 VWL이 GND 레벨로 설정되어 1회의 기입 사이클이 종료된 후, 제어 신호 PGM이 VCC 레벨로부터 GND 레벨로 전환되고, 비트선(BL0)과 비트선 전압 발생 회로(2)가 분리된다. 그리고, 제어 신호 DIS가 하이 레벨, 어드레스 디코드 신호 AiN이 P5V 레벨로 설정되는 동시에, 어드레스 디코드 신호 AiB 및 제어 신호 TRN이 기입 시의 그 대로 P5V 레벨로 설정되고, 이 사이에 전 비트선이 접지된다. 일정 시간 경과 후, 제어 신호 TRN이 GND 레벨로 설정되고, 다시 일정 시간 경과 후, 제어 신호 DIS가 GND 레벨로 전환된다. 그리고, 어드레스 디코드 신호 AiN이 GND 레벨로 설정되고, 비선택측의 비트선(BL1)이 플로팅 상태로 되는 동시에, 제어 신호 TRN이 (VCC-Vth) 레벨로 설정된다. 이 때, 어드레스 디코드 신호 AiB가 P5V 레벨임에 따라, 선택 비트선(BL0)과 노드 SA가 접속된다.
이 베리파이 동작에서는 1회의 기입이 종료될 때마다 데이터 "000", "001", "010", "011", "100", "101", "110"에 대응한 스레시홀드 전압 Vth의 판정이 행해 진다. 이 스레시홀드 전압 Vth의 판정은, 제어 신호 DIS가 로 레벨로 전환된 후, 드레인측 선택 게이트선 DSG 및 소스측 게이트선 SSG가 비선택 워드선의 전압과 동일한 소정의 하이 레벨의 전압, 예를 들면 P5V로 설정되어, 선택 워드선의 전압 VWL을 예를 들면 VVF7→VVF6→VVF5→VVF4→VVF3→VVF2→VVF1→의 순서로 단계적으로 내려가면서 이루어진다.
먼저, 각 워드선 전압에서의 실제의 스레시홀드 전압 Vth의 판정 전 처리로서 제어 신호 Vref가 로 레벨(GND 레벨)로 설정되어 트랜지스터(P1)가 온되고, 비트선(BL0)에 대하여 전원 전압 VCC에서의 충전이 이루어진다. 어드 정도 시간이 경과하면, 비트선(BL0)의 전압이 상승하고, 트랜지스터(HN1)의 게이트 소스 간의 전위차가 Vth'(Vth'는 트랜지스터(HN1)의 스레시홀드 전압) 이하로 될 때 자동적으로 트랜지스터(HN1, HN3)가 오프된다. 따라서, 비트선(BL0)은 (VCC-Vth-Vth') 레벨(예를 들면, 1 V 정도)로 충전되고, 노드 SA는 VCC 레벨로 된다.
전술한 상태에서, 선택 워드선의 전압을 소정치로 하는 동시에, 래치 회로(LQ2∼LQ0)의 노드(Q2∼Q0)가 소정 데이터로 설정된 상태에서, 셀 전류의 유무를 비트선(BL0) 및 노드 SA의 전압에 반영시켜 스레시홀드 전압 Vth의 판정이 이루어진다. 즉, 소정의 메모리 셀 트랜지스터의 스레시홀드 전압 Vth 이상의 전압이 그 컨트롤 게이트에 공급되어 셀 전류가 흐르는 경우에는, 비트선(BL0)의 전압이 강하하여, 트랜지스터(HN1, HN3)가 온된다. 따라서, 노드 SA는 비트선(BLO)의 전압(VCC-Vth-Vth')과 대략 동일한 전압까지 강하한다. 또, 소정의 메모리 셀 트랜 지스터의 스레시홀드 전압 Vth 미만의 전압이 그 컨트롤 게이트에 공급되는 경우에는, 셀 전류가 흐르지 않아, 비트선(BL0)의 전압이 강하되지 않고, 노드 SA의 전압은 그대로 VCC 레벨로 유지된다. 이 관계에 따라 스레시홀드 전압 Vth의 판정이 이루어진다.
비트선(BL0)의 충전이 완료되면, 제어 신호 Vref가 비트선(BL0)의 리크 전류를 보상하는 만큼의 전류를 트랜지스터(P1)가 흐르게 하는 것이 가능한 소정 레벨의 전압(예를 들면, 2V)으로 설정된다.
먼저, 선택 워드선의 전압 VWL이 VVF7로 설정되고, 기입 데이터가 "000"에 대응하는 스레시홀드 전압 Vth의 판정이 이루어진다. 여기에서, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VVF7보다 큰(Vth＞VVF7) 경우에는, 셀에 전류가 흐르지 않음에 따라, 비트선(BL0)의 전압은 변화하지 않고, 노드 SA는 VCC 레벨로 유지된다. 이 때, 트랜지스터(N15, N16, N17)가 온된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT0, øLAT2, øLAT6)가 차례로 하이 레벨로 설정된다.
제어 신호(øLAT0)가 하이 레벨로 설정되면, 트랜지스터(N18)가 온되며, 이 때 트랜지스터(N15)가 온되어 있음에 따라, 래치 회로(LQ2)의 반전 기억 노드(/Q2)가 로 레벨로 설정되고 기억 노드(Q2)가 로 레벨로부터 하이 레벨로 반전된다. 이 때, 래치 회로(LQ2)의 기억 노드(Q2)와 접속된 트랜지스터(N22, N32)의 게이트가 하이 레벨로 된다.
제어 신호(øLAT2)가 하이 레벨로 설정되면, 트랜지스터(N24)가 온되고, 이 때 트랜지스터(N23, N22) 및 트랜지스터(N16)가 온되어 있음에 따라, 래치 회로(LQ1)의 반전 기억 노드(/Q1)가 로 레벨로 설정되고 기억 노드(Q1)가 로 레벨로부터 하이 레벨로 반전된다. 이 때, 래치 회로(LQ1)의 기억 노드(Q1)와 접속된 트랜지스터(N33)의 게이트가 하이 레벨로 된다.
제어 신호(øLAT6)가 하이 레벨로 설정되면, 트랜지스터(N34)가 온되고, 이 때 트랜지스터(N33, N32) 및 트랜지스터(N17)가 온되어 있음에 따라, 래치 회로(LQ0)의 반전 기억 노드(/Q0)가 로 레벨로 설정되고 기억 노드(Q0)가 로 레벨로부터 하이 레벨로 반전된다.
이상에 의해, 기입 데이터가 "000"의 메모리 셀 트랜지스터로서, 그 스레시홀드 전압 Vth가 VVF7보다 큰(Vth＞VVF7) 경우, 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터는 "111"로 반전하여, 기입 금지 상태로 된다.
한편, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VVF7보다 작은(Vth＜VVF7) 경우, 리크 보상 전류보다 큰 셀 전류가 흘러, 노드 SA의 전압이 강하하여 트랜지스터(HN1, HN3)가 온되고, 비트선(BL0)의 용량 CBL과 노드 SA의 용량 CSA(＜＜CBL)와의 사이에서 전하의 재분배가 일어나, 노드 SA의 전압이 비트선(BL0)의 전압(VCC-Vth-Vth')과 대략 동일한 정도의 로 레벨(예를 들면, 1V 정도)로 된다. 그러므로, 제어 신호(øLAT0, øLAT2, øLAT6)에 의해 트랜지스터(N18, N24, N34)가 온되어도, 트랜지스터(N15, N16, N17)의 게이트가 로 레벨(예를 들면, 1V)로 되어 있기 때문에, 트랜지스터(N15, N16, N17)의 각각의 드레인 소스 간이 고저항의 상태로 되어, 래치 회로(LQ2∼LQ0)의 기억 노드(Q2∼Q0)를 반전시키는 데 필요한 전류를 흐르게 할 수 없어, 그 결과 설정 상태가 유지된다.
선택 워드선의 전압 VWL이 VVF7로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 완료되면, 다시 제어 신호 Vref가 로 레벨로 설정되고 트랜지스터(P1)가 온되어, 비트선(BL0)에 대하여 전원 전압 VCC에서의 충전이 이루어진다. 비트선(BL0)의 충전이 완료되면, 제어 신호 Vref가 소정 레벨의 전압(예를 들면, 2V)으로 설정된다.
다음에, 선택 워드선의 전압 VWL이 VVF6으로 설정되고, 기입 데이터가 "001"에 대응하는 스레시홀드 전압 Vth의 판정이 이루어진다. 여기에서, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VVF6보다 큰(Vth＞VVF6) 경우에는, 셀에 전류가 흐르지 않음에 따라, 비트선(BL0)의 전압은 변화하지 않고, 노드 SA는 VCC 레벨로 유지된다. 이 때, 트랜지스터(N15, N16, N17)가 온된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT5, øLAT1)가 차례로 하이 레벨로 설정된다.
제어 신호(øLAT5)가 하이 레벨로 설정되면, 트랜지스터(N31)가 온 되고, 이 때 트랜지스터(N30, N27) 및 트랜지스터(N16)가 온되어 있음에 따라, 래치 회로(LQ1)의 반전 기억 노드(/Q1)가 로 레벨로 설정되고 기억 노드(Q1)가 로 레벨 로부터 하이 레벨로 반전한다. 이 때, 래치 회로(LQ1)의 기억 노드(Q1)와 접속된 트랜지스터(N19)의 게이트가 하이 레벨로 된다. 그리고, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 Vth＞VVF7인 경우에는, 선택 워드선의 전압 VWL이 VVF7로 설정된 상태에서의 스레시홀드 전압 Vth의 판정에서, 이미 래치 회로(LQ1)의 반전 기억 노드(/Q1)가 로 레벨로부터 하이 레벨로 판정되어 있기 때문에, 여기에서는 변화되지 않는다. 또, 기입 데이터가 "000"에서 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VVF7＞Vth＞VVF6인 경우에는, 래치 회로(LQ0)의 기억 노드(Q0)가 로 레벨임에 따라 트랜지스터(N30)가 오프되어, 래치 회로(LQ1)의 기억 노드(Q1)는 변화되지 않는다.
제어 신호(øLAT1)가 하이 레벨로 설정되면, 트랜지스터(N21)가 온되고, 이 때 트랜지스터(N20, N19) 및 트랜지스터(N15)가 온되어 있음에 따라, 래치 회로(LQ2)의 반전 기억 노드(/Q2)가 로 레벨로 설정되고 기억 노드(Q2)가 로 레벨로부터 하이 레벨로 반전된다. 그리고, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 Vth＞VVF7인 경우에는, 선택 워드선의 전압 VWL이 VVF7로 설정된 상태에서의 스레시홀드 전압 Vth의 판정에서, 이미 래치 회로(LQ2)의 반전 기억 노드(/Q2)가 로 레벨로부터 하이 레벨로 판정되어 있기 때문에, 여기에서는 변화되지 않는다. 또, 기입 데이터가 "000"에서 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VVF7＞Vth＞VVF6인 경우에는, 래치 회로(LQ0)의 기억 노드(Q0)가 로 레벨임에 따라 트랜지스터(N30)가 오프되어, 래치 회로(LQ1)의 기억 노드(Q1)는 변화되지 않고, 따라서, 트랜지스터(N19)가 온되지 않으므로, 래치 회로(LQ2)의 기억 노드(Q2)는 변 화되지 않는다.
이상에 의해, 기입 데이터가 "001"인 메모리 셀 트랜지스터로서, 그 스레시홀드 전압 Vth가 워드선 전압(VVF6)보다 큰(Vth＞VVF6) 경우, 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터는 "111"로 반전되어, 기입 금지 상태로 된다.
한편, 메모리 셀의 스레시홀드 전압 Vth가 VVF6보다 작은(Vth＜VVF6) 경우, 리크 보상 전류보다 큰 셀 전류가 흘러, 노드 SA의 전압이 강하하여 트랜지스터(HN1, HN3)가 온되고, 비트선(BL0)의 용량 CBL과 노드 SA의 용량 CSA(＜＜CBL)와의 사이에서 전하의 재분배가 일어나, 노드 SA의 전압이 비트선(BL0)의 전압(VCC-Vth-Vth')과 대략 동일한 정도의 로 레벨(예를 들면, 1V 정도)로 된다. 그러므로, 제어 신호(øLAT5, øLAT1)에 의해 트랜지스터(N31, N21)가 온되어도, 트랜지스터(N15, N16)의 게이트가 로 레벨(예를 들면, 1V)로 되어 있기 때문에, 트랜지스터(N15, N16)의 각각의 드레인 소스 간이 고저항의 상태로 되어, 래치 회로(LQ1, LQ2)의 기억 노드(Q1, Q2)를 반전시키는 데 필요한 전류를 흐르게 할 수 없어, 그 결과 설정 상태가 유지된다.
다음에, 동일하게 하여, 선택 워드선의 전압 VWL이 VVF5로 설정되고, 기입 데이터가 "010"에 대응하는 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT8, øLAT1)가 차례로 하이 레벨로 설정되고, 기입 데이터가 "010"인 메모리 셀 트랜지스터에서, 그 스레시홀드 전압 Vth가 VVF5보다 큰(Vth＞VVF5) 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터 가 "111"로 반전되도록 제어된다.
선택 워드선의 전압 VWL이 VVF4로 설정되고, 기입 데이터가 "011"에 대응하는 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT2)가 하이 레벨로 설정되고, 기입 데이터가 "011"인 메모리 셀 트랜지스터에서, 그 스레시홀드 전압 Vth가 VVF4보다 큰(Vth＞VVF4) 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "111"로 반전되도록 제어된다.
선택 워드선의 전압 VWL이 VVF3으로 설정되고, 기입 데이터가 "100"에 대응하는 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT2,øLAT6)가 차례로 하이 레벨로 설정되고, 기입 데이터가 "100"인 메모리 셀 트랜지스터에서, 그 스레시홀드 전압 Vth가 VVF3보다 큰(Vth＞VVF3) 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "111"로 반전되도록 제어된다.
선택 워드선의 전압 VWL이 VVF2로 설정되고, 기입 데이터가 "101"에 대응하는 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT3)가 차례로 하이 레벨로 설정되고, 기입 데이터가 "101"인 메모리 셀 트랜지스터에서, 그 스레시홀드 전압 Vth가 VVF2보다 큰(Vth＞VVF2) 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "111"로 반전되도록 제어된다.
선택 워드선의 전압 VWL이 VVF1로 설정되고, 기입 데이터가 "110"에 대응하는 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT6)가 차례로 하이 레벨로 설정되고, 기입 데이터가 "110"인 메모리 셀 트랜지스터에서, 그 스레시홀드 전압 Vth가 VVF1보다 큰(Vth＞VVF1) 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "111"로 반전되도록 제어된다.
그리고, 선택 워드선의 전압 VWL이 VVF1로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 완료된 단계에서, 전 래치 데이터의 반전 신호의 와이어드(wired) OR이 취해지고, 하나라도 "0"이 있으면, 와이어드 OR의 결과는 로 레벨로 되어, 재기입 프로세스로 이행하고, 모두가 "1"로 되어 있으면, 기입이 종료된다. 이상의 기입 및 베리파이의 사이클은 모든 메모리 셀 트랜지스터가 기입 충분으로 판정되거나, 소정 회수에 달할 때까지 반복된다.
다음에, 통상 독출 동작에 대하여 구체적으로 설명한다. 도 11에, 이 한 실시 형태에 의한 NAND형 플래시 메모리의 통상 독출 동작 시에서의 각 부의 신호 상태를 나타냈다. 그리고, 여기에서는, 메모리 스트링(A0)이 독출 대상으로서 선택되어 있는 것으로 한다. 또, 메모리 셀 트랜지스터에는 기입 동작에 의해, 스레시홀드 전압 Vth와 기입 데이터가 도 6에 나탄낸 바와 같은 대응 관계로 되도록, 기입 데이터에 따라 기입이 이루어져 있는 것으로 한다.
통상, 독출 동작 전에는, 제어 신호 PGM이 GND 레벨로 선정되어 트랜지스터(N2)가 오프되고, 비트선(BL0, BL1)과 비트선 전압 발생 회로(2)가 분리되어 있다. 또, 어드레스 디코드 신호 AiB, AiN 및 제어 신호 TRN이 (VCC-Vth) 레벨로 설정되고, 제어 신호 Vref가 VCC 레벨로 설정되는 동시에, 제어 신호 DIS가 하이 레벨로 설정되어 트랜지스터(N1)가 온되고, 비트선(BL0, BL1)이 GND 레벨로 설정되 어 있다.
통상, 독출 동작이 기동되면, 그 동작에 앞서 리셋 신호 RST가 일정 기판 하이 레벨로 설정되고, 래치 회로(LQ2∼LQ0)에 유지되어 있는 데이터가 모두 로 레벨로 리셋된다. 통상, 독출 동작은 래치 회로(LQ2∼LQ0)의 리셋 완료 후, 즉, 제어 신호 DIS 및 리셋 신호 RST가 모두 로 레벨로 전환된 후, 드레인측 선택 게이트선 DSG 및 소스측 선택 게이트선 SSG가 비선택 워드선의 전압과 동일한 소정 하이 레벨의 전압, 예를 들면 P5V(5.6∼6.0V의 소정 전압)로 설정되고, 선택 워드선의 전압 VWL을 예를 들면 VRD7→VRD6→VRD5→VRD4→VRD3→VRD2→VRD1의 순서로 단계적으로 내려가면서 이루어진다.
또, 각 워드선 전압에서의 실제의 스레시홀드 전압 Vth의 판정 전 처리로서, 추가로 제어 신호 Vref가 로 레벨로 설정되어 트랜지스터(P1)가 온되고, 비트선(BL0)에 대하여 전원 전압 VCC에서의 충전이 이루어진다. 어느 정도 시간이 경과하면, 비트선(BL0)의 전압이 상승하고, 트랜지스터(HN1)의 게이트 소스 간의 전위차가 Vth'(Vth'는 트랜지스터(HN1)의 스레시홀드 전압) 이하로 될 때 자동적으로 트랜지스터(HN1, HN3)가 오프된다. 따라서, 비트선(BL0)은 (VCC-Vth-Vth') 레벨(예를 들면, 1 V 정도)로 충전되고, 노드 SA는 VCC 레벨로 된다.
전술한 상태에서, 선택 워드선의 전압을 소정치로 하고, 셀 전류의 유무를 비트선(BL0) 및 노드 SA의 전압에 반영시켜 스레시홀드 전압 Vth의 판정이 이루어진다. 즉, 소정의 메모리 셀 트랜지스터의 스레시홀드 전압 Vth 이상의 전압이 그 게이트에 공급되어 셀 전류가 흐르는 경우에는, 비트선(BL0)의 전압이 강하하여, 트랜지스터(HN1, HN3)가 온된다. 따라서, 노드 SA의 전압은 비트선(BLO)의 전압(VCC-Vth-Vth')과 대략 동일한 정도의 로 레벨(예를 들면, 1V 정도)까지 강하된다. 또, 소정의 메모리 셀 트랜지스터의 스레시홀드 전압 Vth 미만의 전압이 그 게이트에 공급되는 경우에는, 셀 전류가 흐르지 않아, 비트선(BL0)의 전압이 강하되지 않고, 노드 SA의 전압은 그대로 VCC 레벨로 유지된다. 이 관계에 따라 스레시홀드 전압 Vth의 판정이 이루어진다.
비트선(BL0)의 충전이 완료되면, 제어 신호 Vref가 비트선(BL0)의 리크 전류를 보상하는 만큼의 전류를 트랜지스터(P1)가 흐르게 하는 것이 가능한 소정 레벨의 전압(예를 들면, 2V)으로 설정된다.
먼저, 선택 워드선의 전압 VWL이 VVF7로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 이루어진다. 여기에서, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD7보다 큰(Vth＞VRD7) 경우, 셀 전류가 흐르지 않음에 따라, 노드 SA는 VCC 레벨로 유지된다. 이 때, 트랜지스터(N15, N16, N17)가 온된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT0, øLAT2, øLAT6)가 차례로 하이 레벨로 설정된다.
제어 신호(øLAT0)가 하이 레벨로 설정되면, 트랜지스터(N18)가 온되며, 이 때 트랜지스터(N15)가 온되어 있음에 따라, 래치 회로(LQ2)의 반전 기억 노드(/Q2)가 로 레벨로 설정되고 기억 노드(Q2)가 로 레벨로부터 하이 레벨로 반전된다. 이 때, 래치 회로(LQ2)의 기억 노드(Q2)와 접속된 트랜지스터(N22, N32)의 게이트가 하이 레벨로 된다.
제어 신호(øLAT2)가 하이 레벨로 설정되면, 트랜지스터(N24)가 온되고, 이 때 트랜지스터(N23, N22) 및 트랜지스터(N16)가 온되어 있음에 따라, 래치 회로(LQ1)의 반전 기억 노드(/Q1)가 로 레벨로 설정되고 기억 노드(Q1)가 로 레벨로부터 하이 레벨로 반전된다. 이 때, 래치 회로(LQ1)의 기억 노드(Q1)와 접속된 트랜지스터(N33)의 게이트가 하이 레벨로 된다.
제어 신호(øLAT6)가 하이 레벨로 설정되면, 트랜지스터(N34)가 온되고, 이 때 트랜지스터(N33, N32) 및 트랜지스터(N17)가 온되어 있음에 따라, 래치 회로(LQ0)의 반전 기억 노드(/Q0)가 로 레벨로 설정되고 기억 노드(Q0)가 로 레벨로부터 하이 레벨로 반전된다.
이상에 의해, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD7보다 큰(Vth＞VRD7) 경우, 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "111"로 반전된다.
한편, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD7보다 작은(Vth＜VRD7) 경우, 리크 보상 전류보다 큰 셀 전류가 흘러, 노드 SA의 전압이 강하하여 트랜지스터(HN1, HN3)가 온되고, 비트선(BL0)의 용량 CBL과 노드 SA의 용량 CSA(＜＜CBL)와의 사이에서 전하의 재분배가 일어나, 노드 SA의 전압이 비트선(BL0)의 전압(VCC-Vth-Vth')과 대략 동일한 정도의 로 레벨(예를 들면, 1V 정 도)로 된다. 그러므로, 제어 신호(øLAT0, øLAT2, øLAT6)에 의해 트랜지스터(N18, N24, N34)가 온되어도, 트랜지스터(N15, N16, N17)의 게이트가 로 레벨(예를 들면, 1V)로 되어 있기 때문에, 트랜지스터(N15, N16, N17)의 각각의 드레인 소스 간이 고저항의 상태로 되어, 래치 회로(LQ2∼LQ0)의 기억 노드(Q2∼Q0)를 반전시키는 데 필요한 전류를 흐르게 할 수 없어, 그 결과 리셋 그대로의 로 레벨 상태가 유지된다.
선택 워드선의 전압 VWL이 VRD7로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 완료되면, 다시 제어 신호 Vref가 로 레벨로 설정되어 트랜지스터(P1)가 온되어, 비트선(BL0)에 대하여 전원 전압 VCC에서의 충전이 이루어진다. 비트선(BL0)의 충전이 완료되면, 제어 신호 Vref가 소정 레벨의 전압(예를 들면, 2V)으로 설정된다.
다음에, 선택 워드선의 전압 VWL이 VRD6으로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 이루어진다. 여기에서, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD6보다 큰(Vth＞VRD6) 경우, 셀 전류가 흐르지 않음에 따라, 노드 SA는 VCC 레벨로 유지된다. 이 때, 트랜지스터(N15, N16, N17)가 온된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT0, øLAT2)가 차례로 하이 레벨로 설정된다.
제어 신호(øLAT0)가 하이 레벨로 설정되면, 트랜지스터(N18)가 온 되고, 이 때 트랜지스터(N15)가 온되어 있음에 따라, 래치 회로(LQ2)의 반전 기억 노드(/Q2) 가 로 레벨로 설정되고 기억 노드(Q2)가 로 레벨로부터 하이 레벨로 반전한다. 이 때, 래치 회로(LQ2)의 기억 노드(Q2)와 접속된 트랜지스터(N22)의 게이트가 하이 레벨로 된다.
제어 신호(øLAT2)가 하이 레벨로 설정되면, 트랜지스터(N24)가 온 되고, 이 때 트랜지스터(N23, N22) 및 트랜지스터(N16)가 온되어 있음에 따라, 래치 회로(LQ1)의 반전 기억 노드(/Q1)가 로 레벨로 설정되고 기억 노드(Q1)가 로 레벨로부터 하이 레벨로 반전된다.
이상에 의해, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD6보다 큰(Vth＞VRD6) 경우, 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "110"으로 반전된다.
한편, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD6보다 작은(Vth＜VRD6) 경우, 리크 보상 전류보다 큰 셀 전류가 흘러, 노드 SA의 전압이 강하하여 트랜지스터(HN1, HN3)가 온되고, 비트선(BL0)의 용량 CBL과 노드 SA의 용량 CSA(＜＜CBL)와의 사이에서 전하의 재분배가 일어나, 노드 SA의 전압이 비트선(BL0)의 전압(VCC-Vth-Vth')과 대략 동일한 정도의 로 레벨(예를 들면, 1V 정도)로 된다. 그러므로, 제어 신호(øLAT0, øLAT2)에 의해 트랜지스터(N18, N24)가 온되어도, 트랜지스터(N15, N16)의 게이트가 로 레벨(예를 들면, 1V)로 되어 있기 때문에, 트랜지스터(N15, N16)의 각각의 드레인 소스 간이 고저항의 상태로 되어, 래치 회로(LQ2, LQ1)의 기억 노드(Q2, Q1)를 반전시키는 데 필요한 전류를 흐르게 할 수 없어, 그 결과 리셋 그대로의 로 레벨 상태가 유지된다.
선택 워드선의 전압 VWL이 VRD6으로 설정된 상태에서의 스레스홀드 전압 Vth의 판정이 완료되면, 다시 제어 신호 Vref가 로 레벨로 설정되어 트랜지스터(P1)가 온되고, 비트선(BL0)에 대하여 전원 전압 VCC의 충전이 이루어진다. 비트선(BL0)의 충전이 완료되면, 제어 신호 Vref가 소정 레벨의 전압(예를 들면, 2V)으로 설정된다.
다음에, 선택 워드선의 전압 VWL이 VRD5로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 이루어진다. 여기에서, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD5보다 큰 (Vth＞VRD5) 경우, 셀 전류가 흐르지 않음에 따라, 노드 SA와 VCC 레벨로 유지된다. 이 때, 트랜지스터(N15, N16, N17)가 온된다.
여기에서, 래치 데이터에 관해서는 다음의 경우가 고려된다.
(1) Vth＞VRD7의 경우: 래치 데이터는 "111"
(2) VRD7＞Vth＞VRD6의 경우: 래치 데이터는 "110"
(3) VRD6＞Vth＞VRD5의 경우: 래치 데이터는 "000"
여기에서, (3)의 경우에만 래치 회로(LQ2, LQ0)의 노드 반전이 발생하여, 독출 데이터가 "101"이 되도록 할 필요가 있고, 이 때, (1)의 경우나 (2)의 경우에 영향이 없도록 할 필요가 있다.
즉, 이 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT0, øLAT7)가 차례로 하이 레벨로 설정된다.
제어 신호(øLAT0)가 하이 레벨로 설정되면, 트랜지스터(N18)가 온 되고, 이 때 트랜지스터(N15)가 온되어 있음에 따라, 래치 회로(LQ2)의 반전 기억 노드(/Q2)가 로 레벨로 설정되고 기억 노드(Q2)가 로 레벨로부터 하이 레벨로 반전된다. 이 때, 래치 회로(LQ2)의 기억 노드(Q2)와 접속된 트랜지스터(N32)의 게이트가 하이 레벨로 된다. 또, (1), (2)의 경우, 원래 래치 회로(LQ2)의 기억 노드(Q2)는 하이 레벨로 반전되어 있으므로 영향은 없다.
제어 신호(øLAT7)가 하이 레벨로 설정되면, 트랜지스터(N36)가 온 되고, 이 때, (3)의 경우에는, 트랜지스터(N35)가 온되어 있고, 또한 트랜지스터(N32) 및 트랜지스터(N17)가 온되어 있음에 따라, 래치 회로(LQ0)의 반전 기억 노드(/Q1)가 로 레벨로 설정되어 기억 노드(Q0)가 로 레벨로부터 하이 레벨로 반전된다. 이 때, (1) 및 (2)의 경우에는, 트랜지스터(N35)가 온되어 있기 때문에, 래치 데이터에 변화는 없다.
이상에 의해, 메모리 트랜지스터의 스레시홀드 전압 Vth가 VRD5보다 큰(Vth＞VRD5) 경우, 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "101"로 반전된다.
한편, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD5보다 작은(Vth＜VRD5) 경우, 리크 보상 전류보다 큰 셀 전류가 흘러, 노드 SA의 전압이 강하하여 트랜지스터(HN1, HN3)가 온되고, 비트선(BL0)의 용량 CBL과 노드 SA의 용량 CSA(＜＜CBL)와의 사이에서 전하의 재분배가 일어나, 노드 SA의 전압이 비트선(BL0)의 전압(VCC-Vth-Vth')과 대략 동일한 정도의 로 레벨(예를 들면, 1V 정 도)로 된다. 그러므로, 제어 신호(øLAT0, øLAT7)에 의해 트랜지스터(N18, N36)가 온되어도, 트랜지스터(N15, N17)의 게이트가 로 레벨(예를 들면, 1V)로 되어 있기 때문에, 트랜지스터(N15, N17)의 각각의 드레인 소스 간이 고저항의 상태로 되어, 래치 회로(LQ2, LQ0)의 기억 노드(Q2, Q0)를 반전시키는 데 필요한 전류를 흐르게 할 수 없어, 그 결과 리셋 그대로의 로 레벨 상태가 유지된다.
이하, 동일하게 하여, 선택 워드선의 전압 VWL이 VRD4로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT0)가 하이 레벨로 설정되고, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD5＞Vth＞VRD4인 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "100"으로 반전되도록 제어된다.
선택 워드선의 전압 VWL이 VRD3으로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT4, øLAT8)가 차례로 하이 레벨로 설정되고, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD4＞Vth＞VRD3인 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "011"으로 반전되도록 제어된다.
선택 워드선의 전압 VWL이 VRD2로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT4)가 하이 레벨로 설정되고, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD3＞Vth＞VRD2인 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "010"으로 반전되도록 제어된다.
선택 워드선의 전압 VWL이 VRD1로 설정된 상태에서의 스레시홀드 전압 Vth의 판정이 이루어진 경우, 일정 시간 경과 후, 펄스형의 신호인 제어 신호(øLAT9)가 하이 레벨로 설정되고, 메모리 셀 트랜지스터의 스레시홀드 전압 Vth가 VRD2＞Vth＞VRD1인 경우에만 래치 회로(LQ2, LQ1, LQ0)의 래치 데이터가 "001"으로 반전되도록 제어된다.
이와 같이 하여, 통상 독출 동작이 이루어지고, 통상 독출 동작 완료 시에는, 래치 회로(LQ2∼LQ0)의 기억 노드(Q2∼Q0)의 각각에 메모리 셀 트랜지스터의 스레시홀드 전압 Vth에 따른 출력이 유지된다. 즉, 스레시홀드 전압 Vth가 분포(7)인 경우에는 (Q2, Q1, Q0)=(1, 1, 1)이 되고, 스레시홀드 전압 Vth가 분포(6)인 경우에는(Q2, Q1, Q0)=(1, 1, 0)이 되고, 스레시홀드 전압 Vth가 분포(5)인 경우에는 (Q2, Q1, Q0)=1, 0, 1)이 되고, 스레시홀드 전압 Vth가 분포(4)인 경우에는 (Q2, Q1, Q0)=(1, 0, 0)이 되고, 스레시홀드 전압 Vth가 분포(3)인 경우에는(Q2, Q1, Q0)=(0, 1, 1)이 되고, 스레시홀드 전압 Vth가 분포(2)인 경우에는 (Q2, Q1, Q0)=0, 1, 0)이 되고, 스레시홀드 전압 Vth가 분포(1)인 경우에는 (Q2, Q1, Q0)=(0, 0, 1)이 되고, 스레시홀드 전압 Vth가 분포(0)인 경우에는(Q2, Q1, Q0)=(0, 0, 0)이 된다. 그리고, 이들의 반전 출력이 독출 데이터로서 취출(取出)된다.
전술한 바와 같이 구성된 이 한 실시 형태에 의하면, 기입 동작 시에 실효적인 워드선 전압의 인가 시간을 기입 데이터에 따라 제어하도록 하고 있음에 따라, 다음과 같은 이점을 얻을 수 있다.
즉, 이 한 실시 형태에 의하면, 다치 병렬 기입을 행하는 경우에, 기입 데이터에 따라 설정되는 비트선 전압이, 기입 데이터가 "00x"(x: 0 또는 1)인 경우 0V, 기입 데이터가 "01x"(x: 0 또는 1)인 경우 1.2V, 기입 데이터가 "10x"(x: 0 또는 1)인 경우 1.5V, 기입 데이터가 "110"인 경우 1.5V, 기입 데이터가 "111"인 경우, VCC로 되어 있다(도 6 (b) 참조). 이와 동시에, 기입 데이터에 따라 설정되는 실질적인 워드선 전압의 인가 시간이, 기입 데이터가 "0xx"(x: 0 또는 1)인 경우 20μs, 기입 데이터가 "10x"(x: 0 또는 1)인 경우 10μs, 기입 데이터가 "110"인 경우 2μs, 기입 데이터가 "111"인 경우 0μs로 되어 있다(도 6 (c) 참조).
이 경우, 기입 데이터가 "110" 및 "10x"(x: 0 또는 1)인 메모리 셀 트랜지스터에서는, 실질적인 워드선 전압의 펄스폭(실질적인 데이터의 기입 시간)이 실제로 워드선에 워드선 전압이 인가되고 있는 시간보다 짧게 되어 있다. 따라서, 이들의 기입 데이터가 "110" 및 "10x"(x: 0 또는 1)인 메모리 셀 트랜지스터에서는 스레시홀드 전압의 시프트가 늦어져, 실질적으로 비트선 전압이 실제의 전압보다 높은 상태에서 기입을 행하는 것과 등가로 된다.
구체적으로는, 기입 데이터에 따라 설정되는 비트선 전압 및 실질적인 워드선 전압의 펄스폭이, 각각 도 6(b) 및 도 6 (c)와 같이 설정되어 있는 경우, 실질적인 비트선 전압(환산 비트선 전압)은, 모든 데이터의 기입 시간을 20μs로 한 경우로 환산하면, 도 6 (d)에 나타낸 바와 같이 되고, 이상적인 비트선 전압과 비트선 전압과의 차는 도 6 (e)에 나타낸 바와 같이 된다.
도 6 (e)로부터, 이 한 실시 형태에서는, 기입 데이터가 "101"인 경우에, 이상적인 비트선 전압과 환산 비트선 전압과의 차가 최대로 되고, 그 값은 0.8V인 것을 알 수 있다. 이 경우, 기입 개시 시의 워드선 전압은 이 기입 데이터가 "101"인 메모리 셀 중 기입 속도가 가장 빠른 메모리 셀이 1회째의 기입 사이클로 바로 기입 레벨에 달하는 전압으로 설정하면 되고, 이상적인 전압보다 0.8V만큼 낮은 전압으로 설정하면 된다. 이에 대하여, 기입 데이터에 따라 실질적인 워드선 전압의 펄스폭을 제어하는 것을 행하지 않은 경우(모든 데이터의 기입 시간을 동일(예를 들면, 20μs)하게 설정한 경우, 이상적인 비트선 전압과 실제의 비트선 전압과의 차는 기입 데이터가 "110"인 경우에 최대가 되고, 그 값은 2.1V였다. 따라서, 이 한 실시 형태에 의하면, 이상적인 비트선 전압과 환산 비트선 전압과의 차의 최대치가 0.8V까지 저감되고 있음에 따라, 기입 개시 시의 워드선 전압을 높은 전압으로 설정하는 것이 가능하다.
여기에서, 모든 기입 데이터의 기입이 기입 충분으로 판정될 때까지의 최대 기입 회수 Np 및 최대 기입 시간 Tp는 8치형의 NAND형 플래시 메모리의 경우,
Np=1+(△Vth0+δVpp+δVch+δVBL)/△Vpp …(1)
Tp=Np×(Tpulse+7×Tvfy) …(2)
와 같이 정의된다. 여기에서,
△Vth0 : 1회째의 기입 사이클 후의, 기입 속도가 가장 빠른 메모리 셀과 가장 늦은 메모리 셀과의 스레시홀드 전압의 차.
δVpp : 기입시의 기입 전압 VPGM의 불균일(승압 회로의 변동)
δVch : 비트선 전압의 설정 전압의 불균일
δVBL : 본래 인가하고 싶은 비트선 전압과 실제로(또는 실질적으로) 인가되는 비트선 전압과의 차의 최대치
△Vpp : ISPP를 사용한 경우의 워드선 전압의 스텝폭
Tpulse : 1회의 기입 시간(워드선 전압의 펄스폭)
Tvfy : 1 레벨의 베리파이 시간
이다.
(1), (2)식에서, 본 발명이 적용되기 이전의 조건, 예를 들면 △Vth0=2.0V, δVpp=0.5V, δVch=0.1V, δVBL=3.6-1.5=2.1V, △Vpp=0.15V, Tpulse=20μs, Tvfy=2μs를 대입하고, ISPP를 사용한 경우의 최대 기입 회수 Np 및 최대 기입 시간 Tp를 구하면,
Np=1+{2.0+O.5+O.1+(3.6-1.5)}/0.15=33(회)
Tp=33×(20+7×2)=1122(μs)
가 된다.
이에 대하여, 본 발명이 적용된 이 한 실시 형태의 경우, δVBL=0.8V가 되고, 최대 기입 회수 Np 및 최대 기입 시간 Tp는,
Np=1+(2.0+0.5+0.1+0.8)/0.15=24(회)
Tp=24×(20+7×2)=816(μs)
가 된다.
이와 같이, 이 한 실시 형태에 의하면, 기입 회수가 대폭 삭감되므로, 기입 시간을 단축할 수 있다.
이상 본 발명의 실시 형태에 대하여 구체적으로 설명했지만, 본 발명은 전술한 실시 형태에 한정되는 것이 아니고, 본 발명의 기술적 사상에 따른 각종의 변형이 가능하다. 예를 들면, 전술한 한 실시 형태에서 든 수치, 구체적으로는 기입 데이터에 따라 설정되는 실효적인 워드선 전압의 펄스폭의 값이나 비트선 전압의 값 등은 일예에 불과하고, 이에 한정되는 것이 아니다.
또, 전술한 한 실시 형태에서의 메모리 셀 어레이(1), 비트선 전압 발생 회로(2), 독출/베리파이 제어 회로(3) 등의 구성은 일예에 불과하고, 예시한 것과 상이한 회로 구성이라도 된다.
또, 전술한 한 실시 형태에서는, 본 발명을 1개의 메모리 셀 트랜지스터에 대하여 3비트로 이루어지고, 8치를 취하는 데이터를 기억하는 NAND형 플래시 메모리에 적용한 경우에 대하여 설명했지만, 본 발명은 1개의 메모리 셀 트랜지스터에 대하여 2비트로 이루어지고, 4치를 취하는 데이터를 기억하는 NAND형 플래시 메모리에 적용하는 것도 가능하다.
이상, 본 발명에 의한 불휘발성 반도체 기억 장치 및 데이터 기입 방법에 의하면, 기입 동작 시에, 워드선에 펄스형의 워드선 전압을 인가하여 메모리 셀에 데이터의 기입을 행하고, 이 때, 기입 대상인 메모리 셀에 실질적으로 데이터의 기입이 이루어지는 시간에 대응하는 실효적인 워드선 전압의 펄스폭을 기입 데이터에 따라 제어하도록 하고 있음에 따라, 기입 개시 시의 워드선 전압을 높게 설정할 수 있다. 이에 따라, 비트선 전압을 기입 데이터에 따라 변경하여 다치 병렬 기입을 행하는 경우에, 기입 회수를 삭감할 수 있어, 토털 기입 시간을 단축할 수 있다.

Claims (12)

  1. 불휘발성 반도체 기억 장치로서,
    데이터를 저장하는 복수의 메모리 셀로서, 상기 복수의 메모리 셀은 비트선에 연결되고, 상기 복수의 메모리 셀의 하나의 메모리 셀이 하나의 워드선을 가지는, 복수의 메모리 셀; 및
    상기 워드선에 워드선 전압을 인가하기 위한 수단
    을 포함하고,
    상기 워드선 전압의 유효 펄스폭은 상기 메모리 셀의 스레시홀드 전압에 따라 설정되고, 상기 스레시홀드 전압은 상기 비트선에 인가되는 비트선 전압과 연관되어 있으며
    상기 데이터는, 동시에 또한 페이지 단위로, n비트(n≥2)의 다치(多値) 기입 데이터로서 상기 메모리 셀에 기입되며,
    상기 기입 데이터는 상기 스레시홀드 전압에 대응되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    매트릭스 형태로 배치되며, 각각이 상기 메모리 셀과 상기 메모리 셀이 상기 복수의 메모리 셀 중 다른 메모리 셀과 직렬로 연결되어 배치된 복수의 메모리 스트링(memory string)
    을 추가로 포함하고,
    각각의 상기 메모리 스트링은 제1 및 제2 단부(ends)를 가지고, 상기 제1 단부는 비트선 선택 트랜지스터를 통해 상기 비트선에 접속되고, 상기 제2 단부는 소스선 선택 트랜지스터를 통해 소스선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 비트선 전압의 값을 설정하는 비트선 전압 설정 수단을 포함하고, 상기 비트선에 상기 비트선 전압을 인가하며, 상기 비트선 전압 설정 수단의 타이밍을 제어하는 기입 제어 수단
    을 추가로 포함하고,
    상기 비트선 전압은 상기 기입 데이터에 대응하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 기입 제어 수단이, 지연량이 상기 기입 데이터의 레벨이 얕아지는 만큼 더 커지는 방식으로, 상기 선택된 비트선의 전압이 상기 기입 데이터에 따라 설정되는 전압 설정 타이밍을 지연시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 기입 제어 수단은, 소정의 기입 레벨 이상의 데이터가 기입되는 메모리 셀에 대해서는, 상기 워드선 전압의 인가 개시와 동시에 개시하도록 상기 선택된 비트선의 전압 설정 타이밍을 제어하고, 상기 소정의 기입 레벨 미만의 데이터가 기입되는 메모리 셀에 대해서는, 상기 워드선 전압의 인가 개시로부터 소정 시간 경과 후에 개시하도록 상기 선택된 비트선의 전압 설정 타이밍을 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 기입 제어 수단은, 상기 소정의 기입 레벨 미만의 데이터가 기입되는 메모리 셀에 대해서는, 상기 워드선 전압의 인가 개시로부터 소정 시간 경과 후에, 기입 레벨이 깊은 데이터가 기입되는 메모리 셀로부터 차례로 상기 데이터의 기입을 연속적으로 개시하도록, 상기 선택된 비트선의 전압 설정 타이밍을 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 데이터를 저장하는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀은 비트선에 연결되고, 상기 복수의 메모리 셀 중 하나의 메모리 셀은 하나의 워드선을 가지는, 불휘발성 반도체 기억 장치에 데이터를 기입하는 방법에 있어서,
    상기 워드선에 워드선 전압을 인가하는 단계; 및
    상기 메모리 셀에 상기 데이터를 저장하는 단계
    를 포함하고,
    상기 인가하는 단계에서, 상기 워드선 전압의 유효 펄스폭은 상기 메모리 셀의 스레시홀드 전압에 따라 설정되고, 상기 스레시홀드 전압은 상기 비트선에 인가되는 비트선 전압과 연관되어 있으며,
    상기 저장하는 단계에서, 상기 데이터는, 동시에 또한 페이지 단위로, n비트(n≥2)의 다치(多値) 기입 데이터로서 상기 메모리 셀에 기입되며, 상기 기입 데이터는 상기 스레시홀드 전압에 대응되어 있는 것을 특징으로 하는 데이터 기입 방법.
  8. 제7항에 있어서,
    복수의 메모리 스트링이 매트릭스 형태로 배치되며, 각각의 메모리 스트링은 상기 메모리 셀과 상기 메모리 셀이 상기 복수의 메모리 셀 중 다른 메모리 셀과 직렬로 연결되어 구성되며, 또 각각의 메모리 스트링은 제1 및 제2 단부(ends)를 가지고, 상기 제1 단부는 비트성 선택 트랜지스터를 통해 상기 비트선에 접속되고, 상기 제2 단부는 소스선 선택 트랜지스터를 통해 소스선에 접속되어 있는 것을 특징으로 하는 데이터 기입 방법.
  9. 제8항에 있어서,
    상기 기입 데이터에 대응하여 상기 비트선 전압을 설정하는 단계; 및
    상기 비트선 전압의 설정 타이밍을 제어하는 단계
    를 추가로 포함하는 데이터 기입 방법.
  10. 제9항에 있어서,
    지연량이 상기 기입 데이터의 레벨이 얕아지는 만큼 더 커지는 방식으로, 상기 선택된 비트선의 전압이 상기 기입 데이터에 따라 설정되는 전압 설정 타이밍을 지연시키는 단계를 추가로 포함하는 데이터 기입 방법.
  11. 제9항에 있어서,
    소정의 기입 레벨 이상의 데이터가 기입되는 메모리 셀에 대해서는, 상기 워드선 전압의 인가 개시와 동시에 개시하도록 상기 선택된 비트선의 전압 설정 타이밍을 제어하고, 상기 소정의 기입 레벨 미만의 데이터가 기입되는 메모리 셀에 대해서는, 상기 워드선 전압의 인가 개시로부터 소정 시간 경과 후에 개시하도록 상기 선택된 비트선의 전압 설정 타이밍을 제어하는 단계를 추가로 포함하는 것을 특징으로 하는 데이터 기입 방법.
  12. 제11항에 있어서,
    상기 소정의 기입 레벨 미만의 데이터가 기입되는 메모리 셀에 대해서는, 상기 워드선 전압의 인가 개시로부터 소정 시간 경과 후에, 기입 레벨이 깊은 데이터가 기입되는 메모리 셀로부터 차례로 상기 데이터의 기입을 연속적으로 개시하도록, 상기 선택된 비트선의 전압 설정 타이밍을 제어하는 단계를 추가로 포함하는 데이터 기입 방법.
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