KR20120059577A - 플로팅 비트 라인들을 사용하는 비휘발성 메모리에 대한 부분 속도 및 완전 속도 프로그래밍 - Google Patents

플로팅 비트 라인들을 사용하는 비휘발성 메모리에 대한 부분 속도 및 완전 속도 프로그래밍 Download PDF

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Abstract

비휘발성 메모리 시스템에 대한 부분 속도(partial speed)(정밀(fine)) 및 완전 속도(full speed)(대강(coarse)) 프로그래밍이 달성된다. 프로그램 동작 중에, 제1 시간 기간(t1-t3)에, 금지될 저장 소자들의 비트 라인들이 사전 충전되고, 한편 부분 속도에서 프로그래밍(정밀 프로그래밍)될 저장 소자들의 비트 라인 및 완전 속도에서 프로그래밍될(대강 프로그래밍) 저장 소자들의 비트 라인들은 접지로 고정된다. 제2 시간 기간(t4-t5)에, 부분 속도에서 프로그래밍될 저장 소자들의 비트 라인들이 더 높게 드라이브되고, 현편 금지될 저장 소자들의 비트 라인들이 플로팅되고 프로그래밍될 저장 소자들의 비트 라인은 접지로 유지된다. 제3 시간 기간(t5-t8)에, 금지될 저장 소자들의 비트라인들이 더 높게 드라이브되고, 한편 부분 속도 또는 완전 속도에서 프로그래밍될 저장 소자들의 비트 라인들은 플로팅되어 이 비트 라인들이 더 높게 결합된다.

Description

플로팅 비트 라인들을 사용하는 비휘발성 메모리에 대한 부분 속도 및 완전 속도 프로그래밍{PARTIAL SPEED AND FULL SPEED PROGRAMMING FOR NON-VOLATILE MEMORY USING FLOATING BIT LINES}
본 기술은 비휘발성 메모리에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 점점 더 보편적으로 사용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 휴대 전화, 디지털 카메라, PDA(personal digital assistants), 모바일 컴퓨팅 디바이스, 논-모바일 컴퓨팅 디바이스 및 다른 디바이스들에서 사용된다. 그 중에서도 EEPROM 및 플래시 메모리는 가장 널리 사용되는 비휘발성 반도체 메모리이다. 전통적인 풀-피쳐(full-featured) EEPROM과는 대조적으로, EEPROM의 일종인 플래시 메모리를 사용하여, 전체 메모리 어레이의 내용 또는 메모리의 일부의 내용이 일 단계(one-step)에서 소거될 수 있다.
전통적인 EEPROM과 플래시 메모리는 모두 반도체 기판에서 채널 영역 위에 위치함과 아울러 채널 영역으로부터 절연된 플로팅 게이트를 사용한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 제공되고 플로팅 게이트로부터 절연된다. 트랜지스터의 임계 전압(VTH)은 플로팅 게이트 상에 보유되는 전하의 양에 의해 제어된다. 즉, 트랜지스터의 소스와 드레인 사이의 도통(conduction)를 허용하기 위하여 트랜지스터가 턴온(turn on)되기 전에 제어 게이트에 인가되어야만 하는 전압의 최소량이 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
일부 EEPROM과 플래시 메모리 디바이스는, 2 개의 전하 범위들을 저장하는데 사용되는 플로팅 게이트를 구비하며, 따라서, 저장 소자가 2개의 상태들, 예를 들어, 소거 상태 및 프로그램 상태 사이에서 프로그래밍/소거 될 수 있다. 이러한 플래시 메모리 디바이스는 때때로 바이너리 플래시 메모리 디바이스라 칭해지는바, 그 이유는 각각의 저장 소자가 1 비트의 데이터를 저장할 수 있기 때문이다.
다중-상태(다중-레벨이라고도 칭해짐) 플래시 메모리 디바이스는 복수의 개별(distict) 허용/유효(allowed/valid) 프로그램 임계 전압 범위들을 식별함으로써 구현된다. 각각의 개별 임계 전압 범위는 메모리 디바이스 내에 엔코딩된 데이터 비트들의 세트에 대한 소정의 값에 대응한다. 예를 들어, 각각의 메모리 소자는 상기 소자가 4개의 개별 임계 전압 범위들에 대응하는 4개의 별개의(discrete) 전하 밴드들 중 하나에 위치될 수 있을 때 2 비트의 데이터를 저장할 수 있다.
일반적으로, 프로그램 동작 중에 제어 게이트에 인가되는 프로그램 전압 Vpgm은 시간에 따라 그 크기가 증가하는 일련의 펄스들로서 인가된다. 프로그램 전압은 선택된 워드 라인에 인가될 수 있다. 한가지 가능한 기법에서, 펄스들의 크기는 각각의 연속적인 펄스마다 소정의 스텝 사이즈, 예를 들어, 0.2-0.4V 씩 증가한다. Vpgm이 플래시 메모리 소자들의 제어 게이트들에 인가될 수 있다. 프로그램 펄스들 사이의 기간들에서, 검증 동작들이 수행된다. 즉, 병렬로 프로그래밍되고 있는 저장 소자들 그룹의 각각의 소자의 프로그래밍 레벨이 연속적인 프로그램 펄스들 사이에서 판독되어, 상기 프로그래밍 레벨이 그 소자가 프로그래밍되고 있는 검증 레벨 이상인지 여부를 결정된다. 다중-상태 플레시 메모리 소자들의 어레이들에 대해, 상기 소자가 그것의 데이터 관련 검증 레벨에 도달했는지 여부를 결정하기 위하여 소자의 각 상태에 대해 검증 단계가 수행될 수 있다. 예를 들어, 4개의 상태들로 데이터를 저장할 수 있는 다중-상태 메모리 소자는 3개의 비교점들에 대해 검증 동작들을 수행할 필요가 있을 수 있다.
또한, NAND 스트링 내의 NAND 플래시 메모리 디바이스와 같은 EEPROM 또는 플래시 메모리 디바이스를 프로그래밍할 때, 일반적으로 Vpgm이 제어 게이트에 인가되고 비트 라인이 접지되어, 저장 소자의 채널로부터의 전자들이 플로팅 게이트 내에 주입된다. 전자들이 플로팅 게이트에 축적될 때, 플로팅 게이트는 음으로 충전되고 저장 소자의 임계 전압이 상승하여, 저장 소자는 프로그램 상태에 있는 것으로 간주된다.
그러나, 메모리 디바이스들이 점점 소형화되면서, 프로그래밍 중의 용량성 결합 현상이 점점 더 문제가된다.
도 1은 NAND 스트링의 평면도이다.
도 1b는 NAND 스트링의 등가 회로도이다.
도 2는 NAND 스트링의 단면도이다.
도 3은 NAND 플래시 메모리 셀들의 블록을 도시한다.
도 4는 NAND 플래시 메모리 셀들의 어레이의 블록도이다.
도 5는 비휘발성 메모리 시스템의 블록도이다.
도 6은 임계 전압 분포들 및 1-패스 프로그래밍의 예시적인 세트를 도시한다.
도 7은 프로그램 동작 중의 저장 소자들의 제어 게이트들에 인가된 전압 파형을 도시한다.
도 8은 NAND 스트링들의 단면이며, 채널 부스팅을 도시한다.
도 9는 도 10a의 회로에 사용하기 위한 프로그램 동작의 타임라인을 도시한다.
도 10a는 프로그램 동작에서 사용하기 위한 회로의 일 예시적인 실시예를 도시한다.
도 10b는 금지된 비트 라인과 사용하도록 된 도 10a의 회로를 도시한다.
도 10c는 완전 속도 프로그램 비트 라인과 사용하도록 된 도 10a의 회로를 도시한다.
도 10d는 부분 속도 프로그램 비트 라인과 사용하도록 된 도 10a의 회로를 도시한다.
도 11은 도 12a의 회로에서 사용하기 위한 프로그램 동작의 타임라인을 도시한다.
도 12a는 프로그램 동작에서 사용하기 위한 회로의 또 다른 예시적인 실시예를 도시한다.
도 12b는 금지된 비트 라인 및 부분적으로 금지된 비트 라인, 또는 도 11의 t10-t14 동안의 부분 속도 프로그램된 비트 라인에 대한 구성에서의 도 12a의 회로를 도시한다.
도 12c는 금지되지 않은 비트 라인, 완전 속도 프로그램된 비트 라인, 및 도 11의 t10-t14 기간 외에서 부분적으로 금지되거나 부분 속도 프로그램된 비트라인에 대한 구성에서의 도 12a의 회로를 도시한다.
도 13은 프로그램 동작을 도시한다.
부분 속도 프로그래밍을 제공함과 아울러 채널 대 플로팅 게이트(channel-to-floating gate)의 용량성 결합(capacitive coupling)이 감소된 비휘발성 저장 시스템 및 방법이 제공된다.
메모리 디바이스들이 소형화됨에 따라, 용량성 결합 효과가 더욱 문제시되고 있다. 특히, 프로그래밍 동안, 프로그래밍을 완료한 저장 소자들은 증가된 비트 라인 전압을 통해 그것들의 채널 전위를 상승시킴으로써 금지된다. 그러나, 이 증가된 채널 전위는, 아직 프로그래밍되고 있는 인접 저장 소자의 플로팅 게이트에 결합될 수 있고, 의도치 않게 그 플로팅 게이트의 전위를 상승시킬 수 있다. 일반적으로, 상기 아직 프로그래밍되고 있는 저장 소자의 채널의 전위는 0V에서 유지된다. 그러한 결합을 방지하기 위한 한가지 기법은 상기 아직 프로그래밍되고 있는 저장 소자를 위해 채널이 플로팅될 수 있게 하는 것이다. 그러나, 이 방법은 부분 속도 프로그래밍을 허용하지 않는바, 상기 부분 속도 프로그래밍에서는, 상기 아직 프로그래밍되고 있는 저장 소자의 채널 전위가 0V보다 높게 상승되어, 프로그래밍 속도가 느려진다(그러나, 프로그래밍이 완전히 금지되는 것은 아니다). 본 명세서의 방법은, 상기 아직 프로그래밍되고 있는 저장 소자를 위하여 채널이, 프로그래밍 속도를 늦추되 완전히 금지하지는 않는 전위에서, 플로팅이 되게 한다.
적절한 메모리 시스템의 일 예는 두개의 선택 게이트들 사이에 직렬로 복수의 트랜지스터들을 배열하는 NAND 플래시 메모리 구조를 사용한다. 직렬인 트랜지스터들, 및 선택 게이트들은 NAND 스트링이라 칭해진다. 도 1a는 1개의 NAND 스트링을 보여주는 평면도이다. 도 1b는 그것의 등가 회로이다. 도시된 NAND 스트링은 제1 선택 게이트(120)와 제2 선택 게이트(122) 사이에 샌드위치된 직렬로된 4개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 NAND 스트링을 비트 라인(126)에 연결한다. 선택 게이트(122)는 NAND 스트링을 소스 라인(128)에 연결한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압들을 인가함으로써 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압들을 인가함으로써 제어된다. 각각의 트랜지스터들(100, 102, 104, 106)은 제어 게이트 및 플로팅 게이트를 가진다. 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 가진다. 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되고, 제어 게이트(102CG)는 워드 라인(WL2)에 연결되고, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되고, 그리고 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다. 일 실시예에서, 트랜지스터들(100, 102, 104, 106)은 각각 메모리 셀들이다. 다른 실시예들에서, 메모리 셀들은 복수의 트랜지스터들을 포함할 수 있고 도시된 것과 다를 수 있다. 선택 게이트(120)는 선택 라인(SGD)에 연결된다. 선택 게이트(122)는 선택 라인(SGS)에 연결된다.
도 2는 위에 기술된 NAND 스트링의 단면도를 제공한다. NAND 스트링의 트랜지스터들은 p-우물 영역(140)에 형성된다. p-우물 영역은 또한 p-타입 기판(144)의 n-우물 영역(142) 내에 있을 수 있다. 각각의 트랜지스터는 제어 게이트(100CG, 102CG, 104CG 및 106CG) 및 플로팅 게이트(100FG, 102FG, 104FG 및 106FG)로 구성된 스택 게이트 구조를 포함한다. 플로팅 게이트들은 산화물 또는 다른 유전체 필름 상부의 p-우물 표면 상에 형성된다. 제어 게이트가 플로팅 게이트 위에 있으며, 층간-폴리실리콘 유전체 층이 상기 제어 게이트와 플로팅 게이트를 분리한다. 메모리 셀들(100, 102, 104, 106)의 제어 게이트들은 워드 라인들을 형성한다. N+ 도핑된 층들(130, 132, 134, 136, 138)은 이웃하는 셀들 사이에 공유되며, 그럼으로써 상기 셀들은 서로 직렬로 연결되어 NAND 스트링을 형성한다. 이 N+ 도핑된 층들이 셀들 각각의 소스와 드레인을 형성한다. 예를 들어, N+ 도핑된 층(130)이 트랜지스터(122)의 드레인 및 트랜지스터(106)의 소스로서 기능하고, N+ 도핑된 층(132)은 트랜지스터(106)의 드레인 및 트랜지스터(104)의 소스로 기능하고, N+ 도핑된 층(134)은 트랜지스터(104)의 드레인 및 트랜지스터(102)의 소스로서 기능하고, N+ 도핑된 층(136)은 트랜지스터(102)의 드레인 및 트랜지스터(100)의 소스로 기능하고, 그리고 N+ 도핑된 층(138)은 트랜지스터(100)의 드레인 및 트랜지스터(120)의 소스로서 기능한다. N+ 도핑된 층(126)은 NAND 스트링을 위한 비트 라인에 연결되고, N+ 도핑된 층(128)은 복수의 NAND 스트링들을 위한 공통 소스 라인에 연결된다.
각각의 메모리 셀은 아날로그 또는 디지털 형태로 표현되는 데이터를 저장할 수 있다. 1비트의 디지털 데이터를 저장할 때, 메모리 셀의 가능한 임계 전압들의 범위는 논리 데이터 "1" 및 "0"이 할당되는 두개의 범위들로 분할된다. NAND 타입 플래시 메모리의 일 예에서, 메모리 셀이 소거된 후 전압 임계값은 음이고, 논리 "1"로서 정의된다. 프로그래밍 동작 후의 임계 전압은 양이고 논리 "0"으로서 정의된다. 임계 전압이 음이고 제어 게이트에 0V를 인가함으로써 판독이 시도될 때, 메모리 셀은 턴온되어 논리 1이 저장되어 있음을 나타낼 것이다. 임계 전압이 양이고 제어 게이트에 0 볼트를 인가함으로써 판독 동작이 시도될 때, 메모리 셀은 턴온되지 않을 것이며, 이는 논리 0이 저장됨을 나타낸다.
메모리 셀은 또한 복수의 상태들을 저장할 수 있으며, 그럼으로써 복수 비트의 디지털 데이터를 저장할 수 있다. 복수의 데이터 상태들을 저장하는 경우에, 임계 전압 윈도우는 상태들의 수로 분할된다. 예를 들어, 4개의 상태들이 사용되면, 데이터 값들 "11", "10", "01", 및 "00"에 할당된 4개의 임계 전압 범위들이 존재할 것이다. NAND 타입 메모리의 일 예에서, 소거 동작 후 임계 전압은 음이고, "11"로서 정의된다. 양의 임계 전압들은 "10", "01", 및 "00"의 상태들에 대해 사용된다. 일부 실시예들에서, 그레이 코드 할당을 사용하여 데이터 값들(예를 들어, 논리 상태들)이 임계 범위들에 할당되어, 만약 플로팅 게이트의 임계 전압이 그것의 이웃 물리 상태로 잘못 시프트되면, 단지 1 비트만이 영향을 받을 것이다. 메모리 셀에 프로그램된 데이터와 셀의 임계 전압 범위들 사이의 구체적인 관계는 메모리 셀들에 채택된 데이터 엔코딩 기법에 의존한다.
NAND 플래시 메모리에 부가하여 비휘발성 메모리의 일 타입이 또한 사용될 수 있다.
플래시 EEPROM 시스템에서 유용한 또 다른 타입의 메모리 셀은 비휘발(non-volatile) 방식으로 전하를 저장하기 위하여 전도성 플로팅 게이트 대신에 비전도성 유전체 물질을 사용한다. 실리콘 산화물, 실리콘 질화물 그리고 실리콘 산화물("ONO")로 형성된 3중 층 유전체가 메모리 셀 채널 위에서 반-전도성(semi-conductive) 기판의 표면과 전도성 제어 게이트와 사이에 샌드위치된다. 셀은 전자들을 셀 채널로부터 질화물로 주입하는 것에 의해 프로그래밍되며, 상기 질화물에서 상기 전자들이 트래핑되고 제한된 영역에 저장된다. 이 저장된 전하는 그후 검출가능한 방식으로 셀의 채널 부분의 임계 전압을 변경한다. 셀은 핫홀들을 질화물에 주입함으로써 소거된다. 유사한 셀이, 도핑된 폴리실리콘 게이트가 메모리 셀 채널의 일부에 걸쳐 연장되는 분리 게이트 구조에 제공될 수 있다.
또 다른 기법에서, 각각의 NROM 셀에 2비트가 저장되며, NROM 셀에서는 ONO 유전체층이 소스 확산부와 드레인 확산부 사이의 채널에 걸쳐 연장된다. 일 데이터 비트를 위한 전하가 드레인에 인접한 유전체층 내에 로컬라이즈(localize)되고, 다른 비트를 위한 전하가 소스에 인접한 유전체 층 내에 로컬라이즈된다. 유전체 내에서 공간적으로 분리된 전하 저장 영역들의 바이너리 상태들을 개별적으로 판독함으로써 다중 상태 데이터 저장 장치가 얻어진다.
도 3은 NAND 플래시 메모리 셀들의 블록을 도시한다. 블록은 다수의 NAND 스트링들과 각각의 비트 라인들, 예를 들어, BL0, BL1, ...을 포함한다. 각각의 NAND 스트링은 일 단말에서 드레인 선택 게이트(SGD)에 연결되고, 드레인 선택 게이트들의 제어 게이트들이 공통 SGD 라인을 통해 연결된다. NAND 스트링들은 그 다른 단말이 소스 선택 게이트에 연결되며, 상기 소스 선택 게이트는 공통 소스 라인에 연결된다. 64개의 워드 라인들, 예를 들어, WL0-WL63이 소스 선택 게이트들과 드레인 선택 게이트들 사이에 연장된다.
도 4는 도 1a-2에 도시된 것들과 같은 NAND 셀들의 어레이(400)의 예를 도시한다. 각각의 열을 따라, 비트 라인(406)이 NAND 스트링(450)에 대한 드레인 선택 게이트의 드레인 단자(426)에 결합된다. NAND 스트링들의 각각의 행을 따라, 소스 라인(404)이 NAND 스트링들의 소스 선택 게이트들의 모든 소스 단자들(428)을 연결한다.
저장 소자들의 어레이는 다수의 저장 소자 블록들로 분할된다. 플래시 EEPROM 시스템들에서 일반적인 바와 같이, 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 개수의 저장 소자들을 포함한다. 각각의 블록은 일반적으로 다수의 페이지들로 분할된다. 페이지는 프로그래밍의 최소 단위이다. 하나 이상의 데이터 페이지들은 일반적으로 메모리 셀들의 일 행에 저장된다. 예를 들어, 행은 일반적으로 몇개의 인터리브된 페이지들을 포함하거나 일 페이지를 구성할 수 있다. 페이지의 모든 저장 소자들은 함께 판독 또는 프로그래밍될 것이다. 또한, 페이지는 하나 이상의 섹터들로부터의 사용자 데이터를 저장할 수 있다. 섹터는 사용자 데이터의 편리한 단위로서 호스트에 의해 사용되는 논리 개념이고, 그것은 일반적으로, 제어기로 한정된 오버헤드 데이터를 포함하지 않는다. 오버헤드 데이터는 섹터의 사용자 데이터로부터 계산된 오류 정정 코드(ECC)를 포함할 수 있다. (하기에서 기술되는) 제어기의 일부분은 데이터가 어레이 내에 프로그래밍될 때 ECC를 계산하고, 또한 데이터가 어레이로부터 판독될 때 그것을 체크한다. 대안적으로, ECC들 및/또는 다른 오버헤드 데이터는 그것들의 관련된 사용자 데이터와 다른 페이지들, 또는 심지어 다른 블록들에 저장된다.
사용자 데이터의 섹터는 일반적으로 자기 디스크 드라이브들의 섹터의 사이즈에 대응하는 512 바이트이다. 오버헤드 데이터는 일반적으로 추가적인 16-20바이트이다. 8 페이지부터 예를 들어, 32, 62 또는 그 이상의 페이지들에 이르는 다수의 페이지들이 블록을 형성한다. 일부 실시예들에서, NAND 스트링의 행은 블록을 포함한다.
도 5는 일 실시예에 따라, 메모리 셀들의 페이지를 병렬로 판독 및 프로그래밍하기 위한 판독/기록 회로들을 구비한 메모리 디바이스(500)를 도시한다. 메모리 디바이스(500)는 하나 이상의 메모리 다이(502)를 포함할 수 있다. 메모리 다이(502)는 메모리 셀들(400)의 2차원 어레이, 제어 회로(510), 및 판독/기록 회로들(522)을 포함한다. 메모리 어레이(400)는 행 디코더(530)을 통해 워드 라인들에 의해, 그리고 열 디코더(560)를 통해 비트 라인들에 의해 어드레스가능(addressable)하다. 판독/기록 회로들(522)은 복수의 감지 블록들(524)을 포함하고 메모리 셀들의 페이지가 병렬로 판독 또는 프로그래밍될 수 있게 해준다. 일반적으로, 제어기(540)는 하나 이상의 메모리 다이(502)와 동일한 메모리 디바이스(500)(예를 들어, 착탈가능한 저장 카드)에 포함된다. 명령들 및 데이터가 라인들(544)을 통해 호스트와 제어기(540) 사이에서 그리고 라인들(542)를 통해 상기 제어기와 하나 이상의 메모리 다이(502) 사이에서 전송된다.
제어 회로(510)는 판독/기록 회로들(522)과 협력하여 메모리 어레이(400) 상에서 메모리 동작들을 수행한다. 제어 회로(510)는 상태 머신(512), 온-칩 어드레스 디코더(514) 및 전력 제어 모듈(516)을 포함한다. 상태 머신(512)은 메모리 동작들에 대한 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(514)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(530, 520)에 의해 사용되는 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공한다. 전력 제어 모듈(516)은 메모리 동작들 중에 워드 라인들과 비트 라인들에 공급된 전력 및 전압들을 제어한다.
또 다른 기법에서, 이중 열/행 디코더들 및 판독/기록 회로들이 사용된다. 다양한 주변 회로들에 의한 메모리 어레이(400)로의 액세스가, 어레이의 대향 측에서 대칭적인 방식으로 구현되어, 각 측의 액세스 라인들 및 회로의 밀도가 절반으로 줄어든다. 따라서, 행 디코더가 2개의 행 디코더들로 분할되거 열 디코더가 두개의 열 디코더들로 분할된다. 마찬가지로, 판독/기록 회로들이 바닥부로부터 비트 라인들에 연결되는 판독/기록 회로들 및 어레이(400)의 상부로부터 비트 라인들에 연결되는 판독/기록 회로들로 분할된다. 이러한 식으로, 판독/기록 모듈들의 밀도는 본질적으로 1/2로 줄어든다.
도 6은 임계 전압 분포들 및 일 패스 프로그래밍의 예시적인 세트를 도시한다. 저장 소자 어레이에 대한 예시적인 임계 전압 분포가 각각의 저장 소자가 2 비트의 데이터를 저장하는 경우에 대해 제공된다. 제1 임계 전압 분포(600)가 소거된 (e-상태) 저장 소자들에 대해 제공된다. 3개의 임계 전압 분포들(602, 604, 606)은 프로그램된 상태들 A, B, C를 각각 나타낸다. 일 실시예에서, E 분포의 임계 전압들은 음이고 A, B, 및 C 분포의 임계 전압들은 양이다.
각각의 구분되는 임계 전압 범위는 데이터 비트들의 세트에 대한 소정 값들에 대응한다. 저장 소자에 프로그램된 데이터와 저장 소자의 임계 전압 레벨들 사이의 구체적인 관계는 저장 소자들에 채택된 데이터 엔코딩 기법에 의존한다. 4개의 상태들이 도시되었으나, 4개의 상태들보다 더 많거나 적은 상태들을 포함하는 다른 다중 상태 구조들이 또한 사용될 수 있다.
3개의 판독 기준 전압들, Vra, Vrb, Vrc이 또한 저장 소자들로부터 데이터를 판독하기 위해 제공된다. 주어진 저장 소자의 임계 전압이 Vra, Vrb 및 Vrc보다 큰지 또는 작은지를 테스트함으로써, 시스템은 저장 소자가 속한 조건, 예컨대 프로그래밍 조건(programming condition)을 결정할 수 있다.
또한, 세개의 검증 기준 전압들, Vva, Vvb, Vvc이 제공된다. 저장 소자들을 상태 A로 프로그래밍할 때, 시스템은 이 저장 소자들이 Vva 이상의 임계 전압을 가지는지를 테스트할 것이다. 저장 소자들을 상태 B로 프로그래밍할 때, 시스템은 이 저장 소자들이 Vvb 이상의 임계 전압들을 가지는지 테스트할 것이다. 저장 소자들을 상태 C로 프로그래밍할 때, 시스템은 저장 소자들이 Vvc 이상의 임계 전압을 가지는지 결정할 것이다.
풀 시퀀스 프로그래밍으로 알려져 있는 일 실시예에서, 저장 소자들은 소거 상태 E로부터 프로그램 상태들 A, B, 또는 C 중 임의의 상태로 바로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 저장 소자들의 군(population)이 먼저 소거되어 그 군 내의 모든 저장 소자들이 소거 상태 E에 있을 수 있다. 저장 소자들을 상태 A, B, 또는 C로 바로 프로그래밍하기 위하여 도 7에 도시된 것과 같은 일련의 프로그램 펄스들이 사용될 것이다. 일부 저장 소자들이 상태 E로부터 상태 A로 프로그래밍되고 있으나, 다른 저장 소자들은 상태 E로부터 상태 B로 그리고/또는 상태 E로부터 상태 C로 프로그래밍 되고 있다. WLn상에서 상태 E로부터 상태 C로 프로그래밍될 때, WLn 하의 플로팅 게이트 상의 전하량의 변화가 상태 E로부터 상태 A로 또는 상태 E로부터 상태 B로 프로그래밍될 때의 전하의 변화와 비교하여 최대이므로, WLn-1 하의 인접 플로팅 게이트에 대한 기생 결합의 양이 최대에 도달한다. 상태 E로부터 상태 B로 프로그래밍할 때, 인접 플로팅 게이트에 대한 결합의 양은 더 작다. 상태 E로부터 상태 A로 프로그래밍할 때, 결합(coupling)의 양은 심지어 더 감소된다.
또 다른 선택사항은 하나 이상의 데이터 상태들에 대해 낮고 높은 검증 레벨들을 사용하는 것이다. 예를 들어, A 상태에 대해, VvaL 및 VvaH은 각각 낮은 그리고 높은 검증 레벨들이며, B 상태에 대해, VvbL과 VvbH은 각각 낮은 그리고 높은 검증 레벨들이다. 프로그래밍 동안, A 상태를 타겟 상태로하여 프로그래밍되는 저장 소자의 임계 전압이 VvaL을 초과할 때, 예컨대, 관련된 비트 라인 전압을 프로그램 레벨 또는 비-금지 레벨(non-inhibit level)과 완전 금지 레벨(full inhibit level)과의 사이의 레벨로 증가시킴으로써, 저장 소자의 프로그래밍 속도가 완전 속도에서 부분 속도로 느려진다. 비트 라인 전압을 증가시키는 것은 관련된 NAND 스트링의 채널의 전압을 증가시킨다. 이는 임계 전압에 있어서 큰 스텝(large step)의 증가들을 방지함으로써 더 높은 정확도를 제공한다. 비트 라인 전압을 증가시키는 것은 프로그램 펄스 스텝 사이즈를 낮추는 것과 동일한 효과를 가진다. 동시에, 다른 NAND 스트링들 상의 저장 소자들이 완전 속도로 프로그래밍될 수 있으며, 스텝 사이즈에 대한 완전한 효과(full effect)를 받게된다. 임계 전압이 VvaH에 도달할 때, 저장 소자는 추가의 프로그래밍으로부터 로킹 아웃된다. 마찬가지로, B 상태를 타겟 상태로 프로그래밍되는 저장 소자의 임계 전압이 VvbL을 초과할 때, 저장 소자의 프로그래밍 속도가 느려지고, 임계 전압이 VvbH에 도달할 때, 저장 소자는 추가의 프로그래밍으로부터 로킹 아웃된다. 이 프로그래밍 기법은 빠른 패스 기록(quick pass write) 또는 이중 검증 기법(dual verify technique)으로 알려져왔다. 일 기법에서, 일반적으로 약간의 오버슈트가 수용가능하므로, 이중 검증 레벨들은 최고 상태, 예컨대, C 상태에 대해서는 사용되지 않는다. 대신에, 이중 검증 레벨들은, 예를 들어, 소거 상태보다 높고 그리고 최고 상태보다 낮은 프로그램 상태들에 대해 사용될 수 있다.
도 7은 프로그램 동작 중 저장 소자들의 제어 게이트들에 인가되는 전압 파형을 도시한다. 파형 또는 펄스 트레인은 진폭이 스텝 사이즈만큼 단계적으로 증가하는 프로그램 펄스들(710, 714, 716, 718, 720 ...), 및 각각의 프로그램 펄스 사이의 검증 펄스들의 세트를 포함하며, 상기 검증 펄스들의 세트는 예를 들어, 도 6과 관련하여 논의된 것과 같은 Vva, Vvb 및 Vvc, 또는 VvaL, WaH, WbL, VvbH, 및 Vvc와 같은 예시적인 검증 펄스들(712)을 포함한다. 프로그램 펄스들은 그 크기가 고정되거나, 또는 예를 들어, 고정 비율 또는 가변적인 비율(rate)로 단계적으로 증가할 수 있다.
일 실시예에서, 프로그래밍 펄스들은 초기 레벨(예를 들어, 12V)에서 시작하는 전압을 가지며, 최대 값(예를 들어, 20-25V)에 도달할 때까지 각각의 연속적인 프로그래밍 펄스에 대해 증분량(예를 들어, 0.5V)만큼 증가된다. 일부 실시예들에서, 데이터가 프로그래밍되는 각각의 상태(예를 들어, 상태 A, B, 및 C)에 대한 검증 펄스가 있을 수 있다. 다른 실시예들에서, 더 많거나 더 적은 검증 펄스들이 있을 수 있다. 상기 파형은 예컨대, 짝수 및 홀수 비트 라인들의 저장 소자들이 함께 프로그래밍되고 함께 검증되는 전체 비트 라인 프로그래밍 동안 사용될 수 있다. 또는, 검증 동작이 따로따로 수행될 수 있는바, 예를 들어, 짝수 비트 라인들에 대해 먼저, 그리고 홀수 비트 라인들에 대해 나중에 수행될 수 있다.
도 8은 NAND 스트링들의 단면이며, 채널 부스팅을 도시한다. 단면은 워드 라인 방향으로 복수의 저장 소자들에 걸쳐 연장되는 선택된 워드 라인(800) 또는 제어 게이트(CG)를 도시한다. 각각의 저장 소자는 일반적으로 p-우물에있는, 기판의 각 채널 영역 위에 있는 플로팅 게이트(FG) 및 제어 게이트를 포함한다. 예를 들어, 저장 소자(810)는 채널 영역(816) 위에 플로팅 게이트(814) 및 제어 게이트(812)를 포함하고, 저장 소자(820)는 채널 영역(826) 위에 플로팅 게이트(824) 및 제어 게이트(822)를 포함하고, 그리고 저장 소자(830)는 채널 영역(836) 위에 플로팅 게이트(834) 및 제어 게이트(832)를 포함한다. 각각의 채널 영역은 워드 라인 방향에 직교인 비트 라인 방향에서, 페이지로부터 나오는 것으로서 시각화될 수 있는 NAND 스트링의 부분이다.
초기에 그리고 도 6과 관련하여 언급된 바와 같이, 프로그래밍이 완료된 저장 소자의 채널은, 이 저장 소자들에 대한 추가적인 프로그래밍을 방지하기 위하여, 후속적인 프로그램 반복들이 수행될 때 금지된다. 예를 들어, 저장 소자(810)가 금지되어 있다고 가정하기로 한다. 이 경우에, 채널 영역(816)은 관련된 비트 라인 전압을 증가시킴으로써 몇 볼트로 높아지거나 부스팅될 수 있다. 그러한 부스팅은, 플로팅 게이트(814)에 걸쳐 전압을 감소시킴으로써, 프로그램 전압이 워드 라인(800)에 인가될 때 플로팅 게이트(814)의 프로그래밍을 금지한다. 또한, 저장 소자(820)가 아직 프로그래밍되고 있다고 가정하기로 한다. 화살표(817)에 의해 표시된 채널-대-플로팅 게이트 결합은 채널(826)이 0V와 같은 고정 전압에서 유지되는 경우 플로팅 게이트(824)의 전위를 상승시키려 할 것이다. 프로그램 전압이 워드 라인(800)에 인가될 때, 플로팅 게이트(824)의 전위는 더 증가할 것이다. 그러나, 플로팅 게이트(824)에 의해 보여지는 전체 프로그래밍 전압은 상기 결합(817)으로 인하여 의도된 것보다 크며, 따라서 플로팅 게이트(824)가 의도된 것보다 더 높은 임계 전압으로 프로그램될 것이다. 예를 들어, 0.2V의 스텝 사이즈를 지닌 프로그램 전압이 워드 라인(800)에 인가되면, 채널(816)로부터의 결합으로 인하여, 플로팅 게이트(824)의 전위는 스텝 사이즈가 더 높고 채널(816)로부터의 결합이 없었다면 기대되었을 양(예를 들어, 0.3V)만큼 증가할 수 있다. 채널 영역(836)으로부터의 결합은 마찬가지로 플로팅 게이트(824)의 전위를 의도치 않게 증가시켜, 그것이 예측된 것보다 빠르게 프로그램된다. 이는 결과적으로 저장 소자들의 세트에 대한 임계 전압 분포를 더 넓어지게 한다. 이는 인접 비트 라인들/NAND 스트링들이 동시에 프로그래밍되는 전체 비트 라인 프로그래밍 기법(all bit line programming technique)에서 주된 고려사항이다.
언급된 바와 같이, 채널-대-플로팅 게이트 결합은 플로팅 게이트(824)의 하나 또는 두개의 인접 채널들, 예를 들어, 플로팅 게이트(824)의 채널(816) 및/또는 채널(836)로부터 발생할 수 있다. 플로팅 게이트에 인접하지 않은 채널들로부터의 결합은 인접 채널들로부터의 결합보다 훨씬 적고, 보상되지 않는 2차 효과(second order effect)이다.
그러한 채널-대-플로팅 게이트 결합에 대응하기 위하여, 인접 저장 소자(810)가 금지되는 한편, 아직 프로그래밍되고 있는 저장 소자의 채널(826)은 플로팅될 수 있다. 그러나, 이는 도 6과 관련하여 논의된 것과 같은 부분-속도 프로그래밍의 사용을 불가능하게 할 것이다. 여기에 설명된 일 프로그래밍 기법은 아직 프로그래밍되고 있는 저장 소자들의 채널들이 부분 속도 또는 완전 속도 프로그래밍을 제공하는 요구되는 레벨들로 상승될 수 있게 한다.
도 9는, 프로그램 동작에서 사용하기 위한 회로의 일 예시적인 실시예를 도시하는 도 10a의 회로에서 사용하기 위한 프로그램 동작의 타임 라인을 도시한다. 각각의 비트 라인에 대해 도 10a 회로의 개별 카피가 제공될 수 있으며, 도 10a의 회로는, 현재의 프로그램 반복에서, 비트 라인이 프로그래밍 금지되는지(도 10b 참조), 완전 속도 프로그래밍을 겪는지(도 10c 참조), 또는 부분 속도 프로그래밍을 겪는지(도 10d 참조) 여부에 따라 관련된 비트 라인에 대해 다르게 구성된다(도 10b 참조). 하나 이상의 제어 회로들이 회로를 구성하기 위하여 각각의 회로에 커맨드들을 전달할 수 있다. 타임 라인은 복수의 반복들을 포함하는 프로그램 동작의 단일 반복(single iteration)에 거쳐 연장된다. 또한, 검증 동작(도시되지 않음)은 타임 라인에 의해 에워싸인 기간에 후속할 수 있다.
파형(900)은 NAND 스트링 또는 완전 속도에서 프로그래밍되는 선택된 저장 소자를 포함하는 저장 소자들의 다른 직렬-연결된(series-connected) 스트링을 도시한다. 파형(902)은 NAND 스트링 또는 프로그래밍이 금지된(예를 들어, 완전히 금지되거나 정지된) 선택된 저장 소자를 포함하는 저장 소자들의 다른 직렬-연결된 스트링의 채널 또는 비트라인의 전압을 도시한다. 파형(904)은 NAND 스트링 또는 부분 속도(또한 부분적으로 금지된 속도라고도 지칭됨)에서 프로그래밍되고 있는 선택된 저장 소자를 포함하는 저장 소자들의 다른 직렬-연결된 스트링의 채널 또는 비트 라인의 전압을 도시한다. 파형(906)은 선택된 워드 라인 상의 전압(VWL)을 도시한다. 2-파트 프로그램 펄스가 t6-t7에서 제공된다. 파형(908)은 도 10a에서 USGD 트랜지스터(1090)에 인가되는 전압을 도시한다. 상기 트랜지스터는 비트 라인이 제어 회로와 통신할 수 있게 하도록 제어되는 선택 게이트 드레인 트랜지스터이다. 파형(910)은 도 10a의 고전압 BLS 트랜지스터 BLS (1080)에 인가된 전압을 도시한다. 파형(912)은 도 10a의 저전압 BLC 트랜지스터(1078)에 인가된 전압을 도시한다. 파형(914)은 도 10a의 BLY 트랜지스터(1052)에 인가된 전압을 도시한다.
파형(916)은 도 10a의 FLA 트랜지스터(1024)에 인가된 전압을 도시한다. 파형(918)은 도 10의 ICO트랜지스터(1032)에 인가된 전압을 도시한다. 파형(920)은 도 10a의 RSB 트랜지스터(1018)에 인가된 전압을 도시한다. RSB는 FLG를 하이(high)로 설정하기 위하여 프로그램 펄스의 끝에 리셋 신호를 제공한다. 파형(922)은 도 10a의 LCO 트랜지스터(1044)에 인가된 전압을 도시한다.
t0-t10으로 표시된 수직 라인들은 프로그램 반복 동안의 시간점들을 나타낸다.
시간 기간(t1-t3)은 부스팅 또는 사전-충전(pre-charge) 기간을 나타낸다. 금지된 비트 라인에 대해서는 도 10b를 참조하기로 한다. 처음에, t1에서, BLinhibit이 0V로부터 Vddsa-ΔV의 특정 레벨로 상승되거나 사전 충전되며, 상기 Vddsa는 여기에서의 부스팅을 수행하기에 충분히 높은 공급 전력이다. 다른 말로하면, BL금지은, 선택된 워드 라인에 프로그램 펄스가 인가될때 달성될 것으로 기대되는 Vddsa의 최종 레벨보다 ΔV 낮은 레벨로 상승된다. ΔV은 특정 타입의 메모리 디바이스에 대해 최적으로 설정될 수 있는 설계 파라미터이다. ΔV는 최대 보상을 달성하기 위하여 실리콘에 대해 최적화될 수 있다.
일반적으로, t1-t3에서, 금지된 비트 라인에 대해, 점 경로(dotted path)(1091)로 도시된 바와 같이, 트랜지스터들(FLA(1024) 및 BLC(1078))을 통해 전도성 경로를 인에이블함으로써 BLinhibit이 상승된다. 플래그 회로(1002)의 출력부에서 FLG 경로(1028)는 로우(low)로 설정되며 LAT 경로(1062)는 하이(high)로 설정된다.
구체적으로, 이 단계가 사전충전 단계이므로, 프로그램 펄스가 인가되기 전에, VWL(파형(906))이 0V로 고정된다. USGD(파형(908))이 0V에서 고정이므로 USUG 트랜지스터(1090)는 비전도성이고, 이는 전하가 비트 라인(1086)에 축적될 수 있게 한다. BLS(파형(910))는 BLC로부터의 전압을 비트 라인(1086)으로 패스(pass)하기에 충분한 레벨로 상승된다. BLC(파형(912))는 Vddsa-ΔV+Vth로 상승되며, 여기서 Vth는 BLC 트랜지스터(1078)의 임계 전압이다. 결과적으로, BLS 트랜지스터(1080)를 통해 비트 라인(1086)으로 패스되는 BLC 트랜지스터(1078)의 출력은 Vddsa-ΔV이다.
BLY(파형(914))는 BLY 트랜지스터(1052)의 임계 전압(Vth)과 Vddsa의 합으로 상승되어 Vddsa가 COM 경로(1082) 상에 있다. FLA(파형(916))는 Vddsa로부터 0V로 드랍되어, FLA 트래지스터(1024), pMOS를 전도성으로 만든다. ICO(파형(918))는 0V로부터, 플래그 회로(1002)의 INV 경로(1030)와 MUX 경로(1036)를 연결하는 레벨로 상승된다. 이는 BLprogram-full speed 및 BLprogram-partial speed을 0V로 설정한다. RSB(파형(920))이 Vddsa에서 고정되어 RSB 트랜지스터(1018)(PMOS)는 비전도성이다. LCO(파형(922))이 0V에서 고정되어 LAT 경로(1062)가 MUX 경로(1036)로부터 디커플링(decoupling)된다.
금지된 비트 라인에 대해, t3-t4로부터 BLinhibit이 플로팅된다. 도 9 및 11에서, 점선들은 플로팅 전압을 나타낸다. 이 시간 기간에, BLinhibit이 인접 비트 라인의 전압 증가에 의해 일시적으로 더 높게 결합된다. 예를 들어, BL프로그램-부분 속도에 의해 도시된 바와 같이, 인접 비트 라인이 부분 속도 프로그래밍의 대상이면, 하기에서 더 설명되는 바와 같이, 그 비트 라인은 0V로부터 Vbl_qpw와 같이 나타낸 레벨로의 증가를 겪는다. 이는 화살표(903)으로 나타낸 BLinhibit에 대한 결합(coupling)을 야기한다. 금지된 비트 라인의 전위는 따라서 잠시 더 높게 플로팅되고 Vddsa-ΔV의 이전 레벨로 다시 퇴락(decay)된다. t3-t4에서 금지 비트 라인을 플로팅함으로써, BLinhibit이 BLprogram-partial speed으로부터의 결합(coupling)에 영향을 받지 않음이 확인된다. 또한, 일 실시예에서, t3-t4에서, USGD가 Vdd(Vddsa와는 다른, 그러나 동일 레벨의 공급 전압)로 상승된다. 이는 USGD를 인에이블함으로써, BLinhibit에 결합된 초과 전하(extra charge)가 선택되지 않은 블록 채널로 방전될 수 있게 한다. 이 방전은 결과적으로 BL금지를 Vddsa-ΔV로 퇴락시킨다.
t4-t5에서, BL금지는 다시 Vddsa-ΔV에서 드라이브된다. t-t8부터, BL금지는 더 높은 레벨(Vddsa)에서 드라이브되어, ΔV의 증분만큼 더 높이 드라이브된다. 구체적으로, t5에서, BLC(파형(912))이 Vddsa-ΔV+Vth 로부터 Vddsa +Vth로 상승 (ΔV 증가)되어, BLinhibit에서 ΔV 의 증가를 야기한다. t8-t9에서, BLinhibit이 플로팅된다. t8에서, BLinhibit이 0V로 방전된다.
BLprogram-full speed(파형(900))는, BLprogram-partial speed(파형(904))이 t3-4에서 상승되는 때를 포함하여, t1-t5에서 0V에 있다. BL-완전속도-프로그램은 t1에서 작은 일시적 증가(small temparary increase) 또는 일시적 문제(blip)를 겪을 수 있다. BLprogram-full speed는 t5-t9에서 플로팅이며, 따라서, 화살표(905)로 나타낸 바와 같이, ΔV와 결합 비율(coupling ratio)(CR1)에 근거한 레벨로 더 높게 결합된다. 결합의 양은 BLprogram-full speed 비트라인이 BLinhibit 비트 라인에 얼마나 가까이 있는지에 의존한다. 결합은 비트 라인들 또는 관련 채널들이 인접할 때 가장 강하다. t8에서, BLprogram-full speed는 0V로 방전된다.
특히, 플래그 회로(1002)의 출력에서의 FLG 경로(1028)가 높게 설정되고 LAT 경로(1062)가 낮게 설정된다. FLG를 높게 설정함으로써, 트랜지스터(1022)는 비전도성이다. LAT를 낮게 설정함으로써, 트랜지스터(1044)는 전도성이며, 따라서 점 경로(1093)(도 10c)에 의해 표시된 것과 같이 접지로의 전도성 경로가 제공된다.
BLprogram-partial speed(파형(904))는 t1-t2에서 0V이고, LCO 트랜지스터(1044)(파형(922))를 비전도성이 되게 함으로써 t2-t3에서 플로팅된다. BLprogram-partial speed는 t3-t5에서 0V로부터 Vbl_qpw로 상승되며, Vbl_qpw은 관련된 비트 라인에 대해부분 속도(빠른 패스 기록 또는 qpw) 프로그래밍을 제공하는 요구되는 레벨이다. 이는 t3-t5에서 LCO 트랜지스터(1044)(도 10d)를 0V로부터 Vbl_qpw+Vth로 상승시킴으로써 달성된다. BLprogram-partial speed는 t1에서 작은 일시적 증가 또는 일시적 문제를 겪을 수 있다. BLprogram-partial speed는 t5-t9에서 플로팅이며, 따라서, 화살표(907)로 나타낸 바와 같이, ΔV와 결합 비율(CR2)에 근거한 레벨로 더 높게 결합된다. CR2는 CR1과 동일할 수 있다. 결합의 양은 BLprogram-partial speed 비트라인이 BLinhibit 비트 라인에 얼마나 가까이 있는지에 의존한다. 결합은 비트 라인들 또는 관련 채널들이 인접할 때 가장 강하다. t8에서, BLprogram-partial speed는 0V로 방전된다.
구체적으로, 플래그 회로(1002)의 출력에서 FLG 경로(1028)가 하이로 설정되고 LAT 경로(1062)가 하이로 설정된다. FLG를 하이로 설정함으로써, 트랜지스터(1022)는 비전도성이된다. LAT를 하이로 설정함으로써, 트랜지스터(1044) 또한 비전도성이되며, 따라서, 점선 경로(1095)에 의해 표시된 것과 같은 전력 공급 노드(1068)로부터의 전도성 경로가 제공된다(도 10d). 비트 라인(1086)과 통신하는 LCO 트랜지스터(1044)의 출력은 Vbl_qpw이다.
프로그램 반복 중에, 트랜지스터들 BLX(1050), XXO(1056), HLL(1040) 및 HOO(1042) 및 클럭 노드 CLK(1088)은 0V에서 고정된다.
따라서, 프로그래밍 반복은 다음과 같이 요약될 수 있다.
패턴: 완전 속도 프로그램 부분 속도 프로그램 금지
BL Vss Vblc_qpw Vddsa
FLG High High Low
LAT Low High High
도 10a은 프로그램 동작에서 사용하기 위한 회로의 일 예시적인 실시예를 도시한다. 도시된 트랜지스터들은 MOSFETS 또는 pMOSFET들일 수 있다. pMOS들은 원의 트랜지스터 부호로 식별된다. 플래그 회로(1002)가 경로(1028) 상의 플래그 FLG를 하이 또는 로우로 설정한다. 경로(1030) 상의 INV는 FLG의 역이다. 노드들(1004, 1006)은 감지 증폭(sense amp)을 위하여 로컬 전력 공급 Vddsa 또는 Vdd를 수신한다. STF 트랜지스터(1008) 및 FRB 트랜지스터(1010)는 요구되는 FLG 레벨을 제공하기 위하여 적절한 제어 신호들을 수신한다. 트랜지스터(1005)의 게이트는 접지 경로의 트랜지스터(1012)에 연결된다. 마찬가지로, 트랜지스터의 게이트(1005)는 접지 경로의 트랜지스터(1012)에 연결된다. 마찬가지로, 트랜지스터(1007)의 게이트는 접지 경로의 트랜지스터(1014)에 연결된다.
FLG 하이에서, 트랜지스터(1022)는 비전도성이다. 트랜지스터(1022)는, 전도성일때, 전력 공급 단자(1020)를 FLA 트랜지스터(1024)에 결합한다.
NCO 트랜지스터(1034)는 데이터의 입출력을 위하여 감지 버스(SBUS)에 MUX 경로(1036)를 연결한다. IC0 트랜지스터(1032)는 INV 경로(1030)가 MUX 경로(1036)와 통신하는지 여부를 제어한다. FC0 트랜지스터(1026)는 FLG 경로(1028)가 MUX 경로(1036)와 통신하는지 여부를 제어한다.
리셋 또는 RSB 트랜지스터(1018)는 전력 공급 노드(1016)가 FLG 경로(1028)와 통신하는지 여부를 제어한다.
래치 회로(1076)는 경로(1062) 상의 플래그 LAT를 하이 또는 로우로 설정한다. 경로(1064) 상의 INT는 LAT의 역이다.
노드들(1066, 1069)이 Vddsa를 수신한다. STL 트랜지스터(1072) 및 PRS 트랜지스터(1074)는 요구되는 LAT 레벨을 제공하기 위하여 적절한 제어 신호들을 수신한다. 트랜지스터(1068)의 게이트가 접지 경로의 트랜지스터(1073)에 연결된다. 마찬가지로, 트랜지스터(1070)의 게이트는 접지 경로의 트랜지스터(1075)에 연결된다.
LC0 트랜지스터(1044)는 LAT 경로(1062)가 MUX 경로(1036)와 통신하는지 여부를 제어한다. LRS 트랜지스터(1046)는 INT 경로(1064)가 MUX 경로(1036)와 통신하는지 여부를 제어한다.
검증 또는 판독 동작 중에 사용되는 감지 회로(1037)는 감지 경로(1054), 상기 감지 경로가 COM 경로(1082)와 통신하는지 여부를 제어하는 XXO 트랜지스터, 상기 감지 경로가 전력 공급 노드(1038)와 통신하는지 여부를 제어하는 HHL 트랜지스터(1040), 그리고 상기 감지 경로가 MUX 경로(1036)와 통신하는지 여부를 제어하는 H00 트랜지스터(1042)를 포함한다. SEN 경로(1052)가 트랜지스터(1060)의 제어 게이트에 결합되고 STR 트랜지스터(1058)가, 상기 트랜지스터(1060)가 MUX 경로(1036)와 통신하는지 여부를 제어한다. 클록 CLK 신호는 노드(1088)에서 커패시터(1038)에 제공된다.
BLY 트랜지스터(1052)는 MU 경로(1036)가 COM 경로(1082)와 통신하는지 여부를 제어하고, 한편 BLX 트랜지스터(1050)는 COM 경로(1082)가 전력 공급 노드(1048)와 통신하는지 여부를 제어한다. BLC 트랜지스터(1078) 및 BLS 트랜지스터(1080)는 COM 경로(1082)가 비트라인 BLI(1086)와 통신하는지 여부를 제어한다. 비트 라인(1086)은 하나 이상의 NAND 스트링들과 통신할 수 있다. 예시적인 NAND 스트링은 드레인 선택 게이트 USGD(1090) 및 저장 소자들(1092, 1094, 1096)(상기 저장 소자들의 제어 게이트들은 워드 라인들(WL63, WL62, WL61)과 각각 통신함)을 포함한다.
도 10a의 회로는 한가지 가능한 실시예이다. 다른 변형들도 가능하다.
예를 들어, 도 11은 도 12a의 회로에서 사용하기 위한 프로그램 동작의 타임 라인을 도시한다.
각각의 비트 라인에 대해 도 12a의 회로의 개별 카피가 제공될 수 있으며, 도 12a의 회로는 그 비트 라인이 현재의 프로그램 반복에서, 프로그래밍이 금지되어있는지, 완전 속도 프로그래밍을 겪는지 또는 부분 속도 프로그래밍을 겪는지에 따라 관련된 비트 라인에 대해 다르게 구성된다. 구체적으로, 도 12b는 금지된 비트 라인에 대한 구성에서 도 12a의 회로를 도시한다. 그것은 또한 도 11의 t10-t14 동안 부분적으로 금지된, 또는 부분 속도 프로그램된 비트 라인의 구성에서 도 12a의 회로를 도시한다. 도 12c는 금지되지 않은, 완전 속도 프로그래밍된 비트 라인에 대한 구성에서 도 12a의 회로를 도시한다. 그것은 또한 도 11의 t10-t14 외부의 부분적으로 금지된, 또는 부분 속도 프로그래밍된 비트 라인에 대한 구성에서 도 12a의 회로를 도시한다. 타임 라인은 복수의 반복을 포함하는 프로그램 동작의 단일 반복에 걸쳐 확장된다. 또한, 검증 동작(도시되지 않음)이 타임 라인에 의해 에워싸인 기간에 후속한다.
파형(1100)은 NAND 스트링 또는 완전 속도에서 프로그래밍되는 선택된 저장 소자를 포함하는 저장 소자들의 다른 직렬 연결 스트링의 채널 또는 비트 라인의 전압을 도시한다. 파형(1102)은 NAND 스트링 또는 프로그래밍이 금지된, 예를 들어 완전히 금지되거나 정지된 선택된 저장 소자를 포함하는 저장 소자들의 다른 직렬 연결된 스트링의 채널 또는 비트 라인의 전압을 도시한다. 파형(1104)은 NAND 스트링 또는 부분 속도(부분적으로 금지된 속도라고도 지칭됨)에서 프로그래밍되는 선택된 저장 소자를 포함하는 저장 소자들의 다른 직렬 연결된 스트링의 채널 또는 비트 라인의 전압을 도시한다. 파형(1106)은 선택된 워드 라인 상의 전압(VWL)을 도시한다. 2파트 프로그램 펄스가 t16-t19에 제공된다. 파형(1108)은 도 12a에서 소스 그라운드(SRCGND) 노드(1257)에 인가되는 전압을 도시한다. 파형(1110)은 스트로브 노드(STBn)(1220) 또는 (1238)에 인가된 전압을 도시한다. 파형(1112)이 인가되어 도 12a의 트랜지스터들(1228, 1242)을 리셋한다. 파형(1114)은 도 12a의 SET 트랜지스터(1244)에 인가된다. SBUB 파형(1116)은 도 12a의 버스 노드(1245)에 인가된다. 이 파형은, t8-t9와 t13-t14 사이의 파형(1112)와 유사하게, 데이터를 스캐닝할 때 드라이브된다. 상기 파형은 SET이 하이일때는 언제나 접지로 확실히 설정된다. 다른 때들에는, 상기 파형은 대시 라인들에 의해 표시된 것과 같이, 거의 0V에서 또는 0V에 근접하여 플로팅된다. 파형(1118)은 도 12a의 BLS 트랜지스터(1262)에 인가된다. 트랜지스터는 t28에서 방전된다. 파형(1120)은 도 12a의 BLC 트랜지스터(1254)에 인가된다. 파형(1122)은 도 12a의 XXL 트랜지스터(1208)에 인가된다. 파형(1124)은 도 12a의 HLL 트랜지스터(1204)에 인가된다.
t0-t28에 표시된 수직 선들은 프로그램 반복 동안의 시간점들을 나타낸다. 시간 스케일이 도 9의 시간 스케일에 반드시 대응될 필요는 없다.
시간 기간 t1-t10은 부스팅 또는 사전 충전 기간을 나타낸다. 처음에, t1에서, BLinhibit이 0V에서 Vddsa-ΔV로 상승 또는 사전 충전된다. 일반적으로, 금지된 비트 라인에 대해, t1-t10에서, BLinhibit가 0V에서 Vddsa-ΔV로 상승 또는 선충전된다. 일반적으로, 금지된 비트 라인에 대해, t1-t10에서, 점 경로(1253)로 표시된 바와 같이(도 12b), SRCGRD(1257)로부터 트랜지스터들 LAT(1256)과 INTV(1260)을 통한 전도성 경로를 인에이블함으로써 BLinhibit이 상승된다. LAT는 LOW(0)으로 설정되고 INV는 하이(1)로 설정된다. 트랜지스터들(1246, 1250)은 오프된다.
구체적으로, 프로그램 펄스가 인가되기 전에, 이 단계는 사전-충전 단계이므로, VWL(파형(1106))이 0V에서 고정된다. BLS(파형(1118))은 BLC로부터 비트 라인(1264)으로 전압을 패스하기에 충분한 레벨로 상승된다. BLC(파형(1120))은 Vddsa-ΔV+Vth로 상승되며, 여기서 Vth는 BLC 트랜지스터(1254)의 임계 전압이다. 결과적으로, BLC 트랜지스터(1262)를 통해 비트 라인(1264)으로 패스되는 BLC 트래지스터(1254)의 출력은 Vddsa-ΔV이다.
금지된 비트 라인에 대해, t10-t13에서, BLinhibit이 플로팅된다. 이 시간 기간에, BLinhibit은 인접 비트 라인의 전압 증가에 의해 더 높게 결합될 수 있다. 예를 들어, 인접 비트 라인이 부분 속도 프로그래밍의 대상이되면, BLprogram-partial speed에 의해 도시된 바와 같이, 그 비트 라인은 0V로부터 Vbl_qpw로 나타낸 레벨의 전압 증가를 겪는다. 이는 화살표(1103)에 의해 나타낸, BLinhibit에 대한 결합을 야기한다. BLinhibit이 NMOS(BLC 트랜지스터(1254))로부터 충전되므로, NMOS가 더 높게 플로팅될 때, 그것은 퇴락하지 않고 작은 접합 누설을 무시한다. 즉, BLC가 t1-t4 동안에서 보다 t10-t14에서 더 낮으므로(즉,Vbl_qpw<Vddsa-ΔV), BLinihibit(1102)은 t10-t14에서 퇴락하지 않는다. 이는 예컨대, Vddsa-ΔV이 약 2V이고 Vbl_qpw가 약 0.6V일 때의 경우이다. BLinhibit의 결합, 또는 결합 오류는 약 0.6V의 Vbl_qpw 로 크지 않고, Vddsa-ΔV를 약간 더 낮게 설정함으로써 이 오류를 절반으로 줄일 수 있다. t13-t14에서, BLinhibit은 다시 Vddsa-ΔV에서 드라이브된다. t14-t21로부터, BLinhibit은 더 높은 레벨, Vddsa에서 드라이브되어, 증분 ΔV에 의해 더 높게 드라이브된다.
구체적으로, tl-t4에서, BLC(파형(1120))는 0V에서 Vddsa-ΔV+Vth로 상승되어, BLinhibit를 Vddsa-ΔV에서 드라이브한다. t10-t12에서, BLC(파형(1120))는 0V로부터 Vbl_qpw+Vth로 상승되어, BLprogram-partial speed를 Vbl_qpw에 드라이브한다. t14-t21에서, BLC(파형(1120))는 0V로부터 Vddsa+Vth로 상승되어, BLinhibit를 Vddsa에 드라이브한다. t25에서, BLC가 Vddsa로 증가될 때 모든 비트 라인들이 0V로 방전된다.
BLprogram-full speed는 tl4-t21에서 플로팅되고, 따라서, 화살표(1105)로 나타낸 바와 같이, ΔV 및 결합 비율 CR1에 근거한 레벨로 높게 결합된다. BLprogram-partial speed는 또한 tl4-t21에서 플로팅되어, 화살표(1107)로 나타낸 바와 같이, ΔV 및 결합 비율 CR2에 근거한 레벨로 높게 결합된다. CR2는 CR1과 동일할 수 있다.
도 12a의 회로에서, NAND 스트링은, 예를 들어, 워드 라인들(WL63, WL62, WL61)과 각각 통신하고 USGD 트랜지스터(1270)를 통해 비트 라인(BLI)(1264)과 통신하는 저장 소자들(1272, 1274, 1276)을 포함한다. 비트 라인(1264)은 BLS 트랜지스터(1262) 및 COM2 경로(1252)에 결합되는 BLC 트랜지스터(1254)와 통신한다. INV 트랜지스터(1260)(nMOS일 수 있음)에 대한 입력은 LAT 트랜지스터(1256)에 대한 입력의 역이며, 상기 LAT 트랜지스터(1256)는 단자(1258)를 통해 전력 공급 Vddsa을 수신하는 PiFET일 수 있다. 마찬가지로, nMOS일 수 있는 LAT 트랜지스터(1246)는 INV 트랜지스터(1250)에 대한 입력의 역이며, 상기 INV 트랜지스터(1250)는 단자(1248)를 통해 Vddsa를 수신하는 PiFET일 수 있다. 일 경로에서, BLX 트랜지스터(1206)는 COM1 경로(1210)와 전력 공급 단자(1202) 사이에 걸쳐있다. 또 다른 경로에서, HLL 트랜지스터(1204)와 XXL 트랜지스터(1208)가 COM 경로(1210)와 전력 공급 단자(1202) 사이에 걸쳐 있다.
COM1 경로(1210)는 데이터의 입출력을 위한 SET 트랜지스터(1244)를 통해 버스 단자(1245)에 연결된다. 감지 SEN 경로(1212)가 커패시터(1214)를 통해 클럭(CLK) 단자(1216)에 연결된다. SEN 경로(1212)는 piFET 트랜지스터(1222)를 통해 INV 경로(1224)에 결합되고, INV 경로(1224)는 RST_NCO 트랜지스터(1242)를 통해 버스 단자(1245)에 연결된다. 트랜지스터(1222)는 감지 중에 스트로브 신호를 수신하는 piFET STBn 트랜지스터(1220)를 통해 전력 공급 노드(1218)에 결합된다. INV 경로(1224)는 또한 STBn 트랜지스터(1238) 및 풀 다운 트랜지스터(1240)를 통해 접지에 결합된다.
LAT 경로(1237)는 INV 경로(1224)의 역이다. LAT 경로(1237)는 piFET 트랜지스터(1234)를 통해 전력 공급 노드(1032)에 결합되고, piFET 트랜지스터(1230) 및 RST_PCO piFET 트랜지스터(1228)를 통해 전력 공급 노드(1226)에 결합된다. LAT 경로(1237)는 또한 풀 다운 트랜지스터(1236)를 통해 접지에 결합된다.
금지 비트 라인에 대한, 프로그램 동작의 반복 동안, t1-t10, t10-t13, t14-t21에서, 전도성 경로(1253)가 액티브이다.
완전 속도 프로그램된 비트 라인에 대해, 또는, 도 11의 t10-t14 외측(t10 전 그리고 t14 후)에서, 부분 속도 프로그램된 비트 라인에 대해, 전도성 경로(1255)가 액티브이다(도 12c). 전도성 경로(1253)는 SET가 HIGH일 때 프로그램 비트 라인 또는 부분 속도 프로그램된 비트 라인을 접지하는데 사용된다. SET이 LOW일 때, t14에서 t21까지 BLprogram-full speed와 BLprogram-partial speed는 플로팅된다.
도 12a-c의 회로는 하나의 래치만을 가지나, 도 10a-d의 설계는 두개의 래치들을 가진다. 트랜지스터들 INV(1260)과 LAT(1256)이 함께 온 또는 오프될 것이고, 트랜지스터들 INV(1250)과 LAT(1246)이 함께 온 또는 오프될 것이다.
t1-t10 및 t14-t21에서의 프로그래밍 반복은 하기와 같이 요약될 수 있다.
패턴 : 완전 속도 프로그램 부분 속도 프로그램 금지
LAT High High Low
INV Low Low High
t10-t13에서 프로그래밍 반복은 하기 와 같이 요약될 수 있다.
패턴 : 완전 속도 프로그램 부분 속도 프로그램 금지
LAT High Low Low
INV Low High High
t5-t10 및 t13-t14에서(도 11), BLC가 셧오프되어 비트 라인을 COM2 경로(1252)로부터 격리하며, 따라서 래치 값이 변경될 수 있다.
도 13은 프로그램 동작을 도시한다. 프로그램 동작은 단계(1300)에서 시작한다. 프로그램 동작의 반복은 단계(1302)에서 시작한다. 단계(1304)는 금지될 비트 라인들의 제1 그룹을 식별하는 것을 포함한다. 이는 일반적으로 프로그래밍이 완료된 NAND 스트링과 관련된 비트 라인들을 포함한다. 단계(1304)는 또한 부분 속도에서 프로그래밍될 비트 라인들의 제2 그룹을 식별하는 것을 포함한다. 이는 일반적으로 낮은 검증 레벨에 도달하였으나 높은 검증 레벨에는 도달하지 못한 저장 소자와 관련된 비트 라인들을 포함한다. 예를 들어, 도 6에서, 이는 Vval에 도달하였으나 VvaH에 도달하지 않은 A-상태 저장 소자들, 및 VvaB에 도달하였으나 VvbH에 도달하지 않은 저장 소자들을 포함할 수 있다. 단계(1304)는 또한 완전 속도에서 프로그래밍될 비트 라인들의 제3 그룹을 식별하는 것을 포함한다. 이는 일반적으로, 낮은 검증 레벨이 사용되는 경우 또는 명목 검증 레벨이 사용되는 경우(낮은 검증 레벨 및 높은 겁증 레벨이 사용되지 않는 경우), 낮은 검증 레벨에 도달하지 않은 저장 소자와 관련된 비트 라인들을 포함한다. 예를 들어, 도 6에서, 이는 VvaL에 도달하지 않은 A-상태 저장 소자들, VvaB에 도달하지 않은 B-상태 저장 소자들, 그리고 Vvc에 도달하지 않은 C-상태 저장 소자들을 포함할 수 있다.
단계(1306)는 제1 그룹의 비트 라인들을 초기 레벨 Vddsa-ΔV로 사전충전하는 것과, 제2 및 제3 그룹의 비트 라인들의 전위를 0V와 같은 정상 상태(steady state) 레벨 Vss에 고정시키는 것을 포함한다. 이는 도 9의 예에서 t1-t3에서 발생하며, 도 11의 예의 t1-t10에서 발생한다. 단계(1308)는 제2 그룹의 비트 라인들을 초기 레벨 Vbl_qpw로 사전 충전하는 것과, 제1 그룹의 비트 라인들을 플로팅하는 것과, 그리고 제3 그룹의 비트 라인들의 전위를 0V와 같은 정상 상태 레벨 Vss에 고정시키는 것을 포함한다. 이는 도 9의 예의 t3-t4에서 또는 도 11의 예의 t10-t13에서 발생한다. 단계(1310)는 비트 라인들의 제2 그룹을 Vbl_qpw로 계속 사전충전하는 것과, 그리고 비트 라인들의 제1 및 제3 그룹들의 전위들을 0V와 같은 정상 상태 레벨 Vss에 고정하는 것을 포함한다. 이는 도 9의 예의 t4-t5에서 발생하거나 도 11의 예의 t13-t14에서 발생한다. 단계(1312)는 비트 라인들의 제1 그룹의 전위들을 Vddsa로 드라이브하는 것과, 비트 라인들의 제2 및 제3 그룹을 플로팅하는 것과, 그리고 프로그램 전압 Vpgm을 선택된 워드 라인에 인가하는 것을 포함한다. 이는 t5-t8(도 9의 예의 t6-t7에서 Vpgm이 인가됨)에서 발생하거나, t14-t21(도 11의 예의 t16-19에서 Vpgm이 인가됨)에서 발생한다.
검증 동작은 단계(1314)에서 수행된다. 이 단계는 또한 도 6에 도시된 상이한 레벨들에서 워드 라인 검증 전압을 인가하는 것을 수반할 수 있음에 주목하여야 한다. 결정 단계(1316)에서, 모든 저장 소자들이 검증 테스트를 통과하지 않는다면, 단계(1302)에서 프로그램 동작의 추가의 반복이 수행된다. 결정 단계(1316)가 참이면, 결정 단계(138)에서 추가의 반복이 필요한지에 대한 결정이 이루어진다. 모든 저장 소자들이 더 높은 검증 레벨을 충족하는 것으로 검증되었다면, 높은 그리고 낮은 검증 레벨들이 사용될 때, 또는 상태에 대해 단지 하나의 검증 레벨이 사용될 경우 명목 레벨명목이 사용될 때, 프로그램 동작이 단계(1320)에서 종료된다. 일부 저장 소자들이 아직 높은 검증 레벨에 도달하는 것으로 검증되지 않았다면, 프로그램 동작에 대한 추가의 반복이 단계(1302)에서 수행된다.
여기에 기술된 기법의 일 실시예에서, 비휘발성 저장장치를 동작시키는 방법은 비휘발성 저장 소자들의 세트에 대해 복수-반복 프로그램 동작의 반복을 수행하는 단계를 포함하며, 상기 세트는 적어도, 제1, 제2, 그리고 제3 비트라인들과 각각 통신하는 비휘발성 저장 소자들의 제1, 제2, 그리고 제3 스트링들을 포함한다. 반복을 수행하는 단계는, (a) 제1 시간 기간에, 상기 제1 비트라인의 전위를 제1 레벨(Vddsa-ΔV)로 사전충전하는 한편 상기 제2 및 제3 비트 라인들의 전위들(Vss)을 고정시키는 단계와, (b) 상기 제1 시간 기간 후의 제2 시간 기간의 적어도 일부 기간에, 상기 제2 비트라인을 제2 레벨(Vbl_qpw)로 사전충전하는 한편 제1 비트 라인을 플로팅 시키고 그리고 상기 제3 비트라인의 전위(Vss=0V)를 고정시키는 단계와; 그리고 (c) 상기 제2 시간 기간 후의 제3 시간 기간에, 상기 제1 비트라인의 전위를 상기 제1 레벨(Vddsa-ΔV)보다 높은 제3 레벨(Vddsa)로 드라이브하는 한편 상기 제2 및 제3 비트 라인들을 플로팅시키고, 그리고 동시에, 상기 제1 스트링의 비휘발성 저장 소자, 상기 제2 스트링의 비휘발성 저장 소자, 및 상기 제3 스트링의 비휘발성 저장 소자에 동시에 프로그램 전압(Vpgm)을 인가하는 단계를 포함한다.
또 다른 실시예에서, 비휘발성 저장 시스템은 기판 위에 저장 소자들의 세트를 포함하고, 상기 세트는 적어도 비휘발성 저장 소자들의 제1, 제2 그리고 제3 스트링들, 상기 제1, 제2 및 제3 스트링들 각각과 통신하는 제1, 제2 및 제3 비트라인들 그리고 저장 소자들의 세트 및 제1, 제2, 및 제3 비트 라인과 통신하는 적어도 하나의 제어 회로를 포함한다. 상기 적어도 하나의 회로는, 비휘발성 저장 소자들의 세트에 대한 복수의-반복 프로그램 동작의 반복을 수행하기 위하여, (a) 제1 시간 기간에, 제1 비트 라인의 전위를 제1 레벨(Vddsa-ΔV)로 사전충전하고 동시에 제1 및 제3 비트 라인들의 전위를 고정(Vss=0V)시키고, (b) 제1 시간 기간 후의 제2 시간 기간의 적어도 일부 기간에, 제2 비트 라인을 제2 레벨(Vbl_qpw)로 사전충전하고 그리고 동시에 제1 비트 라인을 플로팅시키고 제3 비트 라인의 전위를 고정시키고(Vss=0V), 그리고 (c) 제2 시간 기간 후의 제3 시간 기간에, 제1 비트 라인의 전위를 제1 레벨(Vddsa-ΔV)보다 높은 제3 레벨(Vddsa)로 드라이브하고 그리고 동시에 제2 및 제3 비트 라인들을 플로팅시키고, 그리고 제1 스트링의 비휘발성 저장 소자, 제2 스트링의 비휘발성 저장 소자, 그리고 제3 스트링의 비휘발성 저장 소자에 프로그램 전압(Vpgm)을 인가한다.
또 다른 실시예에서, 비휘발성 저장 시스템을 동작시키는 방법은, (a) 기판 위에 형성된 비휘발성 저장 소자들의 세트에서, 프로그램 동작의 반복 중에 프로그래밍이 금지될 비휘발성 저장 소자들의 제1 스트링을 식별하는 단계와, (b) 비휘발성 저장 소자들의 세트에서, 프로그램 동작의 반복 중에 감소된 속도에서 프로그래밍이 허용될 비휘발성 저장 소자들의 제2 스트링을 식별하는 단계와, (c) 비휘발성 저장 소자들의 세트에서, 프로그램 동작의 반복 중에 오나전 속도에서 프로그래밍이 허용될 비휘발성 저장 소자들의 제3 스트링을 식별하는 단계와, (d) 비휘발성 저장 소자들의 제1 스트링과 관련된 기판의 제1 채널을 제1 레벨로 사전충전하는 한편, 비휘발성 저장 소자들의 제2 및 제3 스트링들과 각각 관련되는 기판의 제2 및 제3 채널들의 전위를 고정시키는 단계와, (e) 후속적으로, 제2 채널을 제2 레벨로 사전충전하는 한편 제1 채널을 플로팅시키고 그리고 제3 채널의 전위를 고정시키는 단계와, 그리고 (f) 후속적으로 제1 채널을 제1 레벨보다 높은 제3 레벨로 드라이브하는 한편 제2 및 제3 채널들을 플로팅 시키고, 그리고 제1 스트링의 비휘발성 저장 소자, 제2 스트링의 비휘발성 저장 소자, 및 제3 스트링의 비휘발성 저장 소자에 프로그램 전압을 인가하는 단계를 포함한다.
여기에 제공된 방법들을 수행하기 위한 대응 방법, 시스템, 및 컴퓨터 또는 프로세서 판독가능 저장 디바이스들이 제공된다.
위의 상세한 설명은 예시와 설명의 목적으로 제시된 것이다. 이는 모든 실시예를 포함하거나 또는 개시된 정확한 형태에 국한되도록 의도된 것이 아니다. 위의 내용의 견지에서 많은 수정 및 변형이 가능하다. 여기에 설명된 실시예들은 본 기술의 원리 및 그것의 실질적인 응용을 가장 잘 설명하기 위하여, 그리고 그럼으로써, 본 기술분야의 다른 당업자들이 다양한 실시예들에서 그리고 고려되는 특정한 사용에 적합한 다양한 변형들에서 본 기술을 가장 잘 사용할 수 있게 하도록 선택된 것이다.
본 기술의 범주는 여기에 첨부된 청구항들에 의해 정의되도록 의도되었다.

Claims (15)

  1. 비휘발성 저장 시스템을 동작시키는 방법으로서,
    비휘발성 저장 소자들(100, 102, 104, 106)의 세트에 대해 복수-반복 프로그램 동작(multiple-iteration program operation)의 반복(iteration)을 수행하는 단계와, 상기 세트는 적어도, 제1, 제2, 및 제3 비트라인(BLinhibit, BLprogram-partial speed, BLprogram-full speed)과 각각 통신하는 비휘발성 저장 소자들의 제1, 제2, 및 제3 스트링(450)을 포함하고,
    상기 반복을 수행하는 단계는,
    (a) 제1 시간 기간(t1-t3)에, 상기 제2 및 제3 비트 라인의 전위(Vss)를 고정시킨 상태에서 상기 제1 비트라인의 전위를 제1 레벨(Vddsa-ΔV)로 사전충전(pre-charging)하는 단계와,
    (b) 상기 제1 시간 기간 후의 제2 시간 기간(t3-t5)의 적어도 일부 기간(t4-t5)에, 상기 제2 비트라인을 제2 레벨(Vbl_qpw)로 사전충전하고 상기 제3 비트라인의 전위(Vss)를 고정시키는 단계와; 그리고
    (c) 상기 제2 시간 기간 후의 제3 시간 기간(t5-t8)에, 상기 제2 및 제3 비트 라인들을 플로팅시킨 상태에서 상기 제1 비트라인의 전위를 상기 제1 레벨(Vddsa-ΔV)보다 높은 제3 레벨(Vddsa)로 드라이브하고, 그리고, 상기 제1 스트링의 비휘발성 저장 소자, 상기 제2 스트링의 비휘발성 저장 소자, 및 상기 제3 스트링의 비휘발성 저장 소자에 프로그램 전압(Vpgm)을 동시에 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키는 방법.
  2. 제1 항에 있어서,
    상기 제1 비트라인은 상기 제2 비트라인에 인접하고; 그리고
    상기 제3 시간 기간에, 상기 제1 비트라인을 상기 제3 레벨로 드라이브하는 것으로부터의 용량성 결합(capacitive coupling)에 의해 상기 제2 비트 라인의 전위가 더 높게 결합(907)되는 것(coupled higher)을 특징으로 하는 비휘발성 저장 시스템을 동작시키는 방법.
  3. 제1 또는 2항에 있어서,
    상기 제1 비트 라인은 상기 제3 비트 라인에 인접하고; 그리고
    상기 제3 시간 기간에, 상기 제1 비트 라인을 상기 제3 레벨로 드라이브하는 것으로부터의 용량성 결합에 의해 상기 제3 비트 라인의 전위가 더 높게 결합(907)되는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키는 방법.
  4. 선행하는 청구항들 중 임의의 한 항에 있어서,
    상기 제2 시간 기간에, 상기 제1 비트 라인의 전위는 더 높게 플로팅되고, 상기 제2 시간 기간에 상기 제1 비트 라인의 전위가 상기 제1 레벨을 향해 다시 퇴락하도록 상기 제1 비트 라인을 방전시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 선행하는 청구항들 중 임의의 한 항에 있어서,
    상기 제3 시간 기간에, 상기 제2 비트 라인의 전위(Vbl_qpw+ΔVxCR3)는 상기 제3 레벨(Vddsa)보다 낮고, 그리고 상기 제3 비트 라인의 전위(ΔVxCR1)는 상기 제2 비트 라인의 전위보다 낮은 것을 특징으로 하는 방법.
  6. 제1 항에 있어서,
    상기 제3 비트 라인의 전위는 상기 제1 및 제2 시간 기간에 0V에 고정된 것을 특징으로 하는 방법.
  7. 제1 항에 있어서,
    상기 제3 비트 라인의 전위는 상기 제1 및 제2 시간 기간에 0V에 고정되고, 그리고 상기 제2 비트 라인의 전위는 상기 제1 시간 기간에 0V에 고정되는 것을 특징으로 하는 방법.
  8. 선행하는 청구항들 중 임의의 한 항에 있어서,
    상기 제2 시간 기간의 말기(t4-t5)에, 상기 제1 비트 라인은 제1 사전-충전 레벨(Vddsa-ΔV)로 드라이브되는 것을 특징으로 하는 방법.
  9. 선행하는 청구항들 중 임의의 한 항에 있어서,
    상기 제3 기간에, 상기 제1 비트 라인의 전위는 상기 제1 스트링의 비휘발성 저장 소자의 프로그래밍을 금지시키고, 상기 제2 비트 라인의 전위는 상기 제2 스트링의 비휘발성 저장 소자를 감소된 속도에서 프로그래밍할 수 있게 하고, 그리고 상기 제3 비트 라인의 전위는 상기 제3 스트링의 비휘발성 저장 소자를 완전 속도(full speed)에서 프로그래밍하게 하는 것을 특징으로 하는 방법.
  10. 제9 항에 있어서,
    상기 반복을 수행하는 단계는, 상기 제 3 시간 기간 후 제4 시간 기간에, 상기 제2 스트링의 비휘발성 저장 소자를 데이터 상태의 상위 검증 레벨(VvaH, VvbH, VvcH)와 대조하여 검증하고 상기 제3 스트링의 비휘발성 저장 소자를 상기 데이터 상태의 하위 검증 레벨(VvaL, Vvbl, VvcL)과 대조하여 검증함으로써 검증 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 비휘발성 저장 시스템으로서,
    기판(144) 상의 비휘발성 저장 소자들의 세트와, 상기 세트는 적어도 비휘발성 저장 소자들(100, 102, 104, 106)의 제1, 제2, 및 제3 스트링(450)을 포함하고;
    상기 제1, 제2 및 제3 스트링과 각각 통신하는 제1, 제2 및 제3 비트라인(BLinhibit, BLprogram-partial speed, BLprogram-full speed)과; 그리고
    상기 비휘발성 저장 소자들의 세트 및 상기 제1, 제2 및 제3 비트라인들과 통신하는 적어도 하나의 회로(510, 540, 522)를 포함하여 구성되며, 상기 적어도 하나의 회로는, 상기 비휘발성 저장 소자들의 세트에 대해 복수-반복 프로그램 동작(multiple-iteration program operation)의 반복을 수행하기 위하여, (a) 제1 시간 기간(t1-t3)에, 상기 제1 비트라인의 전위를 제1 레벨(Vddsa-ΔV)로 사전충전하고 그리고 동시에 상기 제2 및 제3 비트라인들(Vss)의 전위를 고정시키고, (b) 상기 제1 시간 기간 후 제2 시간 기간(t3-t5)의 적어도 일부 기간(t4-t5)에, 상기 제2 비트라인을 제2 레벨(Vbl_qpw)로 사전충전하고 그리고 동시에 상기 제3 비트 라인의 전위(Vss)를 고정시키고, 그리고 (c)상기 제2 시간 기간 후 제3 시간 기간(t5-t8)에, 상기 제1 비트 라인의 전위를 상기 제1 레벨(Vddsa-ΔV)보다 높은 제3 레벨(Vddsa)로 드라이브하고 그리고 동시에 상기 제2 및 제3 비트 라인들을 플로팅시키고, 그리고 상기 제1 스트링의 비휘발성 저장 소자, 상기 제2 스트링의 비휘발성 저장 소자, 및 상기 제3 스트링의 비휘발성 저장 소자에 프로그램 전압(Vpgm)을 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
  12. 제11 항에 있어서,
    상기 제3 기간에, 상기 제1 비트 라인의 전위는 상기 제1 스트링의 비휘발성 저장 소자의 프로그래밍을 금지시키고, 상기 제2 비트 라인의 전위는 상기 제2 스트링의 비휘발성 저장 소자를 감소된 속도에서 프로그래밍할 수 있게 하고, 그리고 상기 제3 비트 라인의 전위는 상기 제3 스트링의 비휘발성 저장 소자를 완전 속도에서 프로그래밍하게 하는 것을 특징으로 하는 비휘발성 저장 시스템.
  13. 제11 항 또는 제12 항에 있어서,
    상기 제1 비트라인은 상기 제2 비트라인에 인접하고; 그리고
    상기 제3 시간 기간에, 상기 제1 비트라인을 상기 제3 레벨로 드라이브하는 것으로부터의 용량성 결합에 의해 상기 제2 비트라인의 전위가 더 높게 결합(907)되는 것을 특징으로 하는 비휘발성 저장 시스템.
  14. 제11 항 내지 제13 항 중 임의의 한 항에 있어서,
    상기 제1 비트라인은 상기 제3 비트라인에 인접하고; 그리고
    상기 제3 시간 기간에, 상기 제1 비트라인을 상기 제3 레벨로 드라이브하는 것으로부터의 용량성 결합에 의해 상기 제3 비트라인의 전위가 더 높게 결합(905)되는 것을 특징으로 하는 비휘발성 저장 시스템.
  15. 제11항 내지 14항 중 임의의 한 항에 있어서,
    상기 비휘발성 저장 소자들의 제1, 제2 그리고 제3 스트링은 각각 NAND 스트링을 포함하며, 상기 적어도 하나의 회로는 상기 프로그램 전압을 공통 워드 라인(WL)을 통해 상기 제1 스트링의 비휘발성 저장 소자, 상기 제2 스트링의 비휘발성 저장 소자, 그리고 상기 제3 스트링의 비휘발성 저장 소자에 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
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