CN102576566A - 使用浮置位线对非易失性存储器的部分速度和全速度编程 - Google Patents

Abstract

针对非易失性存储系统实现部分速度(细)和全速度(粗)编程。在编程操作期间，在第一时间段(t1-t3)中，对要禁止的存储元件的位线进行预充电，同时将要以部分速度编程(细编程)的存储元件的位线和要以全速度编程(粗编程)的存储元件的位线被固定在地电势处。在第二时间段(t4-t5)中，将要以部分速度编程的存储元件的位线驱动得更高，同时将要禁止的存储元件的位线浮置，并且使要编程的存储元件的位线保持接地。在第三时间段(t5-t8)中，将要禁止的存储元件的位线驱动得更高，同时将要以部分速度或全速度编程的存储元件的位线浮置，使得其耦合得更高。

Description

使用浮置位线对非易失性存储器的部分速度和全速度编程

技术领域

本技术涉及非易失性存储器。

背景技术

半导体存储器在各种电子设备中的使用变得越来越普遍。例如，非易失性半导体存储器在蜂窝电话、数字照相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中得到使用。电可擦除可编程只读存储器(EEPROM)和闪速存储器在非易失性半导体存储器中最受欢迎。与传统的全功能EEPROM相比，对于也是EEPROM的一种类型的闪速存储器，可以一步擦除整个存储器阵列或者存储器的一部分的内容。

传统的EEPROM和闪速存储器两者都使用位于半导体衬底中的沟道区上方并且与沟道区隔离的浮置栅极。浮置栅极位于源区和漏区之间。在浮置栅极上方设置控制栅极，控制栅极与浮置栅极隔离。由保留在浮置栅极上的电荷量控制如此形成的晶体管的阈值电压(Vth)。也就是说，由浮置栅极上的电荷水平控制在晶体管导通之前必须对控制栅极施加以允许在其源极和漏极之间导通的电压的最小量。

一些EEPROM和闪速存储器设备具有如下存储元件或单元，该存储元件或单元具有用来存储两个范围的电荷的浮置栅极，且因此该存储元件可以在两个状态、例如擦除状态和编程状态之间被编程/擦除。因为每个存储元件可以存储一位数据，因此有时将这种闪速存储器设备称为二值闪速存储器设备。

通过识别多个不同的允许/有效编程阈值电压范围，来实现多级(也称为多水平)闪速存储器设备。每个不同的阈值电压范围对应于针对在存储器设备中编码的数据位的集合的预定值。例如，当元件可以被置于与四个不同的阈值电压范围相对应的四个离散电荷带中的一个时，每个存储元件可以存储两位数据。

一般来说，作为幅值随着时间增加的一系列脉冲，来施加在编程操作期间对控制栅极施加的编程电压Vpgm。可以对选择的字线施加编程电压。在一种可能的方法中，对每个连续脉冲，脉冲的幅值以例如0.2-0.4V的预定步长大小增加。可以对闪速存储器元件的控制栅极施加Vpgm。在编程脉冲之间的时间段中，进行验证操作。也就是说，在连续的编程脉冲之间读取并行编程的一组存储元件中的每个元件的编程电平，以判断其是否等于或大于元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可以针对元件的每个状态进行验证步骤，以判断该元件是否达到了其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储器元件可能需要针对三个比较点进行验证操作。

此外，当对EEPROM或者诸如NAND串中的NAND闪速存储器设备的闪速存储器设备进行编程时，一般对控制栅极施加Vpgm，而将位线接地，使得电子从存储元件的沟道注入到浮置栅极。当电子在浮置栅极中累积时，浮置栅极变为负带电，并且存储元件的阈值电压升高，从而认为其处于编程状态。

然而，由于存储器设备变得越来越小，因此电容耦合效应在编程期间变得越来越成为问题。

附图说明

图1a是NAND串的顶视图。

图1b是NAND串的等效电路图。

图2是NAND串的横截面图。

图3描绘了NAND闪速存储器单元的块。

图4是NAND闪速存储器单元的阵列的框图。

图5是非易失性存储器系统的框图。

图6描绘了阈值电压分布和一通编程的示例集合。

图7描绘了在编程操作期间对存储元件的控制栅极施加的电压波形。

图8是NAND串的截面，其描绘了沟道升压。

图9描绘了与图10a的电路一起使用的编程操作的时间线。

图10a描绘了在编程操作中使用的电路的一个示例实现。

图10b描绘了被配置为与禁止的位线一起使用的图10a的电路。

图10c描绘了被配置为与全速度编程位线一起使用的图10a的电路。

图10d描绘了被配置为与部分速度编程位线一起使用的图10a的电路。

图11描绘了与图12a的电路一起使用的编程操作的时间线。

图12a描绘了在编程操作中使用的电路的另一示例实现。

图12b描绘了用于禁止的位线以及在图11中的t10-t14期间用于部分禁止或者部分速度编程位线的配置中的图12a的电路。

图12c描绘了用于非禁止、全速度编程位线以及在图11中的t10-t14外部用于部分禁止或者部分速度编程位线的配置中的图12a的电路。

图13描绘了编程操作。

具体实施方式

提供了一种在提供部分速度编程的同时，减小沟道至浮置栅极电容耦合的方法和非易失性存储系统。

随着存储器设备变得越来越小，电容耦合效应变得更加成为问题。特别地，在编程期间，通过经由增加的位线电压提高其沟道电势来禁止完成编程的存储元件。然而，该增加的沟道电势可能耦合到附近仍在编程的存储元件的浮置栅极，从而无意地使浮置栅极的电势提高。一般来说，仍在编程的存储元件的沟道的电势保持在0V。避免这种耦合的一种方法是对于仍在编程的存储元件允许沟道浮置。然而，这使得不能进行部分速度编程，在部分速度编程中，仍在编程的存储元件的沟道电势提高到0V以上以使编程减慢、但是不完全禁止编程。这里的解决方案对于仍在编程的存储元件使得沟道在使编程减慢、但是不完全禁止编程的电势浮置。

适当的存储器系统的一个示例使用在两个选择栅极之间串行布置多个晶体管的NAND闪速存储器结构。将串行晶体管和选择栅极称为NAND串。图1a是示出一个NAND串的顶视图。图1b是其等效电路。所描绘的NAND串包括夹在第一选择栅极120和第二选择栅极122之间的四个串行晶体管100、102、104和106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过对控制栅极120CG施加合适的电压来控制选择栅极120。通过对控制栅极122CG施加合适的电压来控制选择栅极122。晶体管100、102、104和106中的每个具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106各自是存储器单元。在其它实施例中，存储器单元可以包括多个晶体管，或者可以与所描述的存储器单元不同。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。

图2提供了上述NAND串的横截面图。在p阱区140中形成NAND串的晶体管。p阱区又可以在p型衬底144的n阱区142内。每个晶体管包括具有控制栅极(100CG、102CG、104CG和106CG)和浮置栅极(100FG、102FG、104FG和106FG)的堆叠栅极结构。浮置栅极形成在氧化物或者其它介电膜的顶部上的p阱的表面上。控制栅极在浮置栅极上方，多晶硅间介电层将控制栅极和浮置栅极分离。存储器单元(100、102、104和106)的控制栅极形成字线。在相邻单元之间共享N+掺杂层130、132、134、136和138，由此将单元彼此串行连接，从而形成NAND串。这些N+掺杂层形成单元中的每个的源极和漏极。例如，N+掺杂层130用作晶体管122的漏极和晶体管106的源极，N+掺杂层132用作晶体管106的漏极和晶体管104的源极，N+掺杂层134用作晶体管104的漏极和晶体管102的源极，N+掺杂层136用作晶体管102的漏极和晶体管100的源极，N+掺杂层138用作晶体管100的漏极和晶体管120的源极。N+掺杂层126连接到NAND串的位线，而N+掺杂层128连接到多个NAND串的公共源极线。

每个存储器单元可以存储以模拟或数字形式表示的数据。当存储一位数字数据时，将存储器单元的可能阈值电压的范围划分为两个范围，对其分配逻辑数据“1”和“0”。在NAND型闪速存储器的一个示例中，在存储器单元被擦除之后电压阈值为负，且被定义为逻辑“1”。在编程操作之后阈值电压为正，且被定义为逻辑“0”。当阈值电压为负，并且通过对控制栅极施加0伏来尝试进行读取时，存储器单元导通，以指示正在存储逻辑1。当阈值电压为正，并且通过对控制栅极施加0伏来尝试进行读取操作时，存储器单元不导通，这指示存储了逻辑0。

存储器单元还可以存储多个状态，由此存储多位数字数据。在存储多个数据状态的情况下，将阈值电压窗口划分为状态的数量。例如，如果使用四个状态，则存在对数据值“11”、“10”、“01”和“00”分配的四个阈值电压范围。在NAND型存储器的一个示例中，擦除操作之后的阈值电压为负，且被定义为“11”。对状态“10”、“01”和“00”使用正阈值电压。在一些实施方式中，使用格雷码分配对阈值范围分配数据值(例如逻辑状态)，使得在浮置栅极的阈值电压错误地转变为其相邻的物理状态的情况下，仅影响一位。被编程到存储器单元中的数据和单元的阈值电压范围之间的具体关系取决于对存储器单元所采用的数据编码方案。

除了NAND闪速存储器之外，还可以使用其它类型的非易失性存储器。

在闪速EEPROM系统中可以使用的另一类型的存储器单元使用非导电介电材料代替导电浮置栅极，来以非易失性方式存储电荷。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层介电层夹在存储器单元沟道上方的导电控制栅极和半导电衬底的表面之间。通过从单元沟道向氮化物中注入电子来对单元进行编程，在氮化物中电子陷入并存储在有限区域中。然后，该存储的电荷以可检测到的方式改变单元的沟道的一部分的阈值电压。通过向氮化物中注入热空穴来擦除单元。可以在分裂栅极(split-gate)配置中设置类似的单元，在分裂栅极配置中，掺杂多晶硅栅极在存储器单元沟道的一部分上方延伸，以形成分离的选择晶体管。

在另一种方法中，在每个NROM单元中存储两位，其中，ONO介电层跨源极扩散和漏极扩散之间的沟道延伸。一个数据位的电荷被定位在与漏极邻近的介电层中，另一个数据位的电荷被定位在与源极邻近的介电层中。通过分开读取介电层内的在空间上分离的电荷存储区域的二值状态，来实现多状态数据存储。

图3描绘了NAND闪速存储器单元的块。块包括多个NAND串和各个位线，例如BL0、BL1、...。每个NAND串在一端连接到漏极选择栅极(SGD)，漏极选择栅极的控制栅极经由公共SGD线连接。NAND串在其另一端连接到源极选择栅极，源极选择栅极又连接到公共源极线。64个字线、例如WL0-WL63在源极选择栅极和漏极选择栅极之间延伸。

图4示出了诸如图1a-2所示那样的NAND单元的阵列400的示例。沿着每个列，位线406耦合到NAND串450的漏极选择栅极的漏极端子426。沿着NAND串的每个行，源极线404可以连接NAND串的源极选择栅极的所有源极端子428。

将存储元件阵列划分为大量存储元件块。如对闪速EEPROM系统通常的那样，块是擦除的单位。也就是说，每个块包含最小数量的一起擦除的存储元件。一般将每个块划分为多页。页是编程的最小单位。一般将一页或更多页数据存储在一行存储元件中。例如，行一般包含若干交织的页，或者其可以构成一页。一起对页的所有存储元件进行读取或编程。此外，页可以存储来自一个或更多个扇区的用户数据。扇区是主机作为方便的用户数据单元而使用的逻辑概念；其一般不包含局限于控制器的管理数据(overhead data)。管理数据可以包括根据扇区的用户数据计算的误差校正代码(ECC)。当将数据编程到阵列中时，控制器(下面描述)的一部分计算ECC，并且当正在从阵列中读取数据时，控制器对ECC进行校验。可选地，将ECC和/或其它管理数据存储在与它们所属的用户数据不同的页或者甚至不同的块中。

与磁盘驱动中扇区的大小相对应，用户数据的扇区一般是512字节。管理数据一般是附加的16-20字节。在任何位置从例如8页直到32、64或更多页的大量页形成块。在一些实施例中，NAND串的行包括块。

图5示出了根据一个实施例的具有用于对存储器单元页进行并行读取和编程的读/写电路的存储器设备500。存储器设备500可以包括一个或更多个存储器芯片502。存储器芯片502包括存储器单元400的二维阵列、控制电路510和读/写电路522。存储器单元400可以由字线经由行解码器530并且由位线经由列解码器560进行寻址。读/写电路522包括多个感测块524，且使得能够对存储器单元页进行并行读取或编程。一般来说，控制器540与一个或更多个存储器芯片502一样包括在相同的存储器设备500(例如可移除存储卡)中。经由线路544在主机和控制器540之间且经由线路542在控制器和一个或更多个存储器芯片502之间传送命令和数据。

控制电路510与读/写电路522一起协作，以在存储器阵列400上进行存储器操作。控制电路510包括状态机512、片上地址解码器514和功率控制模块516。状态机512提供存储器操作的芯片级控制。片上地址解码器514提供由主机或存储器控制器使用的到由解码器530和520使用的硬件地址之间的地址接口。功率控制模块516控制在存储器操作期间对字线和位线提供的功率和电压。

在另一种方法中，使用双行/列解码器和读/写电路。在阵列的相对侧以对称的方式实现各种外围电路对存储器阵列400的访问，从而每一侧上的访问线和电路的密度减少一半。因此，行解码器被分离为两个行解码器，并且列解码器被分离为两个列解码器。类似地，读/写电路被分离为从阵列400底部连接到位线的读/写电路以及从阵列400顶部连接到位线的读/写电路。以这种方式，读/写模块的密度实质上减少了一半。

图6描绘了阈值电压分布和一通编程的示例集合。针对每个存储元件存储两位数据的情况，提供存储元件阵列的示例阈值电压分布。针对被擦除(E状态)存储元件提供第一阈值电压分布600。三个阈值电压分布602、604和606分别表示编程状态A、B和C。在一个实施例中，E分布中的阈值电压为负，A、B和C分布中的阈值电压为正。

每个不同的阈值电压范围对应于数据位集合的预定值。被编程到存储元件中的数据和存储元件的阈值电压水平之间的具体关系取决于针对存储元件所采用的数据编码方案。虽然示出了四种状态，但是也可以使用其它多状态结构，包括包含多于或少于四种状态的结构。

还设置三个读取基准电压Vra、Vrb和Vrc以从存储元件中读取数据。通过测试给定存储元件的阈值电压是在Vra、Vrb和Vrc以上还是以下，系统可以确定存储元件所处的状态、例如编程状况。

此外，设置三个验证基准电压Vva、Vvb和Vvc。当将存储元件编程为状态A时，系统测试这些存储元件是否具有大于或等于Vva的阈值电压。当将存储元件编程为状态B时，系统测试存储元件是否具有大于或等于Vvb的阈值电压。当将存储元件编程为状态C时，系统确定存储元件是否具有大于或等于Vvc的阈值电压。

在作为全序列编程已知的一个实施例中，可以将存储元件从擦除状态E直接编程到编程状态A、B或C中的任意一个。例如，首先可以将要编程的一群存储元件擦除，使得该群中的所有存储元件处于被擦除状态E。然后，使用诸如图7所示的一系列编程脉冲，将存储元件直接编程到状态A、B或C。在一些存储元件正在从状态E编程到状态A时，其它存储元件正在从状态E编程到状态B和/或从状态E编程到状态C。在WLn上从状态E编程到状态C时，到在WLn-1下的邻近浮置栅极的寄生耦合量达到最大，这是因为与在从状态E编程到状态A或从状态E编程到状态B时电荷的改变相比，WLn下的浮置栅极上的电荷量的改变最大。当从状态E编程到状态B时，到邻近浮置栅极的耦合量较小。当从状态E编程到状态A时，耦合量进一步减小。

另一可选项是对一个或更多个数据状态使用低和高验证电平。例如，对于A状态，VvaL和VvaH分别是较低和较高验证电平，而对于B状态，VvbL和VvbH分别是较低和较高验证电平。在编程期间，当正在被编程到作为目标状态的A状态的存储元件的阈值电压超过VvaL时，诸如通过将关联位线电压提高到编程或非禁止电平和全禁止电平之间的电平，将存储元件的编程速度从全速度减慢到部分速度。提高位线电压又提高了关联NAND串的沟道电压。这通过避免阈值电压的大步增加，来提供更高的准确度。提高位线电压具有与降低编程脉冲步长大小相同的效果。同时，可以以全速度对其它NAND串上的存储元件进行编程，从而接收步长大小的全效果。当阈值电压达到VvaH时，存储元件被锁定，不进行进一步编程。类似地，当正在被编程到作为目标状态的B状态的存储元件的阈值电压超过VvbL时，减慢存储元件的编程速度，且当阈值电压达到VvbH时，存储元件被锁定，不进行进一步编程。将这种编程技术称为快速通过写入或者双验证技术。注意，在一种方法中，对于最高状态、例如C状态不使用双验证电平，因为一般说来一些过冲(overshoot)是可接受的。相反，例如可以对被擦除状态以上、最高状态以下的编程状态使用双验证电平。

图7描绘了在编程操作期间对存储元件的控制栅极施加的电压波形。波形或脉冲列包括幅值以步长大小递增的编程脉冲710、714、716、718和720......，以及包括示例验证脉冲712的每个编程脉冲之间的验证脉冲组，例如诸如结合图6所讨论的Vva、Vvb和Vvc或VvaL、VvaH、VvbL、VvbH和Vvc。编程脉冲的幅值可以是固定的，或者例如它们可以以固定或改变的比率逐步增加。

在一个实施例中，编程脉冲具有以诸如12V的初始电平开始，并且对于每个连续的编程脉冲以例如0.5V的增量增加，直到达到例如20-25V的最大值的电压。在一些实施例中，可以对于数据正在被编程到的每个状态、例如状态A、B和C存在验证脉冲。在其它实施例中，可以存在更多或更少验证脉冲。例如，可以在全位线编程期间使用该波形，其中对奇数编号的位线和偶数编号的位线的存储元件一起进行编程并且一起进行验证。或者，可以分开进行验证操作，例如首先对偶数编号的位线、然后对奇数编号的位线进行验证操作。

图8是NAND串的横截面，其描绘了沟道升压。该横截面描绘了在字线方向上跨多个存储元件延伸的控制栅极(CG)或者选择的字线800。每个存储元件包括在衬底的各个沟道区域上方、一般在p阱中的浮置栅极(FG)和控制栅极。例如，存储元件810包括沟道区域816上方的控制栅极812和浮置栅极814，存储元件820包括沟道区域826上方的控制栅极822和浮置栅极824，且存储元件830包括沟道区域836上方的控制栅极832和浮置栅极834。每个沟道区域是在与字线方向正交的位线方向上的、可以被可视化为从页中出来的NAND串的一部分。

如在开头结合图6所提及的，当进行随后的编程迭代时，完成了编程的存储元件的沟道被禁止，以避免对这些存储元件进一步进行编程。例如，假设存储元件810正被禁止。在这种情况下，通过提高关联位线电压，沟道区域816可以升高或者升压到几伏。当通过减小跨浮置栅极814的电压对字线800施加编程电压时，这种升压使浮置栅极814的编程禁止。还假设仍在对存储元件820进行编程。如果沟道826保持在诸如0V的固定电压处，则由箭头817表示的沟道-浮置栅极耦合将趋于提高浮置栅极824的电势。当对字线800施加编程电压时，浮置栅极824的电势将进一步增加。然而，由浮置栅极824看到的总编程电压由于耦合817而大于所希望的编程电压，从而浮置栅极824将被编程到比所希望的高的阈值电压。例如，如果对字线800施加具有0.2V的步长大小的编程电压，则由于来自沟道826的耦合，浮置栅极824的电势可能增加在步长大小为更高、诸如0.3V且没有来自沟道816的耦合的情况下预计的量。来自沟道区域836的耦合可能类似地无意地使浮置栅极824的电势增加，从而比预计更快地进行编程。这导致存储元件集合的阈值电压分布加宽。这主要在全位线编程技术中是关注点，在全位线编程技术中对邻近的位线/NAND串同时编程。

如所提及的，可以从浮置栅极的一个或两个邻近的沟道、例如浮置栅极824的沟道816和/或836出现沟道到浮置栅极耦合。来自不与浮置栅极邻近的沟道的耦合比来自邻近沟道的小得多，其是不进行补偿的二级效应。

为了抵消这种沟道-浮置栅极耦合，可以使仍在进行编程的存储元件的沟道826在邻近存储元件810被禁止时浮置。然而，诸如结合图6所讨论的，这将阻止部分速度编程的使用。这里描述的一种编程技术使得仍在进行编程的存储元件的沟道能够提高到提供部分速度或完全速度编程的期望电平。

图9描绘了与图10a的电路一起使用的编程操作的时间线，图10a描绘了在编程操作中使用的电路的一种示例实施方式。可以针对每个位线设置图10a的电路的单独副本，且根据在当前编程迭代中位线是被禁止编程(参见图10b)，进行全速度编程(参见图10c)，还是进行部分速度编程(参见图10d)，针对关联位线不同地配置图10a的电路。一个或更多个控制电路可以向每个电路传送命令，以配置电路。时间线在涵盖多个迭代的编程操作的单个迭代上延伸。此外，验证操作(未示出)可跟随在时间线所涵盖的时间段之后

波形900描绘了包括以全速度编程的所选存储元件的NAND串或其它串行连接的存储元件串的位线或沟道的电压。波形902描绘了包括被禁止例如完全禁止或停止编程的所选存储元件的NAND串或其它串行连接的存储元件串的位线或沟道的电压。波形904描绘了包括以部分速度(也称为部分禁止速度)编程的所选存储元件的NAND串或其它串行连接的存储元件串的位线或沟道的电压。波形906描绘了所选字线上的电压VWL。在t6-t7提供两部分编程脉冲。波形908描绘了对图10a中的USGD晶体管1090施加的电压。这是受控制以使得位线能够与控制电路进行通信的选择栅漏极晶体管。波形910描绘了对图10a中的高压BLS晶体管BLS1080施加的电压。波形912描绘了对图10a中的低压BLC晶体管1078施加的电压。波形914描绘了对图10a中的BLY晶体管1052施加的电压。

波形916描绘了对图10a中的FLA晶体管1024施加的电压。波形918描绘了对图10中的ICO晶体管1032施加的电压。波形920描绘了对图10a中的RSB晶体管1018施加的电压。RSB在编程脉冲的末尾提供复位信号，以将FLG设置为高。波形922描绘了对图10a中的LCO晶体管1044施加的电压。

标注了t0-t10的垂直线表示编程迭代期间的时间点。

时间段t1-t3表示升压或预充电时间段。对于禁止位线，参见图10b。起初，在t1，使BL禁止从0V提高或将其预充电到指定电平Vddsa-ΔV，其中，Vddsa是此处对于进行升压足够高的电源。换句话说，将BL禁止提高到比当对所选择的字线施加编程脉冲时期望实现的最终电平Vddsa低ΔV的电平。ΔV是可以针对特定类型的存储器设备最优地设置的设计参数。可以对硅使ΔV最优化，以实现最大补偿。

通常，对于禁止位线，从t1-t3，通过使能如点划线路径1091所示的、通过晶体管FLA 1024和BLC 1078的导电路径来提高BL禁止。将标志电路1002的输出处的FLG路径1028设置为低，将LAT路径1062设置为高。

具体地，VWL(波形906)固定在0V，因为这是施加编程脉冲之前的预充电阶段。USGD(波形908)固定在0V，使得USGD晶体管1090不导通，这使得能够在位线1086中建立电荷。将BLS(波形910)提高到足够将电压从BLC传送到位线1086的电平。将BLC(波形912)提高到Vddsa-ΔV+Vth，其中Vth是BLC晶体管1078的阈值电压。其结果是，经由BLS晶体管1080传送到位线1086的BLC晶体管1078的输出是Vddsa-ΔV。

将BLY(波形914)提高到BLY晶体管1052的阈值电压(Vth)加Vddsa，从而使Vddsa在COM路径1082上。FLA(波形916)从Vddsa跌落到0V，使作为pMOS的FLA晶体管1024导通。使ICO(波形918)从0V提高到连接标志电路1002的MUX路径1036和INV路径1030的电平。这将BL编程-全速度和BL编程-部分速度设置为0V。RSB(波形920)固定在Vddsa，使得作为PMOS的RSB晶体管1018不导通。LCO(波形922)固定在0V，使得LAT路径1062从MUX路径1036去耦合。

对于禁止位线，从t3-t4，BL禁止浮置。在图9和11中，点划线是指浮置电压。在该时间段中，通过邻近位线的电压的增加，可以使BL禁止暂时耦合得更高。例如，如果对邻近位线进行如BL编程-部分速度所示的部分速度编程，则如下面进一步讨论的，该位线经历从0V到称为Vbl_qpw的电平的电压的增加。这产生由箭头903表示的到BL禁止的耦合。禁止位线的电势由此短暂地浮置得更高，然后衰落回先前的电平Vddsa-ΔV。通过从t3-t4使禁止位线浮置，保证BL禁止不受来自BL编程-部分速度的耦合的影响。此外，在一种方法中，从t3-t4，USGD提高到作为与Vddsa不同的电源电压、但是处于相同电平的Vdd。这使得能够通过使能USGD使耦合到BL禁止的额外电荷放电到未选择的块沟道。该放电导致BL禁止衰落到Vddsa-ΔV。

从t4-t5，再次以Vddsa-ΔV驱动BL禁止。从t5-t8，以更高的电平Vddsa驱动BL禁止，从而通过增量ΔV将其驱动得更高。具体地，在t5，BLC(波形912)从Vddsa-ΔV+Vth提高到Vddsa+Vth，提高了增量ΔV，由此使BL禁止增加ΔV。从t8-t9，BL禁止浮置。在t8，将BL禁止放电到0V。

从t1-t5，包括在t3-t4处BL编程-部分速度(波形904)提高时，BL编程-全速度(波形900)在0V处。BL编程-全速度在t1可能经历小的暂时增长或尖峰。从t5-t9，BL编程-全速度浮置，使得其更高地耦合到基于ΔV和耦合比率CR1的电平，如箭头905所示。耦合量取决于BL编程-全速度位线与BL禁止位线有多接近。当位线或关联沟道邻近时，耦合最强。在t8，BL编程-全速度放电到0V。

特别地，将标志电路1002的输出处的FLG路径1028设置为高，而将LAT路径1062设置为低。通过将FLG设置为高，晶体管1022不导通。通过将LAT设置为低，晶体管1044导通，从而如点划线路径1093(图10c)所示，提供到地的导电路径。

从t1-t2，BL编程-部分速度(波形904)在0V处，并且通过使LCO晶体管1044(波形922)不导通从t2-t3使其浮置。在t3-t5BL编程-部分速度从0V提高到Vbl_qpw，Vbl_qpw是对关联位线提供部分速度(快速通过写入或qpw)编程的期望电平。这通过从t3-t5将LCO晶体管1044(图10d)从0V提高到Vbl_qpw+Vth来实现。BL编程-部分速度在t1可能经历小的暂时增长或尖峰。从t5-t9，BL编程-部分速度浮置，使得其更高地耦合到基于ΔV和耦合比率CR2的电平，如箭头907所示。CR2可以等于CR1。耦合量取决于BL编程-部分速度位线与BL禁止位线有多接近。当位线或关联沟道邻近时，耦合最强。在t8，BL编程-部分放电到0V。

特别地，将标志电路1002的输出处的FLG路径1028设置为高，且将LAT路径1062设置为高。通过将FLG设置为高，晶体管1022不导通。通过将LAT设置为高，晶体管1044也不导通，从而如点划线路径1095(图10d)所示，提供从电源节点1068开始的导电路径。传送到位线1086的LCO晶体管1044的输出是Vbl_qpw。

在编程迭代期间，晶体管BLX 1050、XX01056、HLL 1040和H001042以及时钟节点CLK 1088固定在0V处。

因此，可以如下总结编程迭代：

图10a描绘了在编程操作中使用的电路的一个示例实施方式。所描绘的晶体管可以是MOSFET或者pMOSFET。用具有圆圈的晶体管符号来标识pMOS。标志电路1002将路径1028上的标志FLG设置为高或低。路径1030上的INV是FLG的逆。节点1004和1006接收用于感测放大器的Vdd或本地电源Vddsa。STF晶体管1008和FRB晶体管1010接收合适的控制信号，以提供期望的FLG电平。晶体管1005的栅极连接到接地路径的晶体管1012。类似地，晶体管1007的栅极连接到接地路径的晶体管1014。

在FLG为高的情况下，晶体管1022不导通。晶体管1022在导通时，将电源端子1020耦合到FLA晶体管1024。

NCO晶体管1034将MUX路径1036连接到用于输入和输出数据的感测总线(SBUS)。IC0晶体管1032对INV路径1030是否与MUX路径1036通信进行控制。FC0晶体管1026对FLG路径1028是否与MUX路径1036通信进行控制。

复位或RSB晶体管1018对电源节点1016是否与FLG路径1028通信进行控制。

锁存器电路1076将路径1062上的标志LAT设置为高或低。路径1064上的INT是LAT的逆。

节点1066和1069接收Vddsa。STL晶体管1072和PRS晶体管1074接收合适的控制信号，以提供期望的LAT电平。晶体管1068的栅极连接到接地路径的晶体管1073。类似地，晶体管1070的栅极连接到接地路径的晶体管1075。

LC0晶体管1044对LAT路径1062是否与MUX路径1036通信进行控制。LRS晶体管1046对INT路径1064是否与MUX路径1036通信进行控制。

在验证或读取操作期间使用的感测电路1037包括感测路径1054、对感测路径是否与COM路径1082通信进行控制的XX0晶体管、对感测路径是否与电源节点1038通信进行控制的HLL晶体管1040以及对感测路径是否与MUX路径1036通信进行控制的H00晶体管1042。SEN路径1054耦合到晶体管1060的控制栅极，STR晶体管1058对晶体管1060是否与MUX路径1036通信进行控制。在节点1088向电容器1084提供时钟CLK信号。

BLY晶体管1052对MUX路径1036是否与COM路径1082通信进行控制，而BLX晶体管1050对COM路径1082是否与电源节点1048通信进行控制。BLC晶体管1078和BLS晶体管1080对COM路径1082是否与位线BLI 1086通信进行控制。位线1086可以与一个或更多个NAND串进行通信。示例NAND串例如包括控制栅极分别与字线WL63、WL62和WL61通信的存储元件1092、1094和1096和漏极选择栅极USGD1090。

图10a的电路是一个可能的实施例。可以进行其它变化。

例如，图11描绘了与图12a的电路一起使用的编程操作的时间线。

可以针对每个位线设置图12a的电路的单独副本，根据在当前编程迭代中，位线是是被禁止编程、进行全速度编程还是进行部分速度编程来针对关联位线不同地配置图12a的电路。具体地，图12b描绘了用于禁止位线的配置中的图12a的电路。其还描绘了在图11中的t10-t14期间用于部分禁止或者部分速度编程的位线的配置中的图12a的电路。图12c描绘了用于非禁止、全速度编程的位线的配置中的图12a的电路。其还描绘了在图11中的t10-t14外部用于部分禁止或者部分速度编程的位线的配置中的图12a的电路。时间线在涵盖多个迭代的编程操作的单个迭代上延伸。此外，验证操作(未示出)可跟随在时间线所涵盖的时间段之后。

波形1100描绘了包括以全速度编程的所选存储元件的NAND串或其它串行连接的存储元件串的位线或沟道的电压。波形1102描绘了包括被禁止编程、例如完全禁止或停止编程的所选存储元件的NAND串或其它串行连接的存储元件串的位线或沟道的电压。波形1104描绘了包括以部分速度(也称为部分禁止速度)编程的所选存储元件的NAND串或其它串行连接的存储元件串的位线或沟道的电压。波形1106描绘了所选字线上的电压VWL。在t16-t19提供两部分编程脉冲。波形1108描绘了对图12a中的源地(SRCGND)节点1257施加的电压。波形1110描绘了对选通节点(STBn)1220或1238施加的电压。施加波形1112，以将图12a中的晶体管1228和1242复位。对图12a中的SET晶体管1244施加波形1114。对图12a中的总线节点1245施加SBUS波形1116。与t8-t9和t13-t14之间的波形1112类似，当在数据中进行扫描时驱动该波形。每当SET为高时，将其固定地设置为地。在其它时间，如虚线所示，将其浮置，最可能是在0V或0V附近。对图12a中的BLS晶体管1262施加波形1118。在t28，该晶体管放电。对图12a中的BLC晶体管1254施加波形1120。对图12a中的XXL晶体管1208施加波形1122。对图12a中的HLL晶体管1204施加波形1124。

标注了t0-t28的垂直线表示编程迭代期间的时间点。时间标度不一定与图9中的时间标度相对应。

时间段t1-t10表示升压或预充电时间段。起初，在t1，使BL禁止从0V提高或将其预充电到Vddsa-ΔV。通常，对于禁止位线，从t1-t10，通过使能如点划线路径1253(图12b)所示的从SRCGRD 1257开始的通过晶体管LAT 1256和INV 1260的导电路径来提高BL禁止。将LAT设置为低(0)，将INV设置为高(1)。晶体管1246和1250关断。

具体地，VWL(波形1106)固定在0V，因为这是施加编程脉冲之前的预充电阶段。将BLS(波形1118)提高到足够将电压从BLC传送到位线1264的电平。将BLC(波形1120)提高到Vddsa-ΔV+Vth，其中，Vth是BLC晶体管1254的阈值电压。其结果是，经由BLS晶体管1262传送到位线1264的BLC晶体管1254的输出是Vddsa-ΔV。

对于禁止位线，从t10-t13，BL禁止浮置。在该时间段中，通过邻近位线的电压的增加，可以使BL禁止耦合得更高。例如，如果对邻近位线进行如BL编程-部分速度所示的部分速度编程，则该位线经历从0V到称为Vbl_qpw的电平的电压增加。这产生由箭头1103表示的到BL禁止的耦合。由于在其浮置得更高时，BL禁止从NMOS(BLC晶体管1254)充电，因此其不衰落，忽略微小的结泄漏。也就是说，因为BLC从t10-t14比在t1-t4期间低(即Vbl_qpw＜Vddsa-ΔV)，因此从t10-t14，BL禁止1102不衰落。这是例如Vddsa-ΔV大约为2V，而Vbl_qpw大约为0.6V时的情况。在Vbl_qpw为0.6V的情况下，BL禁止的耦合或者耦合误差不大，并且通过将Vddsa-ΔV设置得稍微低一点，可以将该误差减半。从t13-t14，再次以Vddsa-ΔV驱动BL禁止。从t14-t21，以较高的电平Vddsa驱动BL禁止，从而通过增量ΔV将其驱动得更高。

具体地，从t1-t4，BLC(波形1120)从0V提高到Vddsa-ΔV+Vth，由此以Vddsa-ΔV驱动BL禁止。从t10-t12，BLC(波形1120)从0V提高到Vbl_qpw+Vth，由此以Vbl_qpw驱动BL编程-部分速度。从t14-t21，BLC(波形1120)从0V提高到Vddsa+Vth，由此以Vddsa驱动BL禁止。在t25，当BLC增加到Vddsa时，所有位线放电到0V。

如箭头1105所示，从t14-t21BL编程-全速度浮置，使得其更高地耦合到基于ΔV和耦合比率CR1的电平。如箭头1107所示，从t14-t21，BL编程-部分速度也浮置，使得其更高地耦合到基于ΔV和耦合比率CR2的电平。CR2可以等于CR1。

在图12a的电路中，NAND串包括例如分别与字线WL63、WL62和WL61通信以及经由USGD晶体管1270与位线(BLI)1264通信的存储元件1272、1274和1276。位线1264与BLS晶体管1262和耦合到COM2路径1252的BLC晶体管1254通信。到可以为nMOS的INV晶体管1260的输入是到可以为经由端子1258接收电源Vddsa的PiFET的LAT晶体管1256的输入的逆。类似地，到可以为nMOS的LAT晶体管1246的输入是到可以为经由端子1248接收Vddsa的PiFET的INV晶体管150的输入的逆。在一个路径中，BLX晶体管1206在COM1路径1210和电源端子1202之间延伸。在另一个路径中，HLL晶体管1204和XXL晶体管1208在COM1路径1210和电源端子1202之间延伸。

COM1路径1210经由用于输入和输出数据的SET晶体管1244连接到总线端子1245。感测SEN路径1212经由电容器1214连接到时钟(CLK)端子1216。SEN路径1212经由piFET晶体管1222耦合到INV路径1224，INV路径1224经由RST_NCO晶体管1242耦合到总线端子1245。晶体管1222经由piFET STBn晶体管1220耦合到电源节点1218，piFET STBn晶体管1220在感测期间接收选通信号。INV路径1224还经由STBn晶体管1238和下拉晶体管1240耦合到地。

LAT路径1237是INV路径1224的逆。LAT路径1237经由piFET晶体管1234耦合到电源节点1032，并且经由piFET晶体管1230和RST_PCO piFET晶体管1228耦合到电源节点1226。LAT路径1237还经由下拉晶体管1236耦合到地。

在编程操作的迭代期间，对于禁止位线，从t1-t10、t10-t13和t14-t21，导电路径1253是活动的。

对于全速度编程位线，或者在图11中的t10-t14外部(在t10之前和t14之后)，对于部分速度编程位线，导电路径1255是活动的(图12c)。导电路径1253用来在SET为高时，将编程位线或部分速度编程位线接地。当SET为低时，BL编程-全速度和BL编程-部分速度从t14至t21浮置。

图12a-c的电路仅具有一个锁存器，而图10a-d的设计具有两个锁存器。晶体管INV 1260和LAT 1256将一起导通或关断，晶体管INV 1250和LAT 1246将一起导通或关断。从t1-t10和t14-t21的编程迭代可以总结如下：

模式：全速度编程    部分速度编程    禁止

LAT    高    高    低

INV    低    低    高

从t10-t13的编程迭代可以总结如下：

模式：全速度编程   部分速度编程  禁止

LAT    高           低            低

INV    低           高            高

从t5-t10和t13-t14(图11)，BLC关闭，以将位线从COM2路径1252隔离，从而锁存器值可以改变。

图13描绘了编程操作。在步骤1300，编程操作开始。在步骤1302，编程操作的迭代开始。步骤1304包括识别要禁止的第一组位线。这一般包括与完成了编程的NAND串相关联的位线。步骤1304还包括识别要以部分速度编程的第二组位线。这一般包括与已达到较低验证电平、而不是较高验证电平的存储元件相关联的位线。例如，在图6中，这可以包括已达到VvaL、但是未达到VvaH的A状态存储元件以及已达到VvaB、但是未达到VvbH的B状态存储元件。步骤1304还包括识别要以全速度编程的第三组位线。这一般包括在使用较低验证电平的情况下与未达到较低验证电平、在不使用较低验证电平和较高验证电平的情况下与未达到标称验证电平的存储元件相关联的位线。例如，在图6中，这可以包括未达到VvaL的A状态存储元件、未达到VvaB的B状态存储元件和未达到Vvc的C状态存储元件。

步骤1306包括将第一组位线预充电到初始电平Vddsa-ΔV，并且将第二组和第三组位线的电势固定在诸如0V的稳定状态电平Vss。这在图9的示例中在t1-t3出现，在图11的示例中在t1-t10出现。步骤1308包括将第二组位线预充电到初始电平Vbl_qpw，将第一组位线浮置，并且将第三组位线的电势固定在诸如0V的稳定状态电平Vss处。这在图9的示例中在t3-t4出现，在图11的示例中在t10-t13出现。步骤1310包括继续将第二组位线预充电到Vbl_qpw，并且将第一组和第三组位线的电势固定在诸如0V的稳定状态电平Vss处。这在图9的示例中在t4-t5出现，在图11的示例中在t13-t14出现。步骤1312包括将第一组位线的电势驱动到Vddsa，将第二组和第三组位线浮置，并且对选择的字线施加编程电压Vpgm。这在图9的示例中在t6-t7施加Vpgm的情况下在t5-t8出现，在图11的示例中在t16-t19施加Vpgm的情况下在t14-t21出现。

在步骤1314，进行验证操作。注意，这可以包含依次施加图6所示的不同电平处的字线验证电压。在确定步骤1316，如果所有存储元件没有通过验证测试，则在步骤1302进行编程操作的进一步迭代。如果确定步骤1316为真，则在确定步骤1318确定是否需要进一步迭代。当使用较高和较低验证电平时，如果验证所有存储元件都满足较高验证电平，或者当仅使用针对状态的一个验证电平时，验证所有存储元件都满足标称电平，则在步骤1320编程操作结束。如果尚未验证一些存储元件达到较高验证电平，则在步骤1302进行编程操作的进一步迭代。

在这里描述的技术的一个实施例中，操作非易失性存储器的方法包括：针对非易失性存储元件的集合进行多迭代编程操作的迭代，集合包括分别与第一、第二和第三位线通信的至少第一、第二和第三非易失性存储元件串。进行迭代包括：(a)在第一时间段中，在将第二和第三位线的电势(Vss＝0V)固定的同时，将第一位线的电势预充电到第一电平(Vddsa-ΔV)；(b)在第一时间段之后的第二时间段的至少一部分中，在将第一位线浮置且将第三位线的电势(Vss＝0V)固定的同时，将第二位线预充电到第二电平(Vbl_qpw)；以及(c)在第二时间段之后的第三时间段中，在将第二和第三位线浮置的同时，将第一位线的电势驱动到高于第一电平(Vddsa-ΔV)的第三电平(Vddsa)，并且同时对第一串中的非易失性存储元件、第二串中的非易失性存储元件和第三串中的非易失性存储元件施加编程电压(Vpgm)。

在另一实施例中，非易失性存储系统包括：衬底上的存储元件的集合，其中，该集合包括至少第一、第二和第三非易失性存储元件串；分别与第一、第二和第三串通信的第一、第二和第三位线；以及与存储元件的集合和第一、第二和第三位线通信的至少一个控制电路。为了针对非易失性存储元件的集合进行多迭代编程操作的迭代，至少一个电路：(a)在第一时间段中，将第一位线的电势预充电到第一电平(Vddsa-ΔV)，同时将第二和第三位线的电势(Vss＝0V)固定；(b)在第一时间段之后的第二时间段的至少一部分中，将第二位线预充电到第二电平(Vbl_qpw)，同时将第一位线浮置，并且将第三位线的电势(Vss＝0V)固定；以及(c)在第二时间段之后的第三时间段中，将第一位线的电势驱动到高于第一电平(Vddsa-ΔV)的第三电平(Vddsa)，同时将第二和第三位线浮置，并且对第一串中的非易失性存储元件、第二串中的非易失性存储元件和第三串中的非易失性存储元件施加编程电压(Vpgm)。

在另一实施例中，一种操作非易失性存储系统的方法包括：(a)在形成在衬底上的非易失性存储元件的集合中，识别要在编程操作的迭代期间使编程禁止的第一非易失性存储元件串；(b)在非易失性存储元件的集合中，识别允许在编程操作的迭代期间以降低的速度编程的第二非易失性存储元件串；(c)在非易失性存储元件的集合中，识别允许在编程操作的迭代期间以全速度编程的第三非易失性存储元件串；(d)将衬底中的与第一非易失性存储元件串相关联的第一沟道预充电到第一电平，同时分别将衬底中的与第二和第三非易失性存储元件串相关联的第二和第三沟道的电势固定；(e)随后将第二沟道预充电到第二电平，同时将第一沟道浮置，并且将第三沟道的电势固定；以及(f)随后将第一沟道驱动到高于第一电平的第三电平，同时将第二和第三沟道浮置，同时对第一串中的非易失性存储元件、第二串中的非易失性存储元件和第三串中的非易失性存储元件施加编程电压。

提供对应的方法、系统以及用于执行此处提供的方法的计算机或处理器可读存储设备。

呈现了前述详细描述用于说明和描述的目的。不旨在穷尽或局限于所公开的确切形式。根据上面的教导，可以进行许多变形和变化。选择了所描述的实施例，以便最好地解释本技术的原理及其实际应用，由此使得本领域其它技术人员能够最好地利用各种实施例中的技术以及适合于预期的特定用途的各种变形。旨在由所附权利要求定义本技术的范围。

Claims (15)

1.一种操作非易失性存储系统的方法，包括：

针对非易失性存储元件(100、102、104、106)的集合进行多迭代编程操作的迭代，所述集合包括分别与第一、第二和第三位线(BL禁止、BL编程-部分速度、BL编程-全速度)通信的至少第一、第二和第三非易失性存储元件串(450)；

所述的进行迭代包括：

(a)在第一时间段(t1-t3)中，在固定所述第二和第三位线的电势(Vss)的情况下，将所述第一位线的电势预充电到第一电平(Vddsa-ΔV)；

(b)在所述第一时间段之后的第二时间段(t3-t5)的至少一部分(t4-t5)中，将所述第二位线预充电到第二电平(Vbl_qpw)，并且固定所述第三位线的电势(Vss)；以及

(c)在所述第二时间段之后的第三时间段(t5-t8)中，在将所述第二和第三位线浮置的情况下，将所述第一位线的电势驱动到高于所述第一电平(Vddsa-ΔV)的第三电平(Vddsa)，并且同时对所述第一串中的非易失性存储元件、所述第二串中的非易失性存储元件和所述第三串中的非易失性存储元件施加编程电压(Vpgm)。

2.根据权利要求1所述的方法，其中：

所述第一位线与所述第二位线邻近；以及

在所述第三时间段中，由于将所述第一位线驱动到所述第三电平，所述第二位线的电势通过电容性耦合(907)被耦合得更高。

3.根据权利要求1或2所述的方法，其中：

所述第一位线与所述第三位线邻近；以及

在所述第三时间段中，由于将所述第一位线驱动到所述第三电平，所述第三位线的电势通过电容性耦合(905)被耦合得更高。

4.根据前述权利要求中的任一项所述的方法，其中：

在所述第二时间段中，所述第一位线的电势浮置得更高，所述方法还包括：对所述第一位线放电，使得在所述第二时间段中其电势向所述第一电平衰落。

5.根据前述权利要求中的任一项所述的方法，其中：

在所述第三时间段中，所述第二位线的电势(Vbl_qpw+ΔV×CR2)低于所述第三电平(Vddsa)，并且所述第三位线的电势(ΔV×CR1)低于所述第二位线的电势。

6.根据权利要求1所述的方法，其中：

在所述第一和第二时间段中，将所述第三位线的电势固定在0V处。

7.根据权利要求1所述的方法，其中：

在所述第一和第二时间段中，将所述第三位线的电势固定在0V处，并且在所述第一时间段中，将所述第二位线的电势固定在0V处。

8.根据前述权利要求中的任一项所述的方法，其中：

在所述第二时间段的末尾(t4-t5)，以所述第一预充电电平(Vddsa-ΔV)驱动所述第一位线。

9.根据前述权利要求中的任一项所述的方法，其中：

在所述第三时间段中，所述第一位线的电势禁止对所述第一串中的非易失性存储元件的编程，所述第二位线的电势允许对所述第二串中的非易失性存储元件以降低的速度进行编程，并且所述第三位线的电势导致对所述第三串中的非易失性存储元件以全速度进行编程。

10.根据权利要求9所述的方法，其中：

所述的进行迭代还包括：在所述第三时间段之后的第四时间段中，通过针对数据状态的较高验证电平(VvaH、VvbH、VvcH)验证所述第二串中的非易失性存储元件，并且针对所述数据状态的较低验证电平(VvaL、VvbL、VvcL)验证所述第三串中的非易失性存储元件，来进行验证操作。

11.一种非易失性存储系统，包括：

衬底(144)上的非易失性存储元件的集合，所述集合包括至少第一、第二和第三非易失性存储元件(100、102、104、106)串(450)；

分别与所述第一、第二和第三串通信的第一、第二和第三位线(BL禁止、BL编程-部分速度、BL编程-全速度)；以及

与所述非易失性存储元件的集合和所述第一、第二和第三位线通信的至少一个电路(510、540、522)，为了针对所述非易失性存储元件的集合进行多迭代编程操作的迭代，所述至少一个电路：(a)在第一时间段(t1-t3)中，将所述第一位线的电势预充电到第一电平(Vddsa-ΔV)，同时固定所述第二和第三位线的电势(Vss)；(b)在所述第一时间段之后的第二时间段(t3-t5)的至少一部分(t4-t5)中，将所述第二位线预充电到第二电平(Vbl_qpw)，且同时固定所述第三位线的电势(Vss)；以及(c)在所述第二时间段之后的第三时间段(t5-t8)中，将所述第一位线的电势驱动到高于所述第一电平(Vddsa-ΔV)的第三电平(Vddsa)，且同时将所述第二和第三位线浮置，并且对所述第一串中的非易失性存储元件、所述第二串中的非易失性存储元件和所述第三串中的非易失性存储元件施加编程电压(Vpgm)。

12.根据权利要求11所述的非易失性存储系统，其中：

在所述第三时间段中，所述第一位线的电势禁止对所述第一串中的非易失性存储元件的编程，所述第二位线的电势允许对所述第二串中的非易失性存储元件以降低的速度进行编程，并且所述第三位线的电势导致对所述第三串中的非易失性存储元件以全速度进行编程。

13.根据权利要求11或12所述的非易失性存储系统，其中：

所述第一位线与所述第二位线邻近；以及

在所述第三时间段中，由于将所述第一位线驱动到所述第三电平，所述第二位线的电势通过电容性耦合(907)被耦合得更高。

14.根据权利要求11至13中的任一项所述的非易失性存储系统，其中：

所述第一位线与所述第三位线邻近；以及

在所述第三时间段中，由于将所述第一位线驱动到所述第三电平，所述第三位线的电势被电容性耦合(905)被耦合得更高。

15.根据权利要求11至14中的任一项所述的非易失性存储系统，其中：

所述第一、第二和第三非易失性存储元件串包括各个NAND串，所述至少一个电路经由公共字线(WL)对所述第一串中的非易失性存储元件、所述第二串中的非易失性存储元件和所述第三串中的非易失性存储元件施加编程电压。

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