KR20000011896A - 비휘발성반도체기억장치및그데이터기입방법 - Google Patents

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KR20000011896A
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이데이 노부유끼
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Abstract

본 발명은 8 레벨에 해당되는 비휘발성 반도체 기억 장치 및 이 장치에 데이터를 기입하는 방법을 제공하며, 본 발명에 의하면 기입 전에 모든 비트선을 전원 전압 레벨로 충전한 후, 래치 회로의 래치 데이터에 따라 전압의 공급원에 비트선을 접속하고, 병렬 기록 동작을 수행함으로써, 기입 시간을 단축하고 베리파이(verify) 독출 및 정상적인 독출 동작을 고속으로 수행할 수 있다.

Description

비휘발성 반도체 기억 장치 및 그 데이터 기입 방법 {NON-VOLATILE SEMICONDUCTOR MEMORY AND PROGRAMMING METHOD OF THE SAME}
본 발명은 메모리 셀에 최소한 3 레벨 이상의 데이터를 기록하는 다중 레벨형 비휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 관한 것이다.
플래시 메모리등의 비휘발성 반도체 기억 장치에 있어서는, 1개의 메모리 셀 트랜지스터에 "0", "1" 2개의 값을 취하는 데이터를 기록하는 2 레벨형 메모리 셀 구조가 통상이다.
또, 최근의 반도체 기억 장치의 대용량화의 요망에 따라, 1개의 메모리 셀 트랜지스터에 최소한 3 레벨 이상의 데이터를 기록하는, 이른바 다중 레벨형 비휘발성 반도체 기억 장치가 제안되어 있다(예를 들면, 「A Multi-Level 32Mb Flash Memory」1995 ISSCC p132∼ 참조).
도 1은 NAND형 플래시 메모리에 있어서, 1개의 트랜지스터에 2비트 4 레벨의데이터를 기록하는 경우의, 스레시홀드 전압 Vth 레벨과 데이터 내용과의 관계를 나타내는 도면이다.
도 1에서, 종축은 메모리 트랜지스터의 스레시홀드 전압 Vth를, 횡축은 메모리 트랜지스터의 분포 빈도를 각각 나타내고 있다.
또, 1개의 트랜지스터에 기록되는 데이터를 구성하는 2비트 데이터의 내용은 (IOn+1, IOn)으로 나타나고, (IOn+1, IOn) = (1, 1), (1, 0), (0, 1), (0, 0)의 4 상태가 존재한다. 즉, 데이터 "0", 데이터 "1", 데이터 "2", 데이터 "3"의 4 상태가 존재한다.
그리고, 다중 레벨 데이터를 페이지 단위(워드선 단위)로 기입하는 NAND형 플래시 메모리가 제안되어 있다(예를 들면, 문헌; 1996 IEEE International Solid-State Circuits Conference, ISSCC96/SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb Multi-Level NAND Flash Memory For Mass Storage Application, pp. 32-33 참조).
도 2는 상기 문헌에 개시된 페이지 단위로 기입하는 NAND형 플래시 메모리의 요부 구성을 나타낸 회로도이다.
도 2에서, (1)은 메모리 셀 어레이, (2)는 기입/독출 제어 회로, BL2, BL1은 비트선을 각각 나타내고 있다.
메로리 셀 어레이(1)는 각각 메모리 셀이 공통의 워드선 WL0∼WL15에 접속된 메모리 스트링(memory string) A0, A1에 의해 구성되어 있다. 그리고, 메모리 스트링 A0은 비트선 BL1에 접속되고, 메모리 스트링 A1은 비트선 BL2에 접속되어 있다.
메모리 스트링 A0은 플로팅 게이트(floating gate)를 가지는 비휘발성 반도체 기억 장치로 이루어지는 메모리 셀 트랜지스터 MT0A∼MT15A가 직렬로 접속된 NAND 스트링을 가지고 있으며, 이 NAND 스트링의 메모리 셀 트랜지스터 MT0A의 드레인은 선택 게이트 SG1A를 통해 비트선 BL1에 접속되고, 메모리 셀 트랜지스터 MT15A의 소스는 선택 게이트 SG2A를 통해 기준 전위선 VGL에 접속되어 있다.
메모리 스트링 A1은 플로팅 게이트를 가지는 비휘발성 반도체 기억 장치로 이루어지는 메모리 셀 트랜지스터 MT0B∼MT15B가 직렬로 접속된 NAND 스트링을 가지고 있으며, 이 NAND 스트링의 메모리 셀 트랜지스터 MT0B의 드레인이 선택 게이트 SG1B를 통해 비트선 BL2에 접속되고, 메모리 셀 트랜지스터 MT15B의 소소가 선택 게이트 SG2B를 통해 기준 전위선 VGL에 접속되어 있다.
그리고, 선택 게이트 SG1A, SG1B의 게이트가 선택 신호 공급 라인 SSL에 공통으로 접속되고, 선택 게이트 SG2A, SG2B의 게이트가 선택 신호 공급 라인 GSL에 공통으로 접속되어 있다.
기입/독출 제어 회로(2)는 n채널 MOS(NMOS) 트랜지스터 NT1∼NT17, p채널 MOS(PMOS) 트랜지스터 PT1 및 인버터의 입력과 출력을 결합하는 래치 회로 Q1, Q2에 의해 구성되어 있다.
NMOS 트랜지스터 NT1은 전원 전압 VCC의 공급 라인과 비트선 BL1과의 사이에 접속되고, 게이트는 금지 신호 IHB1의 공급 라인에 접속되어 있다. NMOS 트랜지스터 NT2는 전원 전압 VCC의 공급 라인과 비트선 BL2와의 사이에 접속되고, 게이트는 금지 신호 IHB2의 공급 라인에 접속되어 있다.
NMOS 트랜지스터 NT3 및 NMOS 트랜지스터 NT1의 접속점과 메모리 스트링 A0 및 비트선 BL1의 접속점과의 사이에는 디플리션(depletion)형 NMOS 트랜지스터 NT18가 접속되고, NMOS 트랜지스터 NT4 및 NMOS 트랜지스터 NT2의 접속점과 메모리 스트링 A1 및 비트선 BL2의 접속점과의 사이에는 디플리션형의 NMOS 트랜지스터 NT19가 접속되어 있다. 그리고, NMOS 트랜지스터 NT18, 19의 게이트는 디커플(decouple) 신호 공급 라인 DCPL에 접속되어 있다.
디플리션형 NMOS 트랜지스터 NT18 및 NMOS 트랜지스터 NT1의 접속점과 버스 라인 IOi와의 사이에 NMOS 트랜지스터 NT3, NT5, NT16이 직렬로 접속되고, 디플리션형 NMOS 트랜지스터 NT19 및 NMOS 트랜지스터 NT2의 접속점과 버스 라인 IOi+1과의 사이에 NMOS 트랜지스터 NT4, NT7, NT17이 직렬로 접속되어 있다.
또, NMOS 트랜지스터 NT3과 NT5의 접속점, NMOS 트랜지스터 NT4와 NT7의 접속점이 NMOS 트랜지스터 NT6을 통해 접지되며, PMOS 트랜지스터 PT1의 드레인 및 NMOS 트랜지스터 NT8, NT13의 게이트에 접속되어 있다. 그리고, NMOS 트랜지스터 NT6의 게이트가 리셋 신호 RST의 공급 라인에 접속되고, PMOS 트랜지스터 PT1의 소스가 전원 전압 VCC의 공급 라인에 접속되고, PMOS 트랜지스터 PT1의 게이트 신호는 Vref의 공급 라인에 접속되어 있다.
래치 회로 Q1의 제1 메모리 노드 N1a는 NMOS 트랜지스터 NT5와 NT16과의 접속점에 접속되고, 제2 메모리 노드 N1b가 직렬로 접속된 NMOS 트랜지스터 NT8∼NT10을 통해 접지되어 있다.
래치 회로 Q2의 제1 메모리 노드 N2a는 NMOS 트랜지스터 NT7과 NT17과의 접속점에 접속되고, 제2 메모리 노드 N2b는 NMOS 트랜지스터 NT13∼NT15를 통해 접지되어 있다.
또, NMOS 트랜지스터 NT8과 NT9의 접속점은 직렬로 접속된 NMOS 트랜지스터 NT11, NT12를 통해 접지되어 있다.
NMOS 트랜지스터 NT9의 게이트는 래치 회로 Q2의 제1 메모리 노드 N2a에 접속되고, NMOS 트랜지스터 NT10의 게이트는 제어 신호 øLAT2의 공급 라인에 접속되고, NMOS 트랜지스터 NT11의 게이트가 제2 메모리 노드 N2b에 접속되고, NMOS 트랜지스터 NT12의 게이트가 제어 신호 øLAT1의 공급 라인에 접속되고, NMOS 트랜지스터 NT14, NT15의 게이트가 제어 신호 øLAT3의 공급 라인에 접속되어 있다.
그리고, 컬럼 게이트(column gate)로서의 NMOS 트랜지스터 NT16의 게이트가 신호 Yi의 공급 라인에 접속되고, NMOS 트랜지스터 NT17의 게이트가 신호 Yi+1의 공급 라인에 접속되어 있다.
또, 도 3 (A)는 독출 시의 타이밍 차트를 나타내고, 도 3 (B)는 기입(프로그래밍) 시의 타이밍 차트를 나타내고 있다.
도 3 (B)로부터 알 수 있는 바와 같이, 4 레벨의 값은 3 스텝에서 기록되고, 본래는 각 스텝에서 페이지 단위로 기입 동작이 수행되는 모든 셀에 충분히 기입되었다고 판단되면 이 스텝에서 다음의 스텝으로 이행한다.
독출 동작에 대하여 설명한다.
먼저, 리셋 신호 RST와 신호 PGM 1, 2가 하이 레벨로 설정된다. 이에 따라, 래치 회로 Q1, Q2의 제1 메모리 노드 N1a, N2a가 접지 레벨로 끌어들여진다. 그 결과, 래치 회로 Q1, Q2가 클리어된다.
다음에, 워드선 전압을 2.4V로 하여 독출이 행해진다. 스레시홀드 전압 Vth가 워드선 전압(2.4V)보다 높으면 셀 전류가 흐르지 않음에 따라 비트선 전압이 프리차지(precharge) 전압을 유지하며, 하이(high) 레벨이 감지된다. 한편, 스레시홀드 전압 Vth가 워드선 전압(2.4V)보다 낮으면 셀 전류가 흐름에 따라 비트선 전압이 강하하여 로 레벨이 센스된다.
다음에, 워드선 전압 1.2V에서 독출이 행해지고, 최후로 워드선 전압 0V에서 독출이 행해진다.
구체적으로는 셀 데이터가 "0"인 경우, 모든 워드선에서 전류가 흐르지 않으므로, (1, 1)이 버스 IOi+1, IOi로 출력된다. 먼저, 워드선 전압을 2.4V로 하여 독출할 때, 제어 신호 øLAT1이 하이 레벨로 설정된다. 이 때, 셀 전류가 흐르지 않음에 따라 비트선이 하이 레벨로 유지되므로 NMOS 트랜지스터 NT8은 도통 상태로 유지되고, 래치 회로 Q2가 클리어됨에 따라 래치 회로 Q2의 제2 메모리 노드 N2b가 하이 레벨로 유지되므로 NMOS 트랜지스터 NT11은 도통 상태로 유지된다. 따라서, NMOS 트랜지스터 NT8, NT11, NT12가 도통 상태로 유지되고, 래치 회로 Q1의 제2 메모리 노드 N1b는 접지 레벨로 끌어 들여지고, 래치 회로 Q1의 제1 메모리 노드 N1a는 하이 레벨로 천이(遷移)한다. 다음에 워드선 전압을 1.2V로 하여 독출할 때, 제어 신호 øLAT3을 하이 레벨로 설정한다. 이 때, 셀 전류가 흐르지 않음에 따라 비트선이 하이 레벨로 유지되므로 NMOS 트랜지스터 NT13은 도통 상태로 유지되고, 래치 회로 Q2의 제2 메모리 노드 N2b가 접지 레벨로 끌어 들여지고, 래치 회로 Q2의 제1 메모리 노드 N2a는 하이 레벨로 천이한다. 최후로 워드선 전압을 0V로 하여 독출할 때, 제어 신호 øLAT1이 하이 레벨로 설정된다. 이 때, 셀 전류가 흐르지 않음에 따라 비트선이 하이 레벨로 유지되므로 NMOS 트랜지스터 NT8은 도통 상태로 유지되지만, 래치 회로 Q2의 제2 메모리 노드 N2b가 로 레벨이므로 NMOS 트랜지스터 NT11이 비도통 상태로 되고, 래치 회로 Q1의 제1 노드 N1a는 하이 레벨을 유지한다.
셀 데이터가 "1"인 경우, 워드선 전압 VWL 00의 경우에만 전류가 흐르고, (1, 0)이버스 IOi+1, IOi로 출력된다. 먼저, 워드선 전압을 2.4V로 하여 독출할 때, 제어 신호 øLAT1이 하이 레벨로 설정된다. 이 때, 셀 전류가 흐름에 따라 비트선이 로 레벨이 되므로 NMOS 트랜지스터 NT8은 비도통 상태로 유지되고, 래치 회로 Q1의 제1 메모리 노드 N1a는 로 레벨로 유지된다. 다음에, 워드선 전압을 1.2V로 하여 독출할 때, 제어 신호 øLAT3을 하이 레벨로 설정한다. 이 때, 셀 전류가 흐르지 않음에 따라 비트선이 하이 레벨로 유지되므로 NMOS 트랜지스터 NT13은 도통 상태로 유지되고, 래치 회로 Q2의 제2 메모리 노드 N2b가 접지 레벨로 끌어 들여지고, 래치 회로 Q2의 제1 메모리 노드 N2a는 하이 레벨로 천이한다. 최후로 워드선 전압을 0V로 하여 독출할 때, 제어 신호 øLAT1이 하이 레벨로 설정된다. 이 때, 셀 전류가 흐르지 않음에 따라 비트선이 하이 레벨로 유지되므로 NMOS 트랜지스터 NT8은 도통 상태로 유지되지만, 래치 회로 Q2의 제2 메모리 노드 N2b가 로 레벨이므로 NMOS 트랜지스터 NT11이 비도통 상태로 되고, 래치 회로 Q1의 제1 노드 N1a는 로 레벨을 유지한다.
셀 데이터가 "10", "11"인 경우에도 동일하게 하여 각각 IOi+1, IOi에는 (0, 1), (0, 0)이 독출된다.
다음에, 기입 동작에 대하여 설명한다.
도 2의 회로에 있어서는, 먼저 래치 회로 Q1에 저장되어 있는 데이터에 의해 기입이 행해지고, 다음에 래치 회로 Q2, 최후로 다시 래치 회로 Q1에 저장되어 있는 데이터에 의해 기입이 행해진다.
여기에서 기입 데이터가 (Q2, Q1) = (1, 0)의 경우에는 충분하게 기입되면 래치 회로 Q1은 "0"을 "1"로 반전하지만, (Q2, Q1) = (0, 0)의 경우에는 래치 회로 Q1은 3 스텝에서 기입 데이터로서 사용될 필요가 있으므로 제1 스텝에서 충분히 기입되었더라도 "0"을 "1"로 반전하지 않는다(될 수 없다).
각 스텝에서의 기입 종료 판정은 주목하는 측의 래치 데이터(Q2 또는 Q1)가 모두 "1"이 된 스텝에서 그 스텝의 기입 종료로 판정한다.
제1 스텝에서 래치 회로 Q1의 반전이 일어나지 않으므로 기입 데이터 (Q2, Q1) = (0, 0)의 셀에서는 와이어드OR(wired-OR)에 의한 종료 판정이 행해지지 않는다.
그런데, 전술한 회로에서는 도 4에 나타낸 바와 같이, 먼저 래치 회로 Q1의 데이터에 따라 기입 데이터가 "10", "0"인 셀 기입(스텝 1)을 행한 후, 래치 회로 Q2의 데이터에 따라 기입 데이터가 "1", "0"인 셀 기입(스텝 2)을 행하고, 최후로 기입 데이터가 "0"인 셀 기입(스텝 3)을 행한다.
즉, 전술한 종래 회로에서는 기입 데이터가 "10" 및 "1"의 기입은 스텝 1 및 스텝 2에서만 이루어지고 있으므로, "10", "1"의 기입 시간은 그대로 스텝 1 및 스텝 2의 기입 시간에 상당한다. 그리고, 기입 데이터가 "0"인 셀은 스텝 1∼스텝 3 모두의 스텝에서 행해지고 있지만, 스텝 2와 스텝 3의 사이에서 과잉 기입에 대비하여 ISPP 전압을 내린 다음 스텝 3의 기입을 행하고 있다.
그러므로, 기입 데이터가 "0"인 셀의 기입 시간은 스텝 3의 기입 시간과 거의 동일하다고 추정된다. 이에 따라 기입은 직렬로 행해지고, 이것이 4 레벨의 데이터의 기입 시간이 길어지는 한 요인이 되고 있다.
그리고, 도 4에서 알 수 있는 바와 같이, 데이터 "10"과 "1"의 기입 시간의 합과 데이터 "0"의 기입 시간은 거의 동일하다.
또, 기입은 셀프 부스트를 사용하여 행하고 있지만, 비트선에 충전하는 기입 금지 전압은 신호 PGM1, PGM2가 공급되는 NMOS 트랜지스터에 의해 스레시홀드 전압 Vth가 떨어져 Vcc-Vth (B)(Vth (B): 백 바이어스(back bias) 효과의 영향을 받은 스레시홀드 전압 Vth)로 되어 있다.
이 상태에서 셀프 부스트를 가능하게 하기 위해서는, 메모리 셀 드레인측의 선택 게이트를 높게 설정할 필요가 있으며, 이는 독출 동작의 고속화를 실현하는 경우에는 방해가 된다.
또한, 기입 전의 비트선 충전을 래치에서 행하고 있지만, 래치로부터 보면 비트선은 전압 0V의 거대한 캐퍼시터이고, 래치 데이터가 "1"인 경우 비트선과 접촉한 순간에 래치 데이터가 반전해 버릴 가능성이 있다.
이를 회피하기 위해 기입 데이터에 따라 비트선을 충전할 때에, NMOS 트랜지스터 NT5, NT7의 게이트 전압을 대략 2 V 낮게 설정하여 충전하고 있다. 그러므로, 충전 전류가 작아져, 비트선 충전에 긴 시간이 걸린다.
그리고, 베리파이(verify) 독출에 시간이 걸리고 있었다.
이상의 문제는 다중 레벨을 더욱 높게, 예를 들면 도 5에 나타낸 바와 같이, 스레시홀드 전압의 분포가 분포 0∼분포 7의 8개로 구분되는 8 레벨의 경우에는 더욱 심각하게 된다.
최근의 고집적화에 대응하기 위해, 다중 레벨을 더욱 높게 하는 것이 고려되고 있으므로, 8 레벨 등이라도 기입 및 베리파이의 고속화를 실현할 필요가 있다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 그 목적은 기입 및 베리파이 독출 시간을 단축할 수 있는 비휘발성 반도체 기억 장치 및 그 데이터 기입 방법을 제공하는 것에 있다.
도 1은 NAND형 플래시 메모리(flash memory)에 있어서, 1개의 메모리 트랜지스터에 2비트 4 레벨의 데이터를 기록하는 경우의, 스레시홀드 전압 Vth 레벨과 데이터 내용과의 관계를 나타낸 도면.
도 2는 종래의 4 레벨 NAND형 플래시 메모리의 요부 구성(core structure)을 나타낸 회로도.
도 3은 도 2의 회로의 동작을 설명하기 위한 타이밍 차트.
도 4는 종래 기술의 문제점을 설명하기 위한 도면.
도 5는 NAND형 플래시 메모리에 있어서, 1개의 메모리 트랜지스터에 3비트 8 레벨의 데이터를 기록하는 경우의, 스레시홀드 전압 Vth 레벨과 데이터 내용과의 관계를 나타낸 도면.
도6은 본 발명에 관한 비휘발성 반도체 기억 장치의 제1 실시 형태를 나타낸 회로도.
도 7은 도 6의 회로의 기입 시퀀스(sequence)를 설명하기 위한 도면.
도 8은 도 6의 회로의 기입 동작을 설명하기 위한 타이밍 차트.
도 9는 도 6의 베리파이 독출 동작을 설명하기 위한 타이밍 차트.
도 10는 도 6의 회로의 독출 동작을 설명하기 위한 타이밍 차트.
상기 목적을 달성하기 위해, 본 발명은 워드선 및 비트선에 인가된 전압에 따라 전하 축적부에 축적된 전하량이 변화되고, 그 변화에 따라 스레시홀드 전압이 변화되고, 스레시홀드 전압에 따른 값의 데이터를 기억하는 메모리 셀을 가지며, 3비트의 8 레벨 데이터를 페이지 단위로 메모리 셀에 기입하는 비휘발성 반도체 기억 장치로서, 기입 전에 모든 비트선을 소정 전압으로 프리차지하는 프리차지 수단과, 기입 데이터가 래치되는 래치 회로를 가지고, 어드레스에 따라 선택된 비트선을 래치 데이터에 따른 전압으로 설정하고, 기입을 병렬로 행하는 기입 제어 회로를 가진다.
또, 본 발명은 워드선 및 비트선에 인가된 전압에 따라 전하 축적부에 축적된 전하량이 변화되고, 그 변화에 따라 스레시홀드 전압이 변화되고, 스레시홀드 전압에 따른 값의 데이터를 저장하는 복수의 메모리 셀로 구성되고, 그 일단 및 타단이 게이트 전압에 따라 도통 상태가 제어되는 선택 트랜지스터를 통해 비트선 및 소스선에 접속되는 메모리 스트링이 매트릭스형으로 배치되고, 동일 행의 메모리 셀의 제어 게이트가 공통의 워드선에 접속되고, 셀프 부스트를 사용하여 3비트 8 레벨의 데이터를 페이지 단위로 메모리 셀에 기입하는 비휘발성 반도체 기억 장치로서, 기입 전에 모든 비트선을 소정 전압으로 프리차지하는 프리차지 수단과, 기입 데이터가 래치되는 래치 회로를 가지고, 어드레스에 따라 선택된 비트선을 래치 데이터에 따른 전압으로 설정하고, 기입을 병렬로 행하는 기입 제어 회로를 가진다.
또, 본 발명의 상기 기입 제어 회로에는 비트선 쌍마다 대응하는 3비트분의 상기 래치 회로가 배설되어 있다.
또, 본 발명에서 상기 래치 회로는 래치 데이터 레벨을 유지하는 제1 메모리 노드(node)와 그 반전 레벨을 유지하는 제2 메모리 노드를 가지며, 상기 래치 회로의 제1 메모리 노드 및 제2 메모리 노드의 레벨이 소정 레벨일 때 상기 선택 비트선을 비트선용 설정 전압의 전원에 접속하는 수단을 가진다.
또, 본 발명에서는 워드선 전압을 높은 레벨로부터 낮은 레벨로 연속적으로 내림으로써 상기 기입 동작 시에 각 기입 비트마다 충분히 기입되었는지 여부를 판정하는 베리파이 독출 회로를 가진다.
또, 본 발명은 워드선 및 비트선에 인가된 전압에 따라 전하 축적부에 축적된 전하량이 변화되고, 그 변화에 따라 스레시홀드 전압이 변화되고, 스레시홀드 전압에 따른 값의 데이터를 기억하는 메모리 셀을 가지며, 3비트의 8 레벨 데이터를 페이지 단위로 메모리 셀에 기입하는 비휘발성 반도체 기억 장치로서, 기입 전에 모든 비트선을 소정 전압으로 프리차지하고, 기입 시에 어드레스에 따라 선택된 비트선을 래치 데이터에 따른 전압으로 설정하고, 기입을 병렬로 행한다.
본 발명에 의하면, 3비트의 8 레벨 데이터를 페이지 단위로 메모리 셀에 기입하는 비휘발성 반도체 기억 장치에 있어서, 기입 전에 모든 비트선이 소정의 전압, 예를 들면 전원 전압에 프리차지된 후, 어드레스에 따라 선택된 비트선이 래치 데이터에 따른 전압으로 설정되어 기입이 병렬로 행해진다.
도 6은 본 발명에 관한 비휘발성 반도체 기억 장치의 한 실시 형태를 나타낸 회로도이다. 이 비휘발성 반도체 기억 장치(10)는 8 레벨의 다중 레벨의 메모리를 처리할 수 있으며, 메모리 어레이(11) 및 기입/베리파이/독출 제어 회로(20)에 의해 구성되어 있다.
메모리 어레이(11)는 도 6에 나타낸 바와 같이, 각각 메모리 셀이 공통의 워드선 WL0∼WL15에 접속된 메모리 스트링 A0, A1에 의해 구성되어 있다. 그리고, 메모리 스트링 A0은 비트선 BL0에 접속되고, 메모리 스트링 A1은 비트선 BL1에 접속되어 있다.
메모리 스트링 A0은 플로팅 게이트를 가지는 비휘발성 반도체 기억 장치로 이루어지는 메모리 셀 트랜지스터 MT0A∼MT15A가 직렬로 접속된 NAND 스트링으로 이루어지며, 이 NAND 스트링의 메모리 셀 트랜지스터 MT0A의 드레인은 선택 게이트 SG1A를 통해 비트선 BL0에 접속되고, 메모리 셀 트랜지스터 MT15A의 소스는 선택 게이트 SG2A를 통해 기준 전위선 VGL에 접속되어 있다.
메모리 스트링 A1은 플로팅 게이트를 가지는 비휘발성 반도체 기억 장치로 이루어지는 메모리 셀 트랜지스터 MT0B∼MT15B가 직렬로 접속된 NAND 스트링으로 이루어지며, 이 NAND 스트링의 메모리 셀 트랜지스터 MT0B의 드레인은 선택 게이트 SG1B를 통해 비트선 BL1에 접속되고, 메모리 셀 트랜지스터 MT15B의 소스는 선택 게이트 SG2B를 통해 기준 전위선 VGL에 접속되어 있다.
그리고, 선택 게이트 SG1A, SG1B의 게이트는 선택 신호 공급 라인 SSL에 공통으로 접속되고, 선택 게이트 SG2A, SG2B의 게이트는 선택 신호 공급 라인 GSL에 공통으로 접속되어 있다.
기입/베리파이/독출 제어 회로(20)는 NMOS 트랜지스터 NT21∼NT68, PMOS 트랜지스터 PT21 및 인버터의 입력과 출력을 결합하는 래치 회로 Q21, Q22, Q23에의해 구성되어 있다.
그리고, NMOS 트랜지스터 NT25∼NT38 및 래치 회로 Q21, Q22, Q23에 의해 기입 시의 비트선 전압 발생 회로(21)가 구성되고, NMOS 트랜지스터 NT39∼NT65에 의해 독출/베리파이 제어 회로(22)가 구성되어 있다.
노드 SA21과 비트선 BL0과의 사이에, 고내압(high withstand voltage)의 NMOS 트랜지스터 NT21 및 NT23이 직렬로 접속되고, 노드 SA21과 비트선 BL1과의 사이에, 고내압의 NMOS 트랜지스터 NT22 및 NT24가 직렬로 접속되어 있다.
그리고, NMOS 트랜지스터 NT23의 게이트 전극에 어드레스 디코드 신호 Ai가 공급되고, NMOS 트랜지스터 NT24의 게이트 전극에 신호/Ai(/는 반전을 나타냄)가 공급된다. 또, NMOS 트랜지스터 NT21, NT22의 게이트 전극에 신호 TRN이 공급된다.
노드 SA21과 접지 라인 GND와의 사이에 NMOS 트랜지스터 NT25가 접속되고, 노드 SA21과 전원 전압 VCC의 공급 라인과의 사이에 PMOS 트랜지스터 PT21이 접속되어 있다.
NMOS 트랜지스터 NT25의 게이트 전극에 신호 DIS가 공급되고, PMOS 트랜지스터 PT21의 게이트 전극에 신호 Vref가 공급된다.
또, 노드 SA21과 접지 라인과의 사이에 NMOS 트랜지스터 NT26, NT27, NT28이 직렬로 접속되어 있다. 또, NMOS 트랜지스터 NT26과 NT27과의 접속점(노드 SA22)과 기입 시의 비트선 전압 VB1의 공급 라인과의 사이에 NMOS 트랜지스터 NT29, NT30이 직렬로 접속되어 있다. 또, 노드 SA22와 기입 시의 비트선 전압 VB2의 공급 라인과의 사이에 NMOS 트랜지스터 NT31, NT32가 직렬로 접속되어 있다. 또한, 노드 SA22와 기입 시의 비트선 전압 VB3의 공급 라인과의 사이에 NMOS 트랜지스터 NT33, NT34, NT35가 직렬로 접속되어 있다.
그리고, NMOS 트랜지스터 NT26의 게이트 전극에 신호 PGM이 공급되고, NMOS 트랜지스터 NT27, NT32의 게이트 전극이 래치 회로 Q22의 제2 메모리 노드 N22b에 접속되고, NMOS 트랜지스터 NT28, NT30의 게이트 전극이 래치 회로 Q23의 제2 메모리 노드 N23b에 접속되고, NMOS 트랜지스터 NT29, NT34의 게이트 전극이 래치 회로 Q22의 제1 메모리 노드 N22a에 접속되고, NMOS 트랜지스터 NT31, NT33의 게이트 전극이 래치 회로 Q23의 제1 메모리 노드 N23a에 접속되고, NMOS 트랜지스터 NT35의 게이트 전극이 래치 회로 Q21의 제2 메모리 노드 N21b에 접속되어 있다.
또, 래치 회로 Q23의 제1 메모리 노드 N23a와 접지 라인과의 사이에 NMOS 트랜지스터 NT36이 접속되고, 래치 회로 Q22의 제1 메모리 노드 N22a와 접지 라인과의 사이에 NMOS 트랜지스터 NT37이 접속되고, 래치 회로 Q21의 제1 메모리 노드 N21a와 접지 라인과의 사이에 NMOS 트랜지스터 NT38이 접속되어 있다.
그리고, NMOS 트랜지스터 NT36, NT37, NT38의 게이트 전극이 리셋 신호 RST의 공급 라인에 접속되어 있다.
래치 회로 Q23의 제2 메모리 노드 N23b에 NMOS 트랜지스터 NT39의 드레인이 접속되고, 래치 회로 Q22의 제2 메모리 노드 N22b에 NMOS 트랜지스터 NT40의 드레인이 접속되고, 래치 회로 Q21의 제2 메모리 노드 N21b에 NMOS 트랜지스터 NT41의 드레인이 접속되어 있다.
NMOS 트랜지스터 NT39의 소스와 접지 라인과의 사이에 NMOS 트랜지스터 NT42가 접속되어 있는 동시에, 이와 병렬로 NMOS 트랜지스터 NT43, NT44, NT45가 직렬로 접속되어 있다.
NMOS 트랜지스터 NT40의 소스에 NMOS 트랜지스터 NT46 및 NT51이 병렬로 접속되어 있다. NMOS 트랜지스터 NT46의 소스와 접지 라인과의 사이에 NMOS 트랜지스터 NT47, NT48이 직렬로 접속되어 있는 동시에, 이와 병렬로 NMOS 트랜지스터 NT49, NT50이 직렬로 접속되어 있다. NMOS 트랜지스터 NT51의 소스와 접지 라인과의 사이에 NMOS 트랜지스터 NT52, NT53이 직렬로 접속되어 있는 동시에, 이와 병렬로 NMOS 트랜지스터 NT54, NT55가 직렬로 접속되어 있다.
NMOS 트랜지스터 NT41의 소스에 NMOS 트랜지스터 NT56 및 NT61이 병렬로 접속되어 있다. NMOS 트랜지스터 NT56의 소스와 접지 라인과의 사이에 NMOS 트랜지스터 NT57, NT58이 직렬로 접속되어 있는 동시에, 이와 병렬로 NMOS 트랜지스터 NT59, NT60이 직렬로 접속되어 있다. NMOS 트랜지스터 NT61과 접지 라인과의 사이에 NMOS 트랜지스터 NT62, NT63이 직렬로 접속되어 있는 동시에, 이와 병렬로 NMOS 트랜지스터 NT64, NT65가 직렬로 접속되어 있다.
NMOS 트랜지스터 NT39, NT40, NT41의 게이트 전극이 노드 SA21에 접속되어 있다. NMOS 트랜지스터 NT43의 게이트 전극이 래치 회로 Q22의 제1 메모리 노드 N22a에 접속되고, NMOS 트랜지스터 NT44, NT49, NT54의 게이트 전극이 래치 회로 Q21의 제1 메모리 노드 N21a에 접속되어 있다. NMOS 트랜지스터 NT46, NT56의 게이트 전극이 래치 회로 Q23의 제1 메모리 노드 N23a에 접속되고, NMOS 트랜지스터 NT51, NT61의 게이트 전극이 래치 회로 Q23의 제2 메모리 노드 N23b에 접속되어 있다. NMOS 트랜지스터 NT47, NT52의 게이트 전극이 래치 회로 Q21의 제2 메모리 노드 N21b에 접속되고, NMOS 트랜지스터 NT57, NT62의 게이트 전극이 래치 회로 Q22의 제1 메모리 노드 N22a에 접속되고, NMOS 트랜지스터 NT59, NT64의 게이트 전극이 래치 회로 Q22의 제2 메모리 노드 N22b에 접속되어 있다.
그리고, NMOS 트랜지스터 NT42의 게이트 전극이 신호 øLAT0의 공급 라인에 접속되고, NMOS 트랜지스터 NT45의 게이트 전극이 신호 øLAT1의 공급 라인에 접속되고, NMOS 트랜지스터 NT48의 게이트 전극이 신호 øLAT2의 공급 라인에 접속되고, NMOS 트랜지스터 NT50의 게이트 전극이 신호 øLAT3의 공급 라인에 접속되고, NMOS 트랜지스터 NT53의 게이트 전극이 신호 øLAT4의 공급 라인에 접속되고, NMOS 트랜지스터 NT55의 게이트 전극이 신호 øLAT5의 공급 라인에 접속되고, NMOS 트랜지스터 NT58의 게이트 전극이 신호 øLAT6의 공급 라인에 접속되고, NMOS 트랜지스터 NT60의 게이트 전극이 신호 øLAT7의 공급 라인에 접속되고, NMOS 트랜지스터 NT63의 게이트 전극이 신호 øLAT8의 공급 라인에 접속되고, NMOS 트랜지스터 NT65의 게이트 전극이 신호 øLAT9의 공급 라인에 접속되어 있다.
래치 회로 Q23의 제1 메모리 노드 N23a와 버스 라인 IO0과의 사이에 NMOS 트랜지스터 NT66이 접속되고, 래치 회로 Q22의 제1 메모리 노드 N22a와 버스라인 IO1과의 사이에 NMOS 트랜지스터 NT67이 접속되고, 래치 회로 Q21의 제1 메모리 노드 N21a와 버스 라인 IO2와의 사이에 NMOS 트랜지스터 NT68이 접속되어 있다.
또, 컬럼(column) 게이트로서의 NMOS 트랜지스터 NT66, NT67, NT68의 게이트 전극이 신호 YO-0의 공급 라인에 접속되어 있다.
다음에, 상기 구성에 의한 기입, 베리파이 독출 및 독출 동작에 대하여 도면과 관련시켜 순서에 따라 설명한다.
기입 동작에 대하여, 도 7 및 도 8의 타이밍 차트와 관련시켜 설명한다.
먼저, 기입 시에 설정해야 할 비트선 전압에 대하여, 도 7과 관련시켜 설명한다.
8 레벨의 기입을 고속으로 행하기 위해, 모든 테이터를 동시에 기입하는 것이 유효하다. 이 때, 비트선 전압을 기입 데이터에 따라, 예를 들면 도 7 (A)에 나타낸 바와 같이, 분포 0∼분포 7의 각각에 대응하여 [분포 0:8.0V], [분포 1:3.6V], [분포 2:3.0V], [분포 3:2.4V], [분포 4:1.8V], [분포 5:1.2V], [분포 6:0.6V], [분포 7:0.0V]에 설정하면, 스레시홀드 전압 Vth의 시프트량이 큰 셀만큼 높은 전계가 걸려, 결과적으로 모든 레벨에서 거의 동시에 기입이 종료된다.
그러나, 실제로는 이른바 셀프 부스트 또는 로컬 셀프 부스트와의 균형에 의해, 비트선 BL0, BL1을 통해 채널에 인가할 수 있는 전압은 메모리 스트링 A0, A1의 비트선 BL0, BL1측의 선택 게이트 SG1A, SG1B의 스레시홀드 전압 VthDSG에 의존하고, 기입 시의 선택 게이트 SG1A, SG1B의 게이트 전극에 인가하는 전압을 전원 전압 VCC로 하면 비트선에 인가할 수 있는 전압의 상한은 (VCC-VthDSG)로부터 마진을 가지는 전압, 예를 들면 1.5V로 된다.
또, 8 레벨의 래치는 비트선 수개분의 피치에 수납할 필요가 있어, 회로 규모 및 레이아웃(layout) 면적 삭감의 관점에서, 도 7 (B)에 나타낸 바와 같이, [분포 0:VCC], [분포 1:VB3], [분포 2, 3:VB2], [분포 4, 5:VB1], [분포 6, 7:GND]와 같은 복수의 데이터로 하나의 비트선 전압을 설정하는 것이 바람직하다.
따라서, 실제의 기입 시에는 기입 데이터에 따라, 예를 들면 도 7 (C)에 나타낸 바와 같이, [분포 0:VCC], [분포 1:1.5V], [분포 2, 3:1.5V], [분포 4, 5:1.2V], [분포 6, 7:0.0V]와 같은 전압을 인가한다.
다음에, 구체적인 기입 동작을 설명한다.
스탠드바이(stand-by) 시에는, 신호 PGM이 로 레벨(접지 레벨)로 설정되어 NMOS 트랜지스터 NT26이 비도통 상태로 유지되고, 비트선 BL0, BL1이 래치 회로 Q21∼Q23으로부터 분리되어 있다.
그리고, 신호 DIS가 하이 레벨(VCC레벨)에 설정되고, 신호 TRN, Ai/Ai가 (VCC-Vth)로 설정된다. 이에 따라, NMOS 트랜지스터 NT25, NMOS 트랜지스터 NT21∼NT24가 도통 상태로 유지되고, 비트선 BL0, BL1이 접지 레벨로 설정되어 있다.
이 상태에서 기입이 기동(起動)된 경우, 신호 YO-0이 하이 레벨로 설정되어 NMOS 트랜지스터 NT66∼NT68이 도통 상태로 유지되고, 기입 데이터가 래치 회로 Q21∼Q23로 페치(fetch)되어 저장된다.
그 후, 신호 DIS가 로 레벨로 변환되어, 비트선 BL0, BL1이 접지 라인으로부터 분리된다. 그리고, 신호 Vref가 로 레벨, 신호 TRN, Ai, /Ai가 5V 정도로 설정되어, PMOS 트랜지스터 PT21이 도통 상태로 유지된다. 이에 따라, 모든 비트선이 전원 전압 VCC에 의해 충전된다.
이 때, 래치 데이터에 영향이 없도록 신호 PGM, 독출/베리파이를 제어하기 위한 신호 øLAT0∼øLAT9가 접지 레벨(로 레벨)로 설정되고, NMOS 트랜지스터 NT42, NT45, NT48, NT50, NT53, NT55, NT58, NT60, NT63, NT65가 비도통 상태로 유지된다.
또, 메모리 셀의 드레인측 선택 게이트 SG1A, SG1B의 게이트 전극에 접속된 선택 신호 공급 라인 SSL이 전원 전압 VCC레벨로 설정된다.
그 후, 어드레스 디코드 신호 Ai에 의해 선택되지 않은 측의 접속용 NMOS 트랜지스터, 예를 들면 NMOS 트랜지스터 NT24의 게이트 전극에 공급되는 신호/Ai가 로 레벨로 설정되고, NMOS 트랜지스터 NT24가 비도통 상태로 변환되어 비트선 BL1이 전원 전압 VCC에 의해 충전된 상태에서 플로팅 상태로 유지된다.
그 후, 신호 Vref가 전원 전압 VCC레벨로 변환되어, 이른바 프리차지용 PMOS 트랜지스터 PT21이 비도통 상태로 유지되고, 신호 PGM이 하이 레벨로 설정되고, NMOS 트랜지스터 NT26이 도통 상태로 변환되고, 선택된 비트 BL0이 래치 회로 Q21∼Q23에 접속되어, 선택된 비트선 BL0이 기입 데이터에 따른 전압으로 설정된다.
예를 들면, 기입 데이터가 "O0x(x:0 또는 1)"인 경우에는, 래치 회로 Q23, Q22의 제2 메모리 노드 N23b, N22b 모두 하이 레벨로 되어 있다. 따라서, NMOS 트랜지스터 NT27 및 NT28이 도통 상태로 유지되고 있다. 그러므로, 비트선 BL0은 접지 레벨로 방전된다.
기입 데이터가 "01x"인 경우에는, 래치 회로 Q23의 제2 메모리 노드 N23b 및 래치 회로 Q22의 제1 메모리 노드 N22a 모두 하이 레벨로 되어 있다. 따라서, NMOS 트랜지스터 NT29 및 NT30이 도통 상태로 유지되고 있다. 그 결과, 노드 SA21이 비트선 전압 VB1의 공급 라인에 접속된다. 그러므로, 비트선 BL0은 VB1(예를 들면 1.2V)로 설정된다.
기입 데이터가 "10x"인 경우에는, 래치 회로 Q23의 제1 메모리 노드 N23a 및 래치 회로 Q22의 제2 메모리 노드 N22b 모두 하이 레벨로 되어 있다. 따라서, NMOS 트랜지스터 NT31 및 NT32가 도통 상태로 유지되고 있다. 그 결과, 노드 SA21이 비트선 전압 VB2의 공급 라인에 접속된다. 그러므로, 비트선 BL0은 VB2(예를 들면 1.2V)로 설정된다.
기입 데이터가 "110"인 경우에는, 래치 회로 Q23, Q22의 제1 메모리 노드 N23a, N22a 모두 하이 레벨로 되어 있는 동시에, 래치 회로 Q21의 제2 메모리 노드 N21b가 하이 레벨로 되어 있다. 따라서, NMOS 트랜지스터 NT33∼NT35가 도통 상태로 유지되고 있다. 그러므로, 비트선 BL0은 VB3(예를 들면 1.2V)로 설정된다.
기입 데이터가 "111"인 경우에는, 래치 회로 Q23, Q22, Q21의 제2 메모리 노드 N23b, N22b, N21b가 로 레벨로 되어 있다. 따라서, NMOS 트랜지스터 NT28, NT30, NT32, NT35가 비도통 상태로 유지되고 있다. 그 결과, 노드 SA21은 어느 비트선 전압 공급 라인에도 접속되지 않는다. 그러므로, 비트선 BL0은 프리차지 전압인 전원 전압 VCC레벨로 유지된다.
이상의 프로세스에 의해 선택 비트선 BL0이 기입 데이터에 따른 전압으로 설정된 후, 선택 워드선 WL이 기입 전압 VPGM에 설정되고, 선택되지 않은 워드선이 기입 패스 전압 Vpass(＜VPGM)에 설정되어, 기입이 행해진다.
이 때, 선택되지 않은 비트선 BL1에 접속되어 있는 메모리 스트링 A1의 메모리 셀 채널 및 기입 데이터가 "111"인 메모리 셀 채널은 드레인측의 선택 게이트 SG1B 및 SG1A에 의해 비트선 BL1 및 BL0으로부터 분리되고, 워드선과의 용량 결합에 의해 비기입 전위에 부스트되어 기입되지 않는다.
이에 따라, 종래와 같이 각 데이터를 스텝마다 기입하는 것이 아니라 모든 데이터를 동시에 기입하기 때문에, 모든 데이터가 충분히 기입되었다고 판정되기까지 ISPP 펄스수가 삭감되어, 결과적으로 기입 시간이 단축된다.
다음에, 베리파이 독출 동작에 대하여, 도 9의 타이밍 차트에 관련시켜 설명한다.
베리파이 동작에서는, 1회의 기입이 종료될 때마다 "0", "1", "10", "11", "100", "101", "110"의 기입 체크가 행해진다.
본 실시 형태에서는, 높은 레벨로부터 베리파이를 행한다. 즉, 워드선 전압을 VVF7 → VVF6 → VVF5 → VVF4 → VVF3 → VVF2 → VVF1로 점차적으로 감소시킨다.
다음에, 베리파이 동작에 대하여 구체적으로 설명한다.
먼저, 신호 Vref가 로 레벨(접지 레벨)로 설정되고, PMOS 트랜지스터 PT21이 도통 상태로 유지된다. 또, 신호 TRN이 2V 정도로 설정된다. 이에 따라, 노드 SA21이 전원 전압 VCC레벨로 충전되고, 비트선 전압의 전위가 신호 TRN의 레벨(2V 정도)로부터 정확하게 스레시홀드 전압 Vth분만큼 강하된 전압(예를 들면 1V 정도: 충전 후, NMOS 트랜지스터 NT21은 컷 오프함)으로 충전된다.
이와 동시에, 드레인측의 선택 게이트 SG1A, SG1B의 게이트 전극이 접속된 선택 신호 공급 라인 SSL에 선택 스트링의 선택되지 않은 워드선 전압과 동일 전압(P5V:5.0∼6.0V)이 설정된다.
충전이 완료된 스텝에서, 메모리 셀의 기입 상황이 비트선 BL0 및 노드 SA21에 반영된다. 이 때, 비트선 BL0은 1V로 충전되고, 노드 SA21은 전원 전압 VCC로 충전되며 NMOS 트랜지스터 NT21은 자동적으로 비도통 상태로 된다.
여기에서, 신호 Vref는 비트선의 리크 전류를 보상할 만큼의 전류를 PMOS 트랜지스터 PT21가 흐르는 것이 가능한 전압, 예를 들면 2V 정도로 설정하고, 선택되지 않은 메모리 셀의 워드선에 P5V가 인가되고, 선택 셀이 접속된 워드선에 먼저 VVF7이 인가된다.
워드선 전압이 VVF7에서의 베리파이 독출, 즉 기입 데이터 "0"의 기입 판정 결과, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VVF7보다 큰 (Vth＞VVF7) 경우, 셀 전류가 흐르지 않음으로써, 노드 SA21은 전원 전압 VCC로 유지된다. 이 때, NMOS 트랜지스터 NT39∼NT41은 도통 상태로 유지된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 øLAT0, øLAT2, øLAT6이 차례로 하이 레벨로 설정된다.
신호 øLAT0이 하이 레벨인 기간에서는, NMOS 트랜지스터 NT42가 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT39가 도통 상태에 있으므로, 래치 회로 Q23의 제2 메모리 노드 N23b가 로 레벨, 제1 메모리 노드 N23a가 하이 레벨로 각각 반전된다.
신호 øLAT2가 하이 레벨인 기간에서는 NMOS 트랜지스터 NT48이 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT40이 도통 상태에 있고, 래치 회로 Q23의 제1 메모리 노드 N23a가 하이 레벨로 반전했으므로, NMOS 트랜지스터 NT46이 도통 상태로 유지되고, 또 래치 회로 Q21의 제2 메모리 노드 N21b가 하이 레벨에 있으므로 NMOS 트랜지스터 NT47이 도통 상태로 유지된다.
그 결과, 래치 회로 Q22의 제2 메모리 노드 N22b가 로 레벨, 제1 메모리 노드 N22a가 하이 레벨로 각각 반전된다.
신호 øLAT6이 하이 레벨인 기간에서는 NMOS 트랜지스터 NT58이 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT41이 도통 상태에 있고, 래치 회로 Q23의 제1 메모리 노드 N23a가 하이 레벨로 반전했으므로, NMOS 트랜지스터 NT56이 도통 상태로 유지되고, 또 래치 회로 Q22의 제1 메모리 노드 N22a가 하이 레벨로 반전되었으므로, NMOS 트랜지스터 NT57이 도통 상태로 유지된다.
그 결과, 래치 회로 Q21의 제2 메모리 노드 N21b가 로 레벨, 제1 메모리 노드 N21a가 하이 레벨로 각각 반전된다.
이상에 의해, 기입 데이터가 "0"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF7보다 큰 (Vth＞VVF7) 경우, 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "111"로 반전되고, 이후의 재기입에서는 비트선 BL0은 전원 전압 VCC의 전위로 부스트되고, 채널은 비기입 전위로 부스트되어 기입되지 않는다.
한편, 스레시 홀드 전압 Vth가 워드선 전압 VVF7 이하(Vth＜VVF7)이면, 리크 보상 전류보다 큰 셀 전류가 흘러 비트선 전압은 강하되고, NMOS 트랜지스터 NT21, NT22는 도통 상태로 되고, 비트선(1V 정도)의 용량 CBL과 노드 SA21(전원 전압 VCC)의 용량 CSA(＜＜CBL)와의 사이의 전하의 재분배가 일어나, 노드 SA21의 전압은 비트선 전압과 거의 동일 전위 1V로 된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 신호 øLAT0, øLAT2, øLAT6이 차례로 하이 레벨로 설정된다.
신호 øLAT0이 하이 레벨인 기간에서는, 안정되어 있는 래치 회로의 반전에 는 일정량의 전류가 필요하다. 이 동안, NMOS 트랜지스터 NT42는 완전히 도통 상태로 유지되지만, NMOS 트랜지스터 NT39의 게이트 전압은 1V 정도이며, "온"되어 있지만 전류치는 작고, 또한 전류가 흐르면 NMOS 트랜지스터 NT 39의 드레인·소스 간 전압 VDS가 커져, 결국 래치 회로 Q23은 반전될 수 없고, 제2 메모리 노드 N23b가 하이 레벨, 제1 메모리 노드 N23a가 로 레벨인 채로 유지된다.
신호 øLAT2가 하이 레벨인 기간에서는, 래치 회로 Q23의 제1 메모리 노드 N23a가 로 레벨인 채로 유지되고 있으므로, NMOS 트랜지스터 NT46이 비도통 상태로 유지된다. 그 결과, 래치 회로 Q22는 반전될 수 없고, 제2 메모리 노드 N22b가 하이 레벨, 제1 메모리 노드 N22a가 로 레벨인 채로 유지된다.
신호 øLAT6이 하이 레벨인 기간에서는, 래치 회로 Q23, Q22의 제1 메모리 노드 N23a, N22a가 로 레벨인채로 유지되고 있으므로, NMOS 트랜지스터 NT56, N57이 비도통 상태로 유지된다. 그 결과, 래치 회로 Q21은 반전될 수 없고, 제2 메모리 노드 N21b가 하이 레벨, 제1 메모리 노드 N21a가 로 레벨인 채로 유지된다.
이상에 의해, 기입 데이터가 "0"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF7 이하(Vth＜VVF7)인 경우, 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "0"인 채로 변화되지 않고, 재기입 시에 비트선 전압이 기입 전위에 설정되어 기입이 행해진다.
다음에, 선택 셀이 접속된 워드선에 전압 VVF6이 인가된다.
워드선 전압이 VVF6에서의 베리파이 독출, 즉 기입 데이터 "1"의 기입 판정 결과, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VVF6보다 큰(Vth＞VVF6) 경우, 셀 전류가 흐르지 않음으로써, 노드 SA21은 전원 전압 VCC로 유지된다. 이 때, NMOS 트랜지스터 NT39∼NT41은 도통 상태로 유지된다.
그리고, 일정 시간 경과 후, 신호 øLAT5, øLAT1이 차례로 하이 레벨로 설정된다.
다만, 이 경우에는 기입 데이터가 "0"인 셀(VVF7＞Vth＞VVF6)도 포함되어 있으며, 이 셀에 관해서는 래치 회로 Q23, Q22, Q21의 래치 데이터는 반전을 해서는 안된다.
래치 데이터가 "1"에서 메모리 셀의 스레시홀드 전압 Vth이 워드선 전압 VVF6보다 큰(Vth＞VVF6) 경우에는, 래치 회로 Q23, Q22의 제2 메모리 노드 N23b, N22b가 하이 레벨, 제1 메모리 노드 N23a, N22a가 로 레벨로 유지되고, 래치 회로 Q21의 제2 메모리 노드 N21b가 로 레벨, 제1 메모리 노드 N21a가 하이 레벨로 유지되고 있다.
이 상태에서, 신호 øLAT5가 하이 레벨인 기간에서는 NMOS 트랜지스터 NT55가 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT40이 도통 상태에 있고, 래치 회로 Q23의 제2 메모리 노드 N23b가 하이 레벨이므로 NMOS 트랜지스터 NT51이 도통 상태로 유지되고, 래치 회로 Q21의 제1 메모리 노드 N21a가 하이 레벨이므로, NMOS 트랜지스터 NT54가 도통 상태로 유지되고 있다.
그 결과, 래치 회로 Q22의 제2 메모리 노드 N22b가 로 레벨, 제1 메모리 노드 N22a가 하이 레벨로 각각 반전된다.
신호 øLAT1이 하이 레벨인 기간에서는 NMOS 트랜지스터 NT45가 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT39가 도통 상태에 있고, 래치 회로 Q22의 제1 메모리 노드 N22a가 하이 레벨로 반전되었으므로, NMOS 트랜지스터 NT43이 도통 상태로 유지되고, 또, 래치 회로 Q21의 제1 메모리 노드 N21a가 하이 레벨에 있으므로, NMOS 트랜지스터 NT44가 도통 상태로 유지된다.
그 결과, 래치 회로 Q23의 제2 메모리 노드 N23b가 로 레벨, 제1 메모리 노드 N23a가 하이 레벨로 각각 반전된다.
이상에 의해, 기입 데이터가 "1"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF6보다 큰(Vth＞VVF6) 경우, 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "111"로 반전되고, 이후의 재기입에서는 비트선 BL0은 전원 전압 VCC, 채널은 비기입 전위로 부스트되어 기입되지 않는다.
또, 기입 데이터가 "0"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF6보다 큰(Vth＞VVF6) 경우, 래치 회로 Q23, Q22, Q21의 제2 메모리 노드 N23b, N22b, N21b가 하이 레벨, 제1 메모리 노드 N23a, N22a, N21a가 로 레벨로 유지되고 있다.
따라서, 신호 øLAT5가 하이 레벨인 기간에서는 래치 회로 Q21의 제1 메모리 노드 N21a가 로 레벨에 있으므로, NMOS 트랜지스터 NT54가 비도통 상태로 유지되고, 래치 회로 Q22의 제2 메모리 노드 N22b가 하이 레벨, 제1 메모리 노드 N22a가 로 레벨인 채로 유지된다.
신호 øLAT1이 하이 레벨인 기간에서는 래치 회로 Q22, Q21의 제1 메모리 노드 N22a, N21a가 로 레벨인 채로 유지되고 있으므로, NMOS 트랜지스터 NT43, NT44가 비도통 상태로 유지되고, 래치 회로 Q23의 제2 메모리 노드 N23b가 하이 레벨, 제1 메모리 노드 N23a가 로 레벨인 채로 유지된다.
이상에 의해, 기입 데이터가 "0"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF6보다 큰(Vth＞VVF6) 경우, 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "0"인채로 변화되지 않고, 재기입 시에 비트선 전압이 기입 전위로 설정되어 기입이 행해진다.
기입 데이터가 "1"인 메모리 셀에서, 메모리 셀의 스레시홀드치 전압 Vth가 워드선 전압 VVF6 이하(Vth＜VVF6)인 경우에는, 리크 보상 전류보다 큰 셀 전류가 흘러 비트선 전압은 강하되고, NMOS 트랜지스터 NT21은 도통 상태로 되고, 비트선(1V 정도)의 용량 CBL과 노드 SA21(전원 전압 VCC)의 용량 CSA(＜＜CBL)와의 사이의 전하의 재배분이 일어나, 노드 SA21의 전압은 비트선 전압과 거의 동일 전위 1V로 된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 øLAT5, øLAT1이 차례로 하이 레벨로 설정된다.
신호 øLAT5가 하이 레벨인 기간에서는, 안정되어 있는 래치 회로의 반전에 는 일정량의 전류가 필요하다. 이 동안, NMOS 트랜지스터 NT55는 완전히 도통 상태로 유지되지만, NMOS 트랜지스터 NT40의 게이트 전압은 1V 정도이며, "온"되어 있지만 전류치는 작고, 또한 전류가 흐르면 NMOS 트랜지스터 NT 40의 드레인·소스 간 전압 VDS가 커져, 결국 래치 회로 Q22는 반전될 수 없고, 제2 메모리 노드 N22b가 하이 레벨, 제1 메모리 노드 N22a가 로 레벨인 채로 유지된다.
신호 øLAT1이 하이 레벨인 기간에서는, 래치 회로 Q22의 제1 메모리 노드 N22a가 로 레벨인채로 유지되고 있으므로, NMOS 트랜지스터 NT43이 비도통 상태로 유지된다. 그 결과, 래치 회로 Q23은 반전될 수 없고, 제2 메모리 노드 N23b가 하이 레벨, 제1 메모리 노드 N23a가 로 레벨인 채로 유지된다.
결국, 기입 데이터가 "1"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF6보다 큰(Vth＜VVF6) 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "111"로 반전되고, 그 밖의 경우에는 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 변하지 않는다. 재기입 시에 비트선 전압이 기입 전위에 설정되어 기입이 행해진다.
이하, 동일하게 하여 다음과 같은 제어가 행해진다.
워드선 전압이 VVF5인 경우, 기입 데이터가 "10"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF5보다 큰 (Vth＞VVF5) 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "111"로 반전되도록 제어된다.
워드선 전압이 VVF4인 경우, 기입 데이터가 "11"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF4보다 큰 (Vth＞VVF4) 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터가 "111"로 반전되도록 제어된다.
워드선 전압이 VVF3인 경우, 기입 데이터가 "100"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF3보다 큰 (Vth＞VVF3) 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터가 "111"로 반전되도록 제어된다.
워드선 전압이 VVF2인 경우, 기입 데이터가 "101"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF2보다 큰 (Vth＞VVF2) 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터가 "111"로 반전되도록 제어된다.
워드선 전압이 VVF1인 경우, 기입 데이터가 "110"인 메모리 셀에서, 그 스레시홀드 전압 Vth가 워드선 전압 VVF1보다 큰 (Vth＞VVF1) 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터가 "111"로 반전되도록 제어된다.
그리고, 워드선 전압 VVF1에서의 베리파이가 종료된 스텝에서, 모든 래치 데이터의 반전 신호의 와이어드OR이 취해지고, "0"(반전 데이터는 "1")이 하나라도 있으면, 와이어드OR의 결과는 로 레벨로 되어, 재기입 프로세스로 이행하고, 모두가 "1"(반전 데이터는 "0")로 되어 있으면, 기입이 종료된다.
이상의 기입 및 베리파이 사이클은 모든 메모리 셀이 충분히 기입되었다고 판정되거나, 설정 회수에 달할 때까지 반복된다.
다음에, 통상 독출 동작에 대하여 도 10의 타이밍 차트와 관련시켜 설명한다, 그리고, 설명은 어드레드 디코드 신호 Ai가 선택 상황인 경우에 대하여 행한다.
통상 독출 동작이 기동되면, 리셋 신호 RST가 일정 기간 하이 레벨로 설정되고, 래치 회로 Q23, Q22, Q21의 래치 데이터가 로 레벨로 리셋된다.
독출 동작은 워드선 전압을 VRD7 → VRD6 → VRD5 → VRD4 → VRD3 → VRD2 → VRD1로 차례로 내려서 행한다.
그리고, 전술한 베리파이 동작과 동일하게, 각 워드선 전압에서의 독출 전에 신호 Vref가 로 레벨(접지 레벨)로 설정되어, PMOS 트랜지스터 PT21이 도통 상태로 유지된다. 또, 신호 TRN이 2V 정도로 설정된다. 이에 따라, 노드 SA21이 전원 전압 VCC레벨로 충전되고, 비트선의 전위가 신호 TRN의 레벨(2V 정도)로부터 스레시홀드 전압 Vth분만큼 강하된 전압(예를 들면 1V 정도: 충전 후 NMOS 트랜지스터 NT21은 컷 오프함)으로 충전된다.
이와 동시에, 드레인측의 선택 게이트 SG1A, SG1B의 게이트 전극이 접속된 선택 신호 공급 라인 SSL이 선택된 스트링의 선택되지 않은 워드선 전압과 동일한 전압(P5V:5.0∼6.0V의 어느 전압)으로 설정된다.
충전이 완료된 스텝에서, 메모리 셀의 기입 상황이 비트선 BL0 및 노드 SA21에 반영된다. 이 때, 비트선 BL0은 1V, 노드 SA21은 전원 전압 VCC에 충전되어 있어 NMOS 트랜지스터 NT21은 자동적으로 비도통 상태로 된다.
여기에서, 신호 Vref는 비트선의 리크 전류를 보상할 만큼의 전류를 PMOS 트랜지스터 PT21가 흐르는 것이 가능한 전압, 예를 들면 2V 정도로 설정되고, 선택되지 않은 메모리 셀의 워드선에 P5V, 선택 셀이 접속된 워드선에 먼저 VRD7이 인가된다.
워드선 전압이 VRD7에서의 독출 결과, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VRD7보다 큰 (Vth＞VRD7) 경우, 셀 전류가 흐르지 않음으로써, 노드 SA21은 전원 전압 VCC로 유지된다. 이 때, NMOS 트랜지스터 NT39∼NT41은 도통 상태로 유지된다.
그리고, 일정 시간 경과 후, 펄스형 신호인 신호 øLAT0, øLAT2, øLAT6이 차례로 하이 레벨로 설정된다.
신호 øLAT0이 하이 레벨인 기간에서는, NMOS 트랜지스터 NT42가 도통 상태로 변환되고, 이 때 NMOS 트랜지스터가 도통 상태에 있으므로, 래치 회로 Q23의 제2 메모리 노드 N23b가 로 레벨, 제1 메모리 노드 N23a가 하이 레벨로 각각 반전된다.
신호 øLAT2가 하이 레벨인 기간에서는 NMOS 트랜지스터 NT48이 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT40이 도통 상태에 있고, 래치 회로 Q23의 제1 메모리 노드 N23a가 하이 레벨로 반전했으므로, NMOS 트랜지스터 NT46이 도통 상태로 유지되고, 또 래치 회로 Q21의 제2 메모리 노드 N21b가 하이 레벨에 있으므로 NMOS 트랜지스터 NT47이 도통 상태로 유지된다.
그 결과, 래치 회로 Q22의 제2 메모리 노드 N22b가 로 레벨, 제1 메모리 노드 N22a가 하이 레벨로 각각 반전된다.
신호 øLAT6이 하이 레벨인 기간에서는 NMOS 트랜지스터 NT58이 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT41이 도통 상태에 있고, 래치 회로 Q23의 제1 메모리 노드 N23a가 하이 레벨로 반전했으므로, NMOS 트랜지스터 NT56이 도통 상태로 유지되고, 또 래치 회로 Q22의 제1 메모리 노드 N22a가 하이 레벨로 반전되었으므로, NMOS 트랜지스터 NT57이 도통 상태로 유지된다.
그 결과, 래치 회로 Q21의 제2 메모리 노드 N21b가 로 레벨, 제1 메모리 노드 N21a가 하이 레벨로 각각 반전된다.
이상에 의해, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VRD7보다 큰 (Vth＞VRD7) 경우, 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "111"로 반전된다.
한편, 메모리 셀의 스레시 홀드 전압 Vth가 워드선 전압 VRD7 이하(Vth＜VRD7)이면, 리크 보상 전류보다 큰 전류가 흘러 비트선 전압은 강하되고, NMOS 트랜지스터 NT21은 도통 상태로 되고, 비트선(1V 정도)의 용량 CBL과 노드 SA21(전원 전압 VCC)의 용량 CSA(＜＜CBL)와의 사이의 전하의 재분배가 일어나, 노드 SA21의 전압은 비트선 전압과 거의 동일한 전위 1V로 된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 신호 øLAT0, øLAT2, øLAT6이 차례로 하이 레벨로 설정된다.
신호 øLAT0이 하이 레벨인 기간에서는, 안정되어 있는 래치 회로의 반전에 는 일정량의 전류가 필요하다. 이 동안, NMOS 트랜지스터 NT42는 완전히 도통 상태로 유지되지만, NMOS 트랜지스터 NT39의 게이트 전압은 1V 정도이며, "온"되어 있지만 전류치는 작고, 또한 전류가 흐르면 NMOS 트랜지스터 NT39의 드레인·소스 간 전압 VDS가 커져, 결국 래치 회로 Q23은 반전될 수 없고, 제2 메모리 노드 N23b가 하이 레벨, 제1 메모리 노드 N23a가 로 레벨인 채로 유지된다.
신호 øLAT2가 하이 레벨인 기간에서는, 래치 회로 Q23의 제1 메모리 노드 N23a가 로 레벨인채로 유지되고 있으므로, NMOS 트랜지스터 NT46이 비도통 상태로 유지된다. 그 결과, 래치 회로 Q22는 반전될 수 없고, 제2 메모리 노드 N22b가 하이 레벨, 제1 메모리 노드 N22a가 로 레벨인 채로 유지된다.
신호 øLAT6이 하이 레벨인 기간에서는, 래치 회로 Q23, Q22의 제1 메모리 노드 N23a, N22a가 로 레벨인채로 유지되고 있으므로, NMOS 트랜지스터 NT56, N57이 비도통 상태로 유지된다. 그 결과, 래치 회로 Q21은 반전될 수 없고, 제2 메모리 노드 N21b가 하이 레벨, 제1 메모리 노드 N21a가 로 레벨인 채로 유지된다.
이상에 의해, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VRD7 이하(Vth＜VRD7)인 경우, 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "0"인 채로 유지된다.
다음에, 선택 셀이 접속된 워드선에 전압 VRD6이 인가된다.
워드선 전압이 VRD6에서의 독출 결과, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VRD6보다 큰 (Vth＞VRD6) 경우, 셀 전류가 흐르지 않음으로써, 노드 SA21은 전원 전압 VCC로 유지된다. 이 때, NMOS 트랜지스터 NT39∼NT41은 도통 상태로 유지된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 øLAT0, øLAT2가 차례로 하이 레벨로 설정된다.
신호 øLAT0이 하이 레벨인 기간에서는, NMOS 트랜지스터 NT42가 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT39가 도통 상태에 있으므로, 래치 회로 Q23의 제2 메모리 노드 N23b가 로 레벨, 제1 메모리 노드가 하이 레벨로 각각 반전된다.
신호 øLAT2가 하이 레벨인 기간에서는 NMOS 트랜지스터 NT48이 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT40이 도통 상태에 있고, 래치 회로 Q23의 제1 메모리 노드 N23a가 하이 레벨로 반전했으므로, NMOS 트랜지스터 NT46이 도통 상태로 유지되고, 또 래치 회로 Q21의 제2 메모리 노드 N21b가 하이 레벨에 있으므로 NMOS 트랜지스터 NT47이 도통 상태로 유지된다.
그 결과, 래치 회로 Q22의 제2 메모리 노드 N22b가 로 레벨, 제1 메모리 노드 N22a가 하이 레벨로 각각 반전된다.
이상에 의해, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VRD6보다 큰 (Vth＞VRD6) 경우, 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "110"으로 반전된다.
스레시 홀드 전압 Vth가 워드선 전압 VRD6 이하(Vth＜VRD6)인 경우에는, 리크 보상 전류보다 큰 셀 전류가 흘러 비트선 전압은 강하되고, NMOS 트랜지스터 NT21은 도통 상태로 되고, 비트선(1V 정도)의 용량 CBL과 노드 SA21(전원 전압 VCC)의 용량 CSA(＜＜CBL)와의 사이의 전하의 재분배가 일어나, 노드 SA21의 전압은 비트선 전압과 거의 동일한 전위 1V로 된다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 신호 øLAT0, øLAT2가 차례로 하이 레벨로 설정된다.
신호 øLAT0이 하이 레벨인 기간에서는, 안정되어 있는 래치 회로의 반전에 는 일정량의 전류가 필요하다. 이 동안, NMOS 트랜지스터 NT42는 완전히 도통 상태로 유지되지만, NMOS 트랜지스터 NT39의 게이트 전압은 1V 정도이며, "온"되어 있지만 전류치는 작고, 또한 전류가 흐르면 NMOS 트랜지스터 NT 39의 드레인·소스 간 전압 VDS가 커져, 결국 래치 회로 Q23은 반전될 수 없고, 제2 메모리 노드 N23b가 하이 레벨, 제1 메모리 노드 N23a가 로 레벨인 채로 유지된다.
신호 øLAT2가 하이 레벨인 기간에서는, 래치 회로 Q23의 제1 메모리 노드 N23a가 로 레벨인채로 유지되고 있으므로, NMOS 트랜지스터 NT46이 비도통 상태로 유지된다. 그 결과, 래치 회로 Q22는 반전될 수 없고, 제2 메모리 노드 N22b가 하이 레벨, 제1 메모리 노드 N22a가 로 레벨인 채로 유지된다.
이상에 의해, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VRD6 이하(Vth＜VRD6)인 경우, 래치 회로 Q23, Q22, Q21의 래치 데이터(제1 메모리 노드의 레벨)가 "0"인 채로 유지된다.
다음에, 선택 셀이 접속된 워드선에 전압 VRD5가 인가된다.
워드선 전압이 VRD5에서의 독출 결과, 메모리 셀의 스레시홀드 전압 Vth가 워드선 전압 VRD5보다 큰 (Vth＞VRD5) 경우, 셀 전류가 흐르지 않음으로써, 노드 SA21은 전원 전압 VCC로 유지된다. 이 때, NMOS 트랜지스터 NT39∼NT41은 도통 상태로 유지된다.
여기에서, 래치 데이터에 관해서는 다음의 경우가 고려된다.
①. Vth＞VRD7의 경우: 래치 데이터는 "111"
②. VRD7＞Vth＞VRD6의 경우: 래치 데이터는 "110"
③. VRD6＞Vth＞VRD5의 경우: 래치 데이터는 "0"
그리고, 여기에서는 ③의 경우에만 래치 회로 Q23, Q21의 제1 메모리 노드 N23a, N21a가 하이 레벨로 반전된다. 이 때, ②의 경우의 래치 회로 Q21의 제1 메모리 노드 N21a를 하이 레벨로 반전시키지 않도록 제어할 필요가 있다.
그리고, 일정 시간 경과 후, 펄스형의 신호인 신호 øLAT0, øLAT7이 차례로 하이 레벨로 설정된다.
신호 øLAT0이 하이 레벨인 기간에서는, NMOS 트랜지스터 NT42가 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT39가 도통 상태에 있으므로, ③의 경우에 래치 회로 Q23의 제2 메모리 노드 N23b가 로 레벨, 제1 메모리 노드 N23a가 하이 레벨로 각각 반전된다.
또, ① 및 ②의 경우에는, 원래 래치 회로 Q23의 제2 메모리 노드 N23b가 로 레벨, 제1 메모리 노드 N23a가 하이 레벨이므로, 영향이 없다.
신호 øLAT7이 하이 레벨인 기간에서는 NMOS 트랜지스터 NT60이 도통 상태로 변환되고, 이 때 NMOS 트랜지스터 NT41이 도통 상태에 있고, 래치 회로의 제1 메모리 노드 N23a가 하이 레벨로 반전했으므로, NMOS 트랜지스터 NT56이 도통 상태로 유지되고, 또 ③의 경우에만 래치 회로 Q22의 제2 메모리 노드 N22b가 하이 레벨이므로 NMOS 트랜지스터 NT59가 도통 상태로 유지된다.
그 결과, 상기 ③의 경우에만 래치 회로 Q21의 제2 메모리 노드 N21b가 로 레벨, 제1 메모리 노드 N22a가 하이 레벨로 각각 반전된다. 그 밖의 ① 및 ②의 경우에는, 래치 데이터에 변화가 없다.
한편, 스레시 홀드 전압 Vth가 워드선 전압 VRD5 이하(Vth＜VRD5)의 경우에는, 리크 보상 전류보다 큰 셀 전류가 흘러 비트선 전압은 강하되고, NMOS 트랜지스터 NT21은 도통 상태로 되고, 비트선(1V 정도)의 용량 CBL과 노드 SA21(전원 전압 VCC)의 용량 CSA(＜＜CBL)와의 사이의 전하의 재분배가 일어나, 노드 SA21의 전압은 비트선 전압과 거의 동일한 전위 1V로 된다.
그리고, NMOS 트랜지스터 NT39의 게이트 전압은 1V 정도이며, "온"되어 있지만 전류치는 작고, 또한 전류가 흐르면 NMOS 트랜지스터 NT39의 드레인·소스 간 전압 VDS가 커져, 결국 래치 회로 Q23은 반전될 수 없고, 제2 메모리 노드 N23b가 하이 레벨, 제1 메모리 노드 N23a가 로 레벨인 채로 유지된다.
즉, 래치 데이터는 "0"인채로 유지된다.
이하, 동일하게 하여, 다음과 같은 제어가 행해진다.
워드선 전압이 VRD4인 경우, VRD5＞Vth＞VRD4인 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터가 "100"으로 반전되도록 제어된다.
워드선 전압이 VRD3인 경우, VRD4＞Vth＞VRD3인 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터가 "11"로 반전되도록 제어된다.
워드선 전압이 VRD2인 경우, VRD3＞Vth＞VRD2인 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터가 "10"으로 반전되도록 제어된다.
워드선 전압이 VRD1인 경우, VRD2＞Vth＞VRD1인 경우에만 래치 회로 Q23, Q22, Q21의 래치 데이터가 "1"로 반전되도록 제어된다.
그리고, 이상의 독출 동작에서 래치 회로 Q23, Q22, Q21에 의해 래치된 래치 데이터가 컬럼 게이트로서의 NMOS 트랜지스터 NT66∼NT68을 통해, 버스 IO0, IO1, IO2로 전송되어 독출 동작이 종료된다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 1개의 메모리 트랜지스터에 3비트 8 레벨의 데이터를 기록하는 NAND형 플래시 메모리에 있어서, 기입 전에 모든 비트선을 전원 전압 VCC레벨로 충전해 두고, 비트선을 래치 회로 Q23, Q22, Q21의 기입 데이터에 따른 전압의 공급원에 접속시키고, 또한 병렬로 기입을 행하므로, 전체의 기입 시간을 단축할 수 있고, 또 베리파이 독출 및 통상 독출을 고속으로 행할 수 있는 이점이 있다.
본 발명이 예시를 목적으로 선택된 특정 실시 형태에 대하여 설명했지만, 당 업자가 본 발명의 기본 원리와 범위를 벗어나지 않고, 본 발명에 대하여 여러 가지 변경을 가할 수 있다는 것은 명백하다.
이상 설명한 바와 같이, 본 발명의 비휘발성 반도체 기억 장치에 의하면, 높은 8 레벨의 다중 레벨에 있어서도, 기입 시간을 단축할 수 있고, 또한 베리파이 독출 및 통상 독출을 고속으로 행할 수 있는 이점이 있다.

Claims (11)

  1. 워드선 및 비트선에 인가된 전압에 따라 전하 축적부에 축적된 전하량이 변화되고, 그 변화에 따라 스레시홀드 전압이 변화되고, 스레시홀드 전압에 따른 값의 데이터를 기억하는 메모리 셀을 가지며, 3비트의 8 레벨 데이터를 페이지 단위로 메모리 셀에 기입하는 비휘발성 반도체 기억 장치로서,
    기입 전에 모든 비트선을 소정 전압으로 프리차지(precharge)하는 프리차지 수단과,
    기입 데이터가 래치(latch)되는 래치 회로를 가지고, 어드레스에 따라 선택된 비트선을 래치 데이터에 따른 전압으로 설정하고, 기입을 병렬로 행하는 기입 제어 회로
    를 가지는 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 기입 제어 회로는 비트선 쌍마다 대응하는 3비트분의 상기 래치 회로가 배설되어 있는 비휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 래치 회로는 래치 데이터의 레벨을 유지하는 제1 메모리 노드(node)와 그 반전 레벨을 유지하는 제2 메모리 노드를 가지며,
    상기 래치 회로의 제1 메모리 노드 및 제2 메모리 노드의 레벨이 소정 레벨일 때 상기 선택된 비트선을 비트선 설정 전압의 공급원에 접속하는 수단을 가지는 비휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    워드선 전압을 높은 레벨로부터 낮은 레벨로 연속적으로 내림으로써, 상기 기입 동작 시에 각 기입 비트가 충분히 기입되었는지 여부를 판정하는 베리파이(verify) 독출 회로를 가지는 비휘발성 반도체 기억 장치.
  5. 제3항에 있어서,
    워드선 전압을 높은 레벨로부터 낮은 레벨로 연속적으로 내림으로써, 상기 기입 동작 시에 각 기입 비트가 충분히 기입되었는지 여부를 판정하는 베리파이 독출 회로를 가지는 비휘발성 반도체 기억 장치.
  6. 워드선 및 비트선에 인가된 전압에 따라 전하 축적부에 축적된 전하량이 변화되고, 그 변화에 따라 스레시홀드 전압이 변화되고, 스레시홀드 전압에 따른 값의 데이터를 기억하는 복수의 메모리 셀로 구성되며, 그 일단 및 타단이 게이트 전압에 따라 도통 상태가 제어되는 선택 트랜지스터를 통해 비트선 및 접지선(接地線)에 접속되는 메모리 스트링(memory string)이 매트릭스형으로 배치되고, 동일 행의 메모리 셀의 제어 게이트가 공통의 워드선에 접속되고, 셀프 부스트(self boost)를 사용하여 3비트 8 레벨의 데이터를 페이지 단위로 메모리 셀에 기입하는 비휘발성 반도체 기억 장치로서,
    기입 전에 모든 비트선을 소정 전압으로 프리차지하는 프리차지 수단과,
    기입 데이터가 래치되는 래치 회로를 가지고, 어드레스에 따라 선택된 비트선을 래치 데이터에 따른 전압으로 설정하고, 기입을 병렬로 행하는 기입 제어 회로
    를 가지는 비휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 기입 제어 회로는 비트선 쌍마다 대응하는 3비트분의 상기 래치 회로가 배설되어 있는 비휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 래치 회로는 래치 데이터의 레벨을 유지하는 제1 메모리 노드와 그 반전 레벨을 유지하는 제2 메모리 노드를 가지고,
    상기 래치 회로의 제1 메모리 노드 및 제2 메모리 노드의 레벨이 소정 레벨일 때 상기 선택된 비트선을 비트선 설정 전압의 공급원에 접속하는 수단을 가지는 비휘발성 반도체 기억 장치.
  9. 제6항에 있어서,
    워드선 전압을 높은 레벨로부터 낮은 레벨로 연속적으로 내림으로써, 상기 기입 동작 시에 각 기입 비트가 충분히 기입되었는지 여부를 판정하는 베리파이 독출 회로를 가지는 비휘발성 반도체 기억 장치.
  10. 제8항에 있어서,
    워드선 전압을 높은 레벨로부터 낮은 레벨로 연속적으로 내림으로써, 상기 기입 동작 시에 각 기입 비트가 충분히 기입되었는지 여부를 판정하는 베리파이 독출 회로를 가지는 비휘발성 반도체 기억 장치.
  11. 워드선 및 비트선에 인가된 전압에 따라 전하 축적부에 축적된 전하량이 변화되고, 그 변화에 따라 스레시홀드 전압이 변화되고, 스레시홀드 전압에 따른 값의 데이터를 기억하는 메모리 셀을 가지며, 3비트 8 레벨의 데이터를 페이지 단위로 메모리 셀에 기입하는 비휘발성 반도체 기억 장치로서,
    기입 전에 모든 비트선을 소정 전압으로 프리차지하고,
    기입 시에 어드레스에 따라 선택된 비트선을 래치 데이터에 따른 전압으로 설정함으로써, 기입을 병렬로 행하는
    비휘발성 반도체 기억 장치의 데이터 기입 방법.
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