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QUERVERWEIS AUF VERWANDTE
ANMELDUNGEN
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Diese
Anmeldung beansprucht die Priorität der
koreanischen Patentanmeldung Nr. 10-2008-0046129 ,
eingereicht am 19. Mai 2008, deren gesamter Inhalt hierin durch
Bezugnahme aufgenommen ist.
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HINTERGRUND
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1. TECHNISCHES GEBIET
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Die
vorliegende Erfindung bezieht sich allgemein auf Flash-Speicher
und insbesondere auf ein Verfahren zum Bilden von Auswahltransistoren
als Speichertransistoren bei einem Flash-EEPROM eines NICHT-UND-Typs.
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2. ERÖRTERUNG DER
VERWANDTEN TECHNIK
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Nicht
flüchtige Speicher, wie zum Beispiel Flash-Speicher, können
bei einer Konfiguration eines NICHT-ODER-Typs oder einer Konfiguration
eines NICHT-UND-Typs vorgesehen sein und können elektrisch
erneut beschrieben und mit einer hohen Integrationsdichte gebildet
werden. Nicht flüchtige Speicher eines NICHT-UND-Typs weisen
eine Mehrzahl von NICHT-UND-Zelleneinheiten auf. Jede NICHT-UND-Zelleneinheit
ist durch ein in Reihe Schalten einer Mehrzahl von Speichertransistoren
in einer Spaltenrichtung zwischen einer Source und einer Drain konfiguriert.
Auswahl-Gate-(SG-; SG = Selection Gate)Transistoren sind mit jedem
Ende der reihengeschalteten Speichertransistorschaltung verbunden.
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Zwei
Typen von nicht flüchtigen Speichertransistoren sind Speichertransistoren
eines Schwebe-(engl.: floating)Gate-Typs und Speichertransistoren
eines Schwebe- Fangstellen-(engl.: floating trap) (Ladungs-Fangstellen-(engl.:
Charge trap))Typs. Ein Speichertransistor eines Floating-Gate-Typs
weist ein Steuerungs-Gate und ein leitfähiges Floating-Gate,
das durch eine isolierende Schicht von einem Feldeffekttransistor(FET-)Kanal,
der in einem Substrat gebildet ist, getrennt ist, auf. Speichertransistoren
eines Floating-Gate-Typs können durch Speichern von Ladungen
als freie Träger an dem leitfähigen Floating-Gate
programmiert werden.
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Ein
Speichertransistor eines Floating-Gate-Typs ist ähnlich
zu einem Standard-MOSFET-Transistor, außer dass derselbe
zwei Gates anstatt lediglich einem hat. Ein Gate ist das Steuerungs-Gate
(CG; CG = Control Gate) wie bei anderen MOSFET-Transistoren, das
zweite Gate ist jedoch ein Floating-Gate (FG), das rundherum durch
einen Oxidisolator isoliert ist. Da das FG durch die isolierende
Oxidschicht desselben getrennt ist, werden Elektronen, die auf demselben
platziert werden, dort gefangen und speichern somit die Informationen.
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Wenn
Elektronen auf dem FG gefangen werden, modifizieren dieselben ein
elektrisches Feld, das von dem CG kommt (heben dasselbe teilweise auf),
was die Schwellenspannung (Vt) der Zelle modifiziert. Wenn somit
die Zelle durch Platzieren einer spezifischen Spannung auf dem Steuerungs-Gate (CG) „gelesen” wird,
wird somit ein elektrischer Strom entweder zwischen den Source-
und Drain-Verbindungen der Zelle abhängig von der Schwellenspannung
(Vt) der Zelle fließen oder nicht. Diese Anwesenheit oder
Abwesenheit eines Stroms wird ermittelt und in 1en und 0en übersetzt,
was die gespeicherten Daten wieder erzeugt.
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Speichertransistoren
eines Floating-Trap-(Charge-Trap-)Typs können eine nicht
leitfähige Ladungsspeicherungsschicht zwischen einer Gate-Elektrode
und einem Feldeffekttransistor-(FET-)Kanal, der in einem Substrat
gebildet ist, aufweisen. Speichertransistoren eines Floating-Trap-Typs
können durch Speichern von Ladungen in Fangstellen in der
nicht leitfähigen Ladungsspeicherungsschicht gespeichert
werden.
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Wenn
eine positive Spannung an die Gate-Elektrode angelegt ist, tunneln
Elektronen über die isolierende Tunnelschicht, um in der
Ladungsspeicherungsschicht gefan gen zu werden. Sowie die Elektronen
in der Ladungsspeicherungsschicht angesammelt werden, wird eine
Schwellenspannung des Speichertransistors erhöht, und der
Speichertransistor wird programmiert. Wenn im Gegensatz dazu eine
negative Spannung an die Gate-Elektrode angelegt ist, werden gefangene
Elektronen über die isolierende Tunnelschicht zum dem Halbleitersubstrat
entladen. Gleichzeitig werden Löcher durch die isolierende
Tunnelschicht gefangen. Die Schwellenspannung des Speichertransistors
wird folglich verringert, und der Speichertransistor wird gelöscht.
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Herkömmliche
NICHT-UND-Flash-Speicherketten (engl. strings) sind typischerweise
von anderen Ketten durch eine Flachgrabentrennung (STI; STI = Shallow
Trench Isolation) voneinander getrennt, die ein Leck eines elektrischen
Stroms zwischen benachbarten Halbleitervorrichtungskomponenten verhindert,
und haben drei Typen von Transistoren, die die Speichertransistortransistoren
(die nicht flüchtige Datenspeicherungsspeichertransistoren
implementieren), Kettenauswahltransistoren (SST; SST = String Select
Transistor), und Masseauswahltransistoren (GST; GST = Ground Select
Transistor) sind. Bei einem NICHT-UND-Flash-Speicher sind typischerweise
ein Kettenauswahl- und Masseauswahltransistor (SSL und GSL) an den
Enden einer NICHT-UND-Kette angeordnet und werden verwendet, um
die NICHT-UND-Kette während Programmierungs-, Löschungs-
und Leseoperationen auszuwählen.
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Eine
Gruppe von NICHT-UND-Zelleneinheiten (NICHT-UND-Ketten), die in
einer Reihenrichtung angeordnet sind, wird ein NICHT-UND-Zellenblock (Speicherblock,
MB (= Memory Block)) genannt. Die Gates von Auswahltransistoren
SST und GST, die in der gleichen Reihe angeordnet sind, sind gemeinsam mit
einer entsprechenden Auswahl-Gate-Leitung verbunden, und die Steuerungs-Gates
von Speichertransistoren, die in der gleichen Reihe angeordnet sind,
sind gemeinsam mit einer entsprechenden Steuerungs-Gate-Leitung
verbunden. Wenn n Speichertransistoren in der NICHT-UND-Zelleneinheit
in Reihe geschaltet sind, ist die Zahl von Steuerungs-Gate-Leitungen
von Speichertransistoren, die in einem NICHT-UND-Zellenblock enthalten
sind, n.
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Wenn
Daten programmiert werden, werden alle Datenelemente, die in allen
Speichertransistoren von Speicherabspeicherungszellen in dem gesamten Speicherblock (MB)
gespeichert sind, simultan gelöscht. Das Löschungsverfahren
wird durch Einstellen von allen Steuerungs-Gate-Leitungen (Wortleitungen)
von Speichertransistoren in dem ausgewählten Speicherbock
auf eine niedrige Spannung Vss (beispielsweise 0 V) und Anlegen
einer hohen positiven Spannung Vera (Löschungsspannung
von beispielsweise 20 V) an eine Quellen- (engl.: well) Region eines
p-Typs, bei der das Speicherzellenray gebildet ist, durchgeführt,
um Elektronen in den Floating-Gates in die Kanalregionen zu entladen.
Als ein Resultat werden alle Datenelemente, die in allen Speichertransistoren
von Speicherabspeicherungszellen in dem gesamten Speicherblock gespeichert sind,
auf „1”-Daten eingestellt. Mehrere oder alle Speicherblöcke
können simultan gelöscht werden.
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Nach
dem im Vorhergehenden beschriebenen simultanen Datenlöschungsschritt
wird das Programmierverfahren simultan für eine Mehrzahl
von Speichertransistoren, die mit einer ausgewählten Steuerungs-Gate-Leitung
verbunden sind, durchgeführt. Die Einheit von binären
Daten, die in die Speichertransistoren, die mit einer ausgewählten
Steuerungs-Gate-Leitung verbunden sind, zu programmieren sind, ist
allgemein als eine „Seite” von Daten definiert.
Die „Seiten”-Reihenfolge, in der die Daten in die
Speichertransistoren (Seiten) in dem Speicherblock programmiert
werden, basiert entweder auf einem System, bei dem die Daten in
einer zufälligen Reihenfolge programmiert werden (zufälliges
Programmierverfahren), oder auf einem System, bei dem die Daten
in einer Richtung aufeinanderfolgend programmiert werden (aufeinanderfolgendes
Programmierverfahren). Bei dem Verfahren eines aufeinanderfolgenden
Programmierens werden Daten allgemein hinsichtlich der Reihenfolge
von dem sourceseitigen Speichertransistor in aufeinanderfolgenden Seiten
programmiert.
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Wenn
eine hohe positive Spannung Vpgm (Programmierungsspannung von beispielsweise
20 V) an eine ausgewählte Steuerungs-Gate-Leitung bei dem
Verfahren eines simultanen Programmierens angelegt wird, werden
bei dem Fall von „0”-Daten Elektronen von dem
Kanal des Speichertransistors in das Floating-Gate injiziert (sogenanntes „0”-Programmieren
oder „0”-Schreiben). In diesem Fall wird eine
Injektion von Elektronen bei dem Fall von „1”-Daten
gesperrt (ein sogenanntes Programmierungssperren, „1”-Programmieren
oder „1”-Schreiben). Somit werden während
eines Schrei bens von zufälligen Daten in die Speichertransistoren
einer Seite zwei Typen von Datenprogrammieroperationen simultan
durchgeführt, und es ist notwendig, die Kanalspannung von
jedem Speichertransistor gemäß den Programmierungsdaten
desselben zu steuern. Bei dem Fall von „0”-Daten
wird beispielsweise die Kanalspannung niedrig gehalten, um ein starkes elektrisches
Feld an den Gate-Isolierfilm unter dem Floating-Gate anzulegen,
wenn die Programmierungsspannung Vpgm an das Steuerungs-Gate angelegt
wird. Bei dem Fall von „1”-Daten wird die Kanalspannung
angehoben, um das elektrische Feld, das an dem Gate-Isolierfilm
angelegt ist, schwach zu machen und eine Injektion von Elektronen
in das Floating-Gate zu sperren. Wenn die Kanalspannung unzureichend
angehoben ist, werden Elektronen injiziert, derart, dass die Schwellenspannung
des Speichertransistors, der dem „1”-Programmierverfahren auszusetzen
ist, geändert wird. Auf dieses Phänomen wird als „fehlerhaftes
Programmieren” oder „Schreibfehler” oder „Programmierungsstörung” Bezug
genommen. Um die Programmieroperation des Flash-EEPROM eines NICHT-UND-Typs
zu realisieren, ist es notwendig, eine Variation der Schwellenspannung
aufgrund eines fehlerhaften Programmierens in einen spezifizierten
Bereich zu unterdrücken, um keine fehlerhafte Operation
zu verursachen.
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Bei
einer herkömmlichen NICHT-UND-Flash-Speicher-Kette sind
die Auswahltransistoren SST und GST Standard-MOSFET-Transistoren,
die jeweils ein Steuerungs-Gate haben.
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Ein
Leckstrom kann in nicht ausgewählten Ketten in nicht ausgewählten
Blöcken während einer Leseoperation eines ausgewählten
Blocks auftreten, wodurch verursacht wird, dass ein Lesefehler auftritt. Es
ist daher notwendig, den Leckstrom des Auswahltransistors zu steuern.
Zu diesem Zweck wird herkömmlicherweise eine Schwellenspannungsimplantation
während einer Herstellung in der Auswahltransistorregion
durchgeführt, was zusätzliche (zum Beispiel Masken-,
Implantations-) Schritte bei einem Verfahren eines Herstellens des NICHT-UND-Flash-Speichers
erforderlich macht.
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Für
den Zweck eines dichten und genauen Steuerns von Schwellenspannungsverteilungen
von programmierten Speicherzellen wird oftmals ein inkrementeller
Stufen pulsprogrammier-(ISPP; ISPP = Incremental Step Pulse Programming)Modus
verwendet. Gemäß dem ISPP-Modus steigt eine Programmierspannung,
die an eine Wortleitung angelegt ist, während einer Wiederholung
von Schleifen eines Programmierzykluses stufenweise nach oben an.
Die Programmierspannung erhöht sich um ein vorbestimmtes
Stufeninkrement (ΔV), auf das ferner als eine „Anstiegsrate” Bezug
genommen ist. Währen der Programmierfolge erhöht
sich eine Zellenschwellenspannung einer programmierten Zelle mit
einer Rate, die für jede Programmierschleife vorbestimmt ist.
Ein Programmieren eines nicht flüchtigen Speichers mittels
des ISPP-Modus ist in dem
US-Patent Nr.
6,266,270 mit dem Titel „Non-Volatile Semiconductor
Memory and Programming Method of the Same” offenbart. Jede
Programmierschleife ist allgemein in Programmier- und Programmierungsverifizier-Perioden
geteilt. In der Programmierpenode werden Speicherzellen unter einer
gegebenen Vorspannungsbedingung, wie es in der Technik gut bekannt
ist, programmiert. In der Programmierungsverifizier-Periode werden
die Speicherzellen, die einmal programmiert wurden, verifiziert,
ob dieselben in den Zustand der Zielschwellenspannungen gebracht sind.
Die Programmierschleifen werden für eine vorbestimmte Zahl
von Malen wiederholt, bis alle Speicherzellen auf die Zielschwellenspannungen
vollständig programmiert sind. Wie gut bekannt ist, ist
die Programmierungsverifizier-Operation ähnlich zu einer
Leseoperation, außer dass die Lesedaten nicht zu außerhalb
der Vorrichtung ausgegeben werden.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Ein
Aspekt der Erfindung schafft NICHT-UND-Zelleneinheiten, die Auswahltransitoren (zum
Beispiel Kettenauswahltransistoren SST und/oder Masseauswahltransistoren
GST) aufweisen, die programmierbare Speichertransistoren sind. Die
Auswahltransistoren SST und GST können als Speichertransistoren
gebildet sein, die jeweils ein Floating-Gate zusätzlich
zu einem Steuerungs-Gate haben. Die Schwellenspannung Vth der Auswahltransistoren
SST und GST kann somit durch den Benutzer gesteuert werden, der
das Ausmaß, mit dem die Auswahltransistoren SST und GST
programmiert werden, steuern kann. Wenn Speicherabspeicherungszellen,
die zwischen den Auswahltransistoren SST und GST in der gleichen
NICHT-UND-Zelleneinheit angeordnet sind, als Speichertransistoren
gebildet sind, die jeweils zusätzlich zu einem Steuerungs-Gate
ein Floating-Gate haben, dann können herkömmlicherweise
notwendige Fertigungsschritte zum Erzeugen eines Stoßkontaktes
zwischen dem Steuerungs-Gate und einem Attrappen-(engl.: Dummy)Floating-Gate,
die in den Auswahltransistoren SST und GST gebildet sind, vermieden
werden. Da ferner der Kettenauswahltransistor SST und der Masseauswahltransistor
GST in jeder NICHT-UND-Zelleneinheit in jedem Speicherblock ein
zugriffsfähiger Lese-/Schreib-Speichertransistor wird,
können zusätzliche Daten in Auswahltransistoren
SST und GST in jedem Speicherblock gespeichert werden, so dass die
Kapazität von Flash-Speichern erhöht wird. Und
da die Gate-Längen der Steuerungs-Gates von Auswahltransistoren
gleich der Gate-Länge der Steuerungs-Gates der Speicherabspeicherungszellen
MC (MC0, MC1, MCi-2, MCi-1) sein können, kann die Integration
und Skalierbarkeit von NICHT-UND-Flash-Vorrichtungen verbessert sein.
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Ein
Aspekt der Erfindung schafft einen Flash-Speicher mit einer Mehrzahl
von Speicherblöcken, wobei jeder Speicherblock eine NICHT-UND-Zelleneinheit
aufweist, die einen ersten Auswahltransistor hat, der mit einer
Mehrzahl von Speicherzellen in Reihe geschaltet ist, die durch jeweilige
Wortleitungen gesteuert sind, wobei jede Speicherzelle ein Speichertransistor
ist, wobei der erste Auswahltransistor ein Speichertransistor ist. Jede
NICHT-UND-Zelleneinheit kann ferner einen zweiten Auswahltransistor
(zum Beispiel einen GST) aufweisen, der mit einer Mehrzahl von Speicherzellen
in Reihe geschaltet ist, und der zweite Auswahltransistor (zum Beispiel
GST) kann ebenfalls ein Speichertransistor sein. Jeder Speicherzellentransistor
kann ein Steuerungs-Gate und ein Floating-Gate aufweisen. Der erste
Auswahltransistor kann ein Kettenauswahltransistor SST sein, der
durch eine Kettenauswahlleitung SSL gesteuert ist, und der zweite Auswahltransistor
kann ein Masseauswahltransistor GST sein, der durch eine Masseauswahlleitung
gesteuert ist. Der erste Auswahltransistor, der ein Speichertransistor
ist, hat eine variabel programmierbare Schwellenspannung, und somit
muss die Schwellenspannung desselben nicht durch eine Implantation
zu der Zeit einer Herstellung fixiert werden.
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Ein
anderer Aspekt der Erfindung schafft ein Verfahren zum Programmieren
eines Flash-Speichers, der eine Mehrzahl von NICHT-UND-Zelleneinheiten
in jedem einer Mehrzahl von Speicherblöcken, eine Mehrzahl
von Speicherzellentransistoren in jeder NICHT-UND-Zelleneinheit,
die durch jeweilige Wortleitungen gesteuert sind, eine erste Auswahlleitung,
die mit einem ersten Auswahltransistor in jeder der NICHT-UND-Zelleneinheiten
in einem Speicherblock verbunden ist, hat, wobei jeder erste Auswahltransistor
ein Speichertransistor ist, der mit der Mehrzahl von Speicherzellentransistoren
in jeder NICHT-UND-Zelleneinheit in Reihe geschaltet ist. Das Verfahren
weist ein simultanes (Mengen-)Löschen von allen Speicherzellentransistoren
in dem ersten Speicherblock unter der Mehrzahl von Speicherblöcken
(oder in allen Speicherblöcken), dann ein Programmieren
von allen Speicherzellentransistoren, die mit einer ersten Wortleitung
in dem ersten Speicherblock verbunden sind, dann ein Programmieren
und eine Programmierungssperrung aller ersten Auswahltransistoren
(zum Beispiel Kettenauswahltransistoren SST) in jeder NICHT-UND-Zelleneinheit
des ersten Speicherblocks auf. Das Verfahren weist ferner vorzugsweise
ein Verifizieren der Schwellenspannung von jedem ersten Auswahltransistor
(zum Beispiel Kettenauswahltransistoren SST) auf, um eine vorbestimmte
Schwellenspannung zu haben. Die Speicherzellentransistoren des Flash-Speichers
können Speichertransistoren des Floating-Gate-Typs sein,
und die ersten Auswahltransistoren (zum Beispiel Kettenauswahltransistoren
SST) und ferner die zweiten Auswahltransistoren (zum Beispiel Masseauswahltransistoren
GST) können Speichertransistoren des Floating-Gate-Typs sein.
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Ein
anderer Aspekt der Erfindung schafft ein Festkörperspeichermodul
für ein Computersystem, wobei das Modul ein Gehäuse,
einen Schnittstellenverbinder an dem Gehäuse, eine Flash-Speichersteuerung,
die sich innerhalb des Gehäuses befindet, und eine integrierte
Schaltung aufweist, die die NICHT-UND-Zelleneinheiten aufweist,
die die Kettenauswahltransistoren SST und/oder Masseauswahltransistoren
GST, die Speichertransistoren (zum Beispiel des Floating-Gate-Typs)
sind, aufweisen. Der Schnittstellenverbinder kann ein IDE-Schnittstellenverbinder,
der eine IDE-Schnittstelle mit vierzig Stiften und einen Leistungsverbinder
aufweist, sein, oder das Gehäuse kann einen SD-Karten-Formfaktor haben,
und der Schnittstellenverbinder hat acht Anschlussflächen
für einen elektrischen Kontakt. Das Gehäuse kann
alternativ den Formfaktor eines MS (= Memory Stick = Speicherstift),
einer CF (= Compact Flash = Kompakt-Flash), einer SMC (= Smart Media =
intelligentes Medium), einer MMC (= multi media = Multimedia), einer
SD (= Secure Digital = Sicher Digital) oder einer XD (XD-Picture
Card; XD-Picture Card = XD-Bildkarte) haben.
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Ein
anderer Aspekt der Erfindung schafft ein Computersystem, das das
Festkörperspeichermodul aufweist. Das Computersystem kann
ein Personalcomputer (PC), ein persönlicher digitaler Assistent (PDA),
ein MP3-Spieler, eine digitale Audioaufzeichnungsvorrichtung, ein
kugelschreiberförmiger Computer, eine digitale Kamera oder
eine Videoaufzeichnungsvorrichtung sein.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die
vorhergehenden und andere Merkmale von exemplarischen Ausführungsbeispielen
der vorliegenden Erfindung werden Fachleuten durch Bezugnahme auf
die folgende detaillierte Beschreibung ohne weiteres offensichtlich,
wenn dieselbe in Verbindung mit den beigefügten Zeichnungen
betrachtet wird. Es zeigen:
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1 ein
Blockdiagramm eines Flash-Speichers 100 gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung, der mit
einer Host-(externen)Vorrichtung 200 verbunden ist;
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2 ein
Blockdiagramm eines Speicherblocks (MB) innerhalb des Speicherzellenarrays (110)
in dem Flash-Speicher 100 von 1;
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3 eine
Seitenquerschnittsansicht einer NICHT-UND-Zelleneinheit in einer
integrierten Schaltung gemäß einem exemplarischen
Ausführungsbeispiel der vorliegenden Erfindung entlang
einer Schnittlinie 112–113 in dem Speicherblock
(MB) innerhalb des Speicherzellenarrays 110 in dem Flash-Speicher 100 von 1;
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4 ein
Flussdiagramm, das ein Verfahren eines inkrementellen Stufenpulsprogrammierens (ISPP;
ISPP = Incremental Step Pulse Programming) von Kettenauswahltransistoren
SSL und/oder Masseauswahltransistoren GSL in der NICHT-UND-Zelleneinheit
von 3 darstellt;
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5 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
wobei eine Massespannung während des Schritts S100 einer „Löschung
aller Speicherblöcke” von 4 angelegt ist;
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6 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
wobei eine gepulste Spannung Vpgm während eines Schritts
S110 eines „Ein-Puls-Programmierens” von Speicherzellen
von 4 angelegt ist;
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7 ein
Flussdiagramm, das ein Verfahren zum Durchführen eines
Schritts S120 von 4 durch ein inkrementelles Stufenpulsprogrammieren (ISPP)
von Ketten- und/oder Masseauswahltransistoren (SST und/oder GST)
blockweise in dem Flash-Speicher 100 von 1 darstellt;
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8 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die in einem Stromspeicherblock (BN) während des
Schritts eines „SST-Programmierens” S220 von 7 angelegt
sind, darstellt;
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9 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die in einem Stromspeicherblock (BN) während des
Schritts S230 eines „Verifizierens der SST-Vth” von 7 angelegt
sind, darstellt;
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10 eine
grafische Darstellung der Verteilung von verifizierten Schwellenspannungen
Vth in den programmierbaren Kettenauswahltransistoren SST in dem
NICHT-UND-Flash-Speicher von 3 und deren
Dateninhalt, wenn 1-Bit(Binär-)Daten aufgezeichnet werden;
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11 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die während eines „SST-PGM-Sperrungs”-Betriebsmodus
angelegt sind, darstellt;
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12 eine
grafische Darstellung, die die Beziehung zwischen der Pulsdauer
und einer Schwellenspannung Vth der programmierbaren Kettenauswahltransistoren
SST darstellt;
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13 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die während eines anderen „SST-PGM-Sperungs”-Betriebsmodus
angelegt sind, darstellt;
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14 ein
Flussdiagramm, das ein Verfahren eines inkrementellen Stufenpulsprogrammierens (ISPP)
von Masseauswahltransistoren GST in der NICHT-UND-Zelleneinheit
von 3 blockweise in den Speicherblöcken (MB)
innerhalb des Speicherzellenarrays 110 in dem Flash-Speicher 100 von 1 darstellt;
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15 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die während des „GST-Programmier”-Schrittes S320
von 14 angelegt sind, um Daten „0” zu schreiben,
darstellt;
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16 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die während des Schritts 330 eines „Verifizierens
einer GST-Vth” von 14 angelegt
sind, darstellt;
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17 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die während eines „GST-PGM-Sperrungs”-Betriebsmodus
angelegt sind, um Daten „1” zu schreiben, darstellt;
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18 ein
Flussdiagramm, das ein Verfahren eines inkrementellen Stufenpulsprogrammierens (ISPP)
von Masseauswahltransistoren GSL in der NICHT-UND-Zelleneinheit
von 3 blockweise in den Speicherblöcken (MB)
innerhalb des Speicherzellenarrays 110 in dem Flash-Speicher 100 von 1 darstellt;
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19 ein
Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die für ein „Ein-Puls”-Programmieren
von Masseauswahltransistoren GST während eines Schritts S410
von 18 angelegt sind, darstellt;
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20 ein
Schaltungsdiagramm eines Speicherblocks, der eine NICHT-UND-Zelleneinheit 111' aufweist,
die einen programmierbaren Kettenauswahltransistor SST und einen
nicht programmierbaren Masseauswahltransistor SST gemäß einem exemplarischen
Ausführungsbeispiel der vorliegenden Erfindung hat;
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21 eine
Seitenquerschnittsansicht einer NICHT-UND-Zelleneinheit 111' in
einer integrierten Schaltung gemäß dem Ausfüh rungsbeispiel
der vorliegenden Erfindung von 20 entlang
einer Schnittlinie 114–115;
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22 ein
Schaltungsdiagramm eines Speicherblocks, der eine NICHT-UND-Zelleneinheit 111'' aufweist,
die einen programmierbaren Masseauswahltransistor gemäß einem
anderen Ausführungsbeispiel der vorliegenden Erfindung
hat;
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23 eine
Seitenquerschnittsansicht einer NICHT-UND-Zelleneinheit 111'' in
einer integrierten Schaltung gemäß dem anderen
Ausführungsbeispiel der vorliegenden Erfindung entlang
einer Schnittlinie 116–117 in 22;
und
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24 ein
Blockdiagramm eines Computersystems, das eine entfernbare Speicherkarte 1210 aufweist,
die einen Flash-Speicher 10 von 1 aufweist.
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DETAILLIERTE BESCHREIBUNG
VON EXEMPLARISCHEN AUSFÜHRUNGSBEISPIELEN
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1 ist
ein Blockdiagramm eines Flash-Speichers 100 (zum Beispiel
einer Flash-Speicherkarte oder einer Festkörperplatte)
gemäß einem Ausführungsbeispiel der vorliegenden
Erfindung, die mit einer Gastgeber-(engl. Host)(externen)Vorrichtung 200 verbunden
ist. Die entfernbare Speicherkarte 100 wird typischerweise
ein Gehäuse haben, das einen vorbestimmten Formfaktor und
eine Schnittstelle hat, wie zum Beispiel SD (= secure digital =
sicher digital), MS (= Memory Stick = Speicherstift), CF (= Compact
Flash = Kompakt-Flash), SMC (= Smart Media = intelligentes Medium),
MMC (= Multi Media = Multimedia) oder XD (XD-Picture Card; XD-Picture Card
= XD-Bildkarte), PCMCIA, CardBus, IDE, EIDE, SATA, SCSI, universeller
serieller Bus, zum Beispiel ein USB-Flash-Laufwerk etc.
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Die
Speicherkarte 100 weist ferner eine Speichersteuerung (nicht
gezeigt) auf, die einen Datenfluss steuert und zwischen einer Speicher-Eingangs-/Ausgangs-Schnittstelle 160 und
den Flash-Speichertransistoren (in dem Speicherzellenarray 110)
befiehlt. Einige Beispiele der externen Vorrichtung 200 weisen
Personalcomputer, Dateiserver, Peripherievorrichtungen, drahtlose
Vorrichtungen, digitale Kameras, persönliche digitale Assistenten
(PDA), MP3-Audiospieler, MPEG-Videospieler und Audioaufzeichnungsvorrichtungen
auf. Es ist für Fachleute erkennbar, dass eine zusätzliche
Schaltungsanordnung und Steuerungssignale vorgesehen sein können,
und dass das Computersystem von 1 vereinfacht
wurde.
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Der
Flash-Speicher 100 weist ein Speicherzellenarray 110,
einen Reihen-(X-)Auswähler 120, einen Registerblock 130,
eine Eingangs-/Ausgangs-Schnittstelle 160, einen Spannungsgenerator 150 und
eine Steuerungslogik 140 auf. Der Registerblock (ein Daten-Eingangs-/Ausgangs-Puffer) 130 speichert
Programmierungsdaten zwischen, ermittelt und speichert Daten zu
der Auslesezeit. Der Spannungsgenerator (Anhebungsvorrichtungsschaltung) 150 erzeugt
und generiert die Programmierungsspannung Vpgm, eine Mehrzahl von
unterschiedlichen Zwischenspannungen (zum Beispiel Vpass1 bis Vpassn)
und eine Bitleitungsspannung Vb1 aus der Leistungsversorgungsspannung.
Der Reihen-(X-)Auswähler 120 versorgt den Spannungsgenerator 150 mit
einem Steuerungssignal, und derselbe wird mit der Programmierungsspannung
Vpgm und den Zwischenspannungen Vpass1 bis Vpassn versorgt.
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2 ist
ein Blockdiagramm eines extrahierten Hauptabschnitts des Flash-Speichers 100 von 1,
das einen Speicherblock (MB) innerhalb des Speicherzellenarrays 110 darstellt.
In 1 und 2 sind lediglich die Schaltungen,
die für ein Erläutern des Ausführungsbeispiels
erforderlich sind, gezeigt. Es sei bemerkt, dass ein Adresspuffer
und eine Taktgeneratorschaltung und dergleichen, die verwendet werden,
um die Speichervorrichtung zu betreiben, Fachleuten bekannt sind
und nicht gezeigt sind.
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Bezug
nehmend auf 1 und 2 sind in einem
Speicherzellenarray 110 NICHT-UND-Zelleneinheiten 111 in
Reihen- und Spaltenrichtungen in einer Matrixform angeordnet und
mit Steuerungs-Gate-Leitungen (zum Beispiel Wortleitungen WL0– WLi-1),
Bitleitungen (BL0, BL1, BL2... BLj-1), Ketten-
und Masseauswahlleitungen (SSL, GSL) und Quellenleitungen (CSL)
verbunden. Die Reihenauswahlschaltung (XSEL) decodiert ein Reihenadresssignal
und gibt verschiedene Spannungen aus, die verwendet werden, um die
Speicherabspeicherungszellen (MC0, MC1, MCi-2, MCi-1) in den NICHT-UND-Zelleneinheiten 111 in
dem Speicherzellenarray basierend auf der Spannung, die von einer
Anhebungsvorrichtungsschaltung (nicht gezeigt) zugeführt
wird, selektiv zu aktivieren. Ausgewählte der Steuerungs-Gate-Leitungen
(WL0–WLi-1)
und Auswahl-Gate-Leitungen (SSL, GSL) in dem Speicherzellenarray 110 werden
ausgewählt. Die Bitleitungen (BL0, BL1, BL2... BLj-1) nehmen ferner die Bitleitungsspannung
Vb1 von dem Spannungsgenerator (der Anhebungsvorrichtungsschaltung) 150 auf und
versorgen die Spalte der ausgewählten NICHT-UND-Zelleneinheit,
die durch den Spaltendecodierer (nicht gezeigt) ausgewählt
wird, mit der Spannung.
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Bei
dem Fall eines Programmierens werden Spannungen, wie zum Beispiel
die Programmierungsspannung Vpgm, die Zwischenspannungen Vpass1
bis Vpassn und die Bitleitungsspannung Vb1 aus der Leistungsversorgungsspannung
durch den Spannungsgenerator 150 generiert. Die vorhergehenden
Spannungen werden über den Reihenauswähler 120 an
die Steuerungs-Gate-Leitungen (WL0–WLi-1) und Auswahl-Gate-Leitungen (SSL, GSL)
und eine Source-Leitung des ausgewählten Speicherblocks
(MB) angelegt, und Daten werden in einen ausgewählten Speichertransistor
programmiert. Die Programmierungsspannung Vpgm wird an die ausgewählte
Steuerungs-Gate-Leitung angelegt, und die Typen von Spannungen,
die an die nicht ausgewählten Steuerungs-Gate-Leitungen
angelegt werden, und die Weise eines Anlegens der Spannungen an
die nicht ausgewählten Steuerungs-Gate-Leitungen variieren
abhängig von der Position der Steuerungs-Gate-Leitung in
dem ausgewählten Speicherblock (MB). Die Speicherabspeicherungszellen (MC0,
MC1, MCi-2, MCi-1) können Speichertransistoren des Floating-Gate-Typs
sein, und in diesem Fall können die Auswahltransistoren
SST und GST ferner Speichertransistoren des Floating-Gate-Typs sein, und
es gibt daher in den Auswahltransistoren SST und GST keinen Stoßkontakt
zwischen dem Steuerungs-Gate und dem Floating-Gate.
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3 ist
eine Seitenquerschnittsansicht einer NICHT-UND-Zelleneinheit 111,
die in einer integrierten Schaltung gemäß einem
ersten Ausführungsbeispiel der vorliegenden Erfindung entlang
einer Auswahlleitung 112–113 in dem Speicherblock (MB)
innerhalb des Speicherzellenarrays 110 in dem Flash-Speicher 100 von 1 gebildet
ist. Die NICHT-UND-Zelleneinheit 111 ist an einem Halbleitersubstrat 100-1 gebildet.
Der Kanal der NICHT-UND-Zelleneinheit 111 ist in dem Halbleitersubstrat 100-1 zwischen
den Auswahltransistoren SST und GST gebildet. Der Kanal der NICHT-UND-Zelleneinheit 111 kann
von Kanälen von anderen benachbarten NICHT-UND-Zelleneinheiten durch
eine Flachgrabentrennung (STI; STI = Shallow Trench Isolation) (nicht
gezeigt) getrennt sein, die ein Leck eines elektrischen Stroms zwischen
benachbarten Halbleitervorrichtungskomponenten verhindert. Bei diesem
exemplarischen Ausführungsbeispiel sind sowohl der Kettenauswahltransistor
SST als auch der Masseauswahltransistor GST Speichertransistoren.
Der Kettenauswahltransistor SST hat somit ein Steuerungs-Gate (SSL)
und ein Floating-Gate (SST-FG). Und der Masseauswahltransistor GST
hat ein Steuerungs-Gate (GSL) und ein Floating-Gate (GST-FG).
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Die
Speicherabspeicherungszellen MC (MC0, MC1, MCi-2, MCi-1) können
Speichertransistoren des Floating-Gate-Typs sein, die jeweils ein Floating-Gate
MC-FG haben, und in diesem Fall können die Auswahltransistoren
SST und GST Speichertransistoren des Floating-Gate-Typs sein, und
es gibt keinen Stoßkontakt zwischen den Steuerungs-Gates (SSL,
GSL) und den Floating-Gates (SST-FG, GST-FG) in den Auswahltransistoren
SST und GST.
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Bei
herkömmlichen NICHT-UND-Zelleneinheiten ist die Gate-Länge
der Steuerungs-Gates von Auswahltransistoren länger als
die Gate-Länge von Steuerungs-Gates von Speicherabspeicherungszellen
MC (MC0, MC1, MCi-2, MCi-1), die mit Wortleitungen WL verbunden
sind, da Auswahltransistoren normalerweise auf einem Dotieren während
einer Herstellung, um eine geeignete Schwellenspannung Vth zu erreichen,
beruhen. Gemäß einem exemplarischen Ausführungsbeispiel
der Erfindung sind die Auswahltransistoren programmierbare Speichertransistoren,
und die Gate-Längen der Steuerungs-Gates von Auswahltransistoren
können gleich der Gate-Länge der Steuerungs-Gates
der Speicherabspeicherungszellen MC (MC0, MC1, MCi-2, MCi-1) sein.
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4 ist
ein Flussdiagramm, das ein Verfahren eines inkrementellen Stufenpulsprogrammierens (ISPP)
von Kettenauswahltransistoren SSL und/oder Masseauswahltransistoren
GSL in der NICHT-UND-Zelleneinheit von 3 blockweise
in den Speicherblöcken (MB) innerhalb des Speicherzellenarrays 110 in
dem Flash-Speicher 100 von 1 darstellt.
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Jede
Speicherabspeicherungszelle (Speichertransistoren (MC0, MC1, MCi-2,
MCi-1) ist fähig, Binärdaten (das heißt „Programmierungs”-Daten „0”, die
eine hohe Schwellenspannung mit sich bringen, die darstellt, dass
Elektronen in das Floating-Gate von einem Kanal desselben injiziert
wurden, und „Löschungs”- oder „Sperrungs”-Daten „1”,
die eine niedrige Schwellenspannung mit sich bringen, die darstellt,
dass Elektronen von dem Floating-Gate in den Kanal entladen wurden)
zu speichern. Vor einem Datenschreiben werden Daten, die in allen
Speicherabspeicherungszellen (Speichertransistoren MC0, MC1, MCi-2,
MCi-1) des Speicherblocks gespeichert sind, vorher gemeinsam gelöscht.
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Im
Allgemeinen besteht eine bevorzugte Folge von Operationen darin,
alle Speicherabspeicherungszellen (Speichertransistoren MC0, MC1,
MCi-2, MCi-1) und alle Kettenauswahltransistoren (SST) und/oder
Masseauswahltransistoren (GST) in allen (oder einer Mehrzahl von)
Speicherblöcken (MB) zu löschen S100 (siehe Löschvorspannungen,
die in 5 angelegt sind), und als Nächstes die
Speicherabspeicherungszellen in dem Speicherzellenarray blockweise
zu programmieren S110 (siehe die Spannungen, die in 6 angelegt
sind), und schließlich Kettenauswahltransistoren (SST)
und/oder Masseauswahltransistoren (GST) blockweise in jedem der programmierten
Speicherblöcke zu programmieren S120 (zum Beispiel gemäß aufgenommenen
Daten und durch das in 7 dargestellte Verfahren).
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5 ist
ein Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
wobei die Massespannung während eines Betriebsmodus eines „Löschens
aller Blöcke” angelegt ist. Bei dem Schritt S100
von 4 werden alle Speicherzellentransistoren in einem
Speicherblock gemeinsam gelöscht. Dies wird durch Anlegen
einer niedrigen Spannung Vss (zum Beispiel Masse, 0 Volt) an alle
Steuerungs-Gate-Leitungen (Wortleitungen WL0–WLi-1) eines ausgewählten Speicherblocks
durchgeführt, während eine positive angehobene
Spannung (Löschungsspannung Vers) an eine Quelle eines
p-Typs (PWELL) der NICHT-UND-Kette angelegt wird, um zu verursachen,
dass Elektronen in dem jeweiligen Floating-Gates der Speicherabspeicherungszellen (Speichertransistoren
MC0, MC1, MCi-2, MCi-1) in ihre NICHT-UND-Kettenkanäle
entladen werden. Die Source-Leitung (CSL) und die Bitleitungen (BL0, BL1,
BL2... BLj-1) sind unterdessen schwebend.
Daten in allen Speicherabspeicherungszellen (Speichertransistoren
MC0, MC1, MCi-2, MCi-1) des NICHT-UND-Speicherblocks werden somit
auf „1” (gelöschter Zustand) eingestellt.
Diese Vorspannungsbedingungen können simultan auf mehrere oder
alle Speicherblöcke MB in dem Speicherzellenarray 110 des
Speichers 100 angewendet werden, was in der Mengenlöschung
von mehreren oder allen Speicherblöcken resultiert.
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Während
dieses Löschungsschritts S100 wird die niedrige Spannung
Vss (zum Beispiel Masse, 0 Volt) ebenfalls an die Kettenauswahlleitungen (SSL)
und die Masseauswahlleitungen (GSL) angelegt, während die
positive angehobene Spannung (Löschungsspannung Vres) an
die Quelle eines p-Typ (PWELL) angelegt wird. Der Kettenauswahltrarisistor
(SST) und der Masseauswahltransistor (GST), die Speichertransistoren
sind, die Floating-Gates aufweisen, werden somit ebenfalls gelöscht
(auf „1” eingestellt).
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6 ist
ein Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
wobei eine gepulste Spannung Vpgm während eines „Ein-Puls-Programmierens” von
Speicherabspeicherungszellen bei dem Schritt S110 von 4 angelegt wird.
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Nach
dem Schritt S100 in 4 eines gemeinsamen Löschens
von allen Daten in den jeweiligen NICHT-UND-Ketten von einem oder
mehreren Speicherblöcken kann ein Datenschreibschritt S110 durch
aufeinanderfolgendes Schreiben mit einem Puls pro Seite in die Speicherabspeicherungszellen in
den Seiten von jedem Speicherblock startend mit den Speicherabspeicherungszellen,
die in der Seite entlang der Steuerungs-Gate-Leitung (Wortleitung WL0),
die am nächsten zu der Source-Leitung (CSL) ist, angeordnet
sind, durchgeführt werden. Bei dem Fall eines Schreibens
von „0”-Daten in eine Speicherabspeicherungszelle
werden, wenn eine positive angehobene (Programmier-) Spannung Vpgm
an eine ausgewählte Wortleitung (zum Beispiel WL0) angelegt
ist, Elektronen in ein Floating-Gate des ausgewählten Speichertransistors
(zum Beispiel MC0) von dem Kanal der jeweiligen NICHT-UND-Kette
injiziert (ein sogenanntes „0-Schreiben”). Bei
dem Fall eines „1”-Datenschreibens wird eine Elektroneninjektion gesperrt
(eine sogenannte „Schreibsperrung” oder ein „Eins”-Schreiben).
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Ein
Datenschreiben in die jeweiligen Speicherabspeicherungszellen jeder
NICHT-UND-Kette kann durch Steuern des Kanalpotenzials einer ausgewählten
Speicherabspeicherungszelle abhängig davon durchgeführt
werden, ob Daten „0” oder „1” in diese
hineinzuschreiben sind. Bei dem Fall eines Daten-„0”-Schreibens
wird beispielsweise das Kanalpotenzial niedrig gehalten. Wenn somit
die Schreibspannung an das Steuerungs-Gate der ausgewählten
Speicherabspeicherungszelle (zum Beispiel MC0) angelegt wird, wird
das Floating-Gate derselben angehoben, um dadurch eine Elektroneninjektion
in das Floating-Gate zu verursachen. Bei dem Fall eines „1”-Datenschreibens
(oder einer Schreibsperrung) wird das Kanalpotenzial angehoben,
um dadurch eine Elektroneninjektion in das Floating-Gate zu sperren.
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Es
gibt verschiedene Systeme zum Steuern von Kanalpotenzialen bei dem
Fall eines Datenschreibens. Ein Selbstanhebungssystem wird verwendet,
bei dem, wenn „1”-Daten zu schreiben sind, der
Kanal einer ausgewählten Speicherabspeicherungszelle in
einen Schwebezustand platziert wird und das Kanalpotenzial durch
ein kapazitives Koppeln des Kanals mit dem Steuerungs-Gate angehoben
wird. Insbesondere wird, bevor die Schreibspannung an die Steuerungs-Gate-Leitung
einer speziellen Speicherabspeicherungszelle (zum Beispiel WL0)
angelegt wird, Vss oder Vdd an die Bitleitung derselben abhängig
von Schreibdaten „0” oder „1”, um
einen ausgewählten Gate-Transistor (zum Beispiel MC0) auf
der Bitleitungsseite einzuschalten, und um einen ausgewählten
Gate-Transistor auf der Source-Seite auszuschalten, angelegt. Wenn
somit „0”-Daten zu schreiben sind, wird Vss zu
dem NICHT-UND-Zellenkanal übertragen. Wenn „1”-Daten
zu schreiben sind, wird der NICHT-UND-Zellenkanal auf ein Potenzial
gleich der Spannung (beispielsweise Vdd+.alpha.), die an das Gate
des ausgewählten Gate-Transistors angelegt ist, minus der Schwellenspannung
des ausgewählten Gate-Transistors, voraufgeladen, um den
NICHT-UND-Zellenkanal in einem Schwebezustand zu platzieren.
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Ein
lokales Selbst-Anhebungs-(LSB; LSB = Lokal Self-Boost) System wird
ferner verwendet, bei dem zwei Speicherabspeicherungszellen, die
jeweils auf jeder Seite einer ausgewählten Speicherabspeicherungszelle
angeordnet sind, ausgeschaltet werden. Lediglich der Kanal der ausgewählten
Speicherabspeicherungszelle wird somit in einem Schwebezustand platziert,
bei dem derselbe von anderen Speicherabspeicherungszellen abgeschnitten
wird, um dadurch den Kanal der ausgewählten Speicherabspeicherungszelle
anzuheben.
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7 ist
ein Flussdiagramm, das ein Verfahren zum Durchführen eines
Schritts S120 von 4 darstellt. Die Kettenauswahltransistoren
(SST) und/oder Masseauswahltransistoren (GST) werden blockweise
unter den Speicherblöcken (MB) innerhalb des Speicherzellenarrays 110 in
dem Flash-Speicher 100 von 1 inkrementell
stufenpulsprogrammiert (ISPP).
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Bei
einem Initialisierungsschritt S200 wird die Speicherblockzahl (Zähler)
BN auf null initialisiert. Die Speicherblockzahl (Zähler)
BN wird jedes Mal inkrementiert (S250), wenn die Schritte S210,
S220, S230 bei dem aktuellen Speicherblock durchgeführt werden,
bis alle Speicherblöcke (S240, JA-Zweig) verarbeitet wurden.
Bei dem Schritt S210 werden Daten für keine Speicherung
in den Speicherabspeicherungszellen (Speicherzellentransistoren
MC0, MC1, MCi-2, MCi-1) des Flash-Speichers 100 von 1 durch
den Flash-Speicher 100 von 1 aufgenommen.
Bei dem Programmierschritt S220 werden als Nächstes die
Kettenauswahltransistoren SSC in einem aktuellen Speicherblock (Speicherblockzahl
BN) durch Anlegen der aufgenommenen Daten und der Vorspannungen,
wie in 8 oder 11 (oder 13)
dargestellt ist, (mit „0”- oder „1”-Daten)
programmiert. Als Nächstes werden bei dem Verifizierungsschritt
S230 die gerade programmierten Kettenauswahltransistoren SST gelesen,
und es wird bestimmt, ob die programmierten Kettenauswahltransistoren
SST in dem aktuellen Speicherblock (Speicherblockzahl BN) eine passende
Schwellenspannung Vth haben. Wenn nicht (NEIN-Zweig von S230), dann
werden die Kettenauswahltransistoren SST in einem aktuellen Speicherblock
(Speicherblockzahl BN) gemäß den gleichen aufgenommenen Daten
neu programmiert. Wenn die Kettenauswahltransistoren SST in einem
aktuellen Speicherblock (Speicherblockzahl BN) als die passende
Schwellenspannung habend verifiziert werden (siehe 9, 10)
(JA-Zweig von S230), dann wird die Speicherblockzahl (Zähler)
BN inkrementiert (S250), und die Schritte S210, S220, S230 werden
bei den Kettenauswahltransistoren SST in dem nächsten Speicherblock
durchgeführt.
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8 ist
ein Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die an einen aktuellen Speicherblock (BN) während
eines Schritts S220 eines „SST-Programmierens” von 7 angelegt
werden, darstellt. Die Kettenauswahltransistoren SST in jedem Block
können Binärdaten (zum Beispiel „Programmierungs”-Daten „0”,
die eine hohe Schwellenspannung mit sich bringen, die darstellt,
dass Elektronen von einem Kanal desselben in das Floating-Gate injiziert
wurden, und „Löschungs”- oder „Sperrungs”-Daten „1”,
die eine niedrige Schwellenspannung mit sich bringen, die darstellt,
dass Elektronen aus dem Floating-Gate in den Kanal entladen wurden)
speichern und werden durch Anlegen der aufgenommenen Daten und der Vorspannungen,
wie in 8, 11, 12 dargestellt
ist, programmiert.
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Während
des Schritts S220 eines „SST-Programmierens” von 7 wird
eine Massespannung (0 V) an alle Steuerungs-Gate-Leitungen (zum
Beispiel Wortleitungen WL0–WLi-1) und an das/die Steuerungs-Gate/-Leitung
(GSL) des Masseauswahltransistors (GST) angelegt, und die Massespannung
(0 V) wird an die Bitleitung BL und an die Source-Leitung CSL angelegt.
Die Programmierungsspannung Vpgm ist an die Kettenauswahlleitung
SSL und an die Steuerungs-Gates von allen Kettenauswahltransistoren
SST in dem Speicherblock angelegt. Alle Kettenauswahltransistoren
SST in dem aktuellen Speicherblock können somit programmiert
werden, um eine gewünschte Schwellenspannung Vth zu haben,
zum Beispiel mit darin gespeicherten „0”-Daten.
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9 ist
ein Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen darstellt, die in einem aktuellen Speicherblock (BN)
während des Schritts 230 eines „Verifizierens
einer SST-Vth” von 7 angelegt
sind.
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Während
des Schritts S230 eines „Verifizierens einer SST-Vth” von 7 wird
eine Verifizierspannung VVFY an die Kettenauswahlleitung
SSL und die Steuerungs-Gates von allen Kettenauswahltransistoren
SST in dem aktuellen Speicherblock BN angelegt. Die Massespannung
(0 V) wird unterdessen an die Source-Leitung CSL an dem anderen Ende
der NICHT-UND-Kette angelegt, und eine Massespannung (0 V) oder
eine Lesefreigabespannung Vread wird an die Steuerungs-Gates von
allen Speicherabspeicherungszellen (Speichertransistoren MC0, MC1,
MCi-2, MCi-1) und an das/die Steuerungs-Gate/-Leitung (GSL) des
Masseauswahltransistors (GST) angelegt. Wenn die tatsächlich
programmierte Schwellenspannung Vth der Kettenauswahltransistoren
SST in dem aktuellen Speicherblock BN kleiner als die angelegte
Verifizierspannung VVFY ist, kann das Spanungsausgangssignal
an der Bitleitung BL auf Masse (0 V) eingestellt sein, und die Verifizierung
kann fehlschlagen („NEIN”-Zweig bei Schritt S230
von 7). Wenn die tatsächlich programmierte
Schwellenwertspannung Vth der Kettenauswahltransistoren SST in dem
aktuellen Speicherblock BN größer als die angelegte
Verifizierspannung VVFY ist, dann kann die
Spannung, die an der Bitleitung BL erzeugt wird, auf der hohen Spannung
Vcc verbleiben, und die Verifizierung kann genehmigt werden („JA”-Zweig
von Schritt S230 von 7).
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12 ist
eine grafische Darstellung, die die Beziehung zwischen der Pulsdauer
und der Schwellenspannung Vth der programmierbaren Kettenauswahltransistoren
SST darstellt. Wie in 12 dargestellt ist, kann die
programmierte Schwellenspannung Vth der programmierbaren Kettenauswahltransistoren
SST inkrementell erhöht werden (siehe vertikal gekrümmte
Pfeile), indem eine gepulste Programmierspannung Vpgm wiederholt
wird, wie es durch den wiederholbaren Programmierschritt S220 in 7 angegeben
ist. Wenn somit bei dem Schritt S230 von 7 die tatsächlich
programmierte Schwellenspannung Vth der Kettenauswahltransistoren
SST in dem aktuellen Speicherblock BN kleiner als die angelegte
Verifizierspannung VVFY ist, und die Verifizierung
fehlschlägt („NEIN”-Zweig von Schritt S230
von 7), kann der Puls des Programmierschrittes S220
von 7 wiederholt werden, bis die tatsächliche
Schwellenspannung inkrementell zu einem Wert erhöht ist,
der ausreichend hoch ist, dass die programmierbaren Kettenauswahltransistoren SST
durch den Verifizierungsschritt S230 von 7 genehmigt
werden („NEIN”-Zweig von Schritt 230 von 7).
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10 ist
eine grafische Darstellung der Verteilung von verifizierten programmierten
Schwellenspannungen Vth des programmierbaren Kettenauswahltransistors
SST in dem NICHT-UND-Flash-Speicher von 3 und deren Dateninhalt,
wenn Ein-Bit-(Binär-)Daten, die zwei Werte („Löschung/Sperrung” und „Programmierung”) haben,
aufgezeichnet werden. In 10 gibt
die Abszisse die tatsächlichen Schwellenspannungen Vth an,
und die Ordinate gibt die Verteilungshäufigkeit von Speichertransistoren
bei der Schwellenspannung Vth an. Wie in 10 angegeben
ist, sind folgend einem Verifizierungsschritt (9 und
Schritt 230 von 7) alle programmierten Schwellenspannungen
Vth eines programmierbaren Kettenauswahltransistors SST größer
als die Verifizierspannung VVFY (9 und „JA”-Zweig
von Schritt 230 von 7). Wenn
alle programmierbaren Kettenauswahltransistoren SST in einem Speicherblock
programmiert sind, dann haben alle solche programmierbaren Kettenauswahltransistoren
SST eine gewünschte Schwellenspannung Vth.
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11 ist
ein Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen darstellt, die während eines „SST-PGM-Sperrungs”-Betriebsmodus
angelegt werden. Wie im Vorhergehenden bemerkt ist, können
zufällige Daten in den programmierbaren Kettenauswahltransistoren SST
gespeichert werden. Ein Benutzer kann somit wünschen, „1”-(Löschungs-/Sperrungs-)Daten
in programmierbaren Kettenauswahltransistoren SST zu speichern (zu
lassen). Die „Löschungs”- oder „Sperrungs”-Daten „1” sind
durch eine niedrige Schwellenspannung Vth, die darstellt, dass Elektronen
von dem Floating-Gate in den Kanal injiziert wurden) angegeben.
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Während
des „SST-PGM-Sperrungs”-Betriebsmodus wird eine
Massespannung (0 V) an alle Steuerungs-Gate-Leitungen (zum Beispiel
Wortleitungen WL0–WLi-1)
und an das/die Steuerungs-Gate/-Leitungen (GSL) des Masseauswahltransistors
(GST) angelegt, und die Massespannung (0 V) wird an die Source-Leitung
CSL angelegt. Eine Spannung V1, die Daten „1” angibt,
wird jedoch an die Bitleitung BL angelegt, und V1 ist größer
als die Massespannung (0 V). Die Spannung von V1 kann ohne ein Ändern eines
Registers angelegt werden. Die Programmierungsspannung Vpgm wird
unterdessen an die Kettenauswahlleitung SSL und an die Steuerungs-Gates
von allen Kettenauswahltransistoren SST in dem Speicherblock angelegt.
Alle Kettenauswahltransistoren SST in dem aktuellen Speicherblock
können somit simultan und zufällig programmiert
oder gesperrt werden, um eine gewünschte Schwellenspannung
Vth, zum Beispiel eine hohe Vth in SST, wobei „0”-Daten
darin gespeichert sind (siehe 8), oder
eine niedrige Vth in SST, wobei „1”-Daten darin
gespeichert sind (11), zu haben.
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Wiederum
Bezug nehmend auf 12 wird bei den Vorspannungsbedingungen
von 11 und 8 die Schwellenspannung Vth
eines nicht ausgewählten (Sperrungs-)Kettenauswahltransistors
SST leicht erhöht, und die Schwellenspannung Vth eines ausgewählten
(programmierten) Kettenauswahltransistors SST wird steil erhöht.
Wenn das Register geändert wird, kann die Spannung von
V1 ausreichend hoch sein (2 V–3 V), um ein Fowler-Nordheim-(FN-)Tunneln
durch die Tunnelbarriere des Kettenauswahltransistors SST zu verhindern.
Die Tunnelbarrierenschicht kann SiO2, SiOn, SiN, Al2O3, HfO2, HfSiON
und ZrO2 aufweisen.
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13 ist
ein Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen darstellt, die während eines anderen „SST-PGM-Sperrungs”-Betriebsmodus
angelegt werden. Die Spannungen, die bei diesem Fall angelegt werden,
sind gleich denselben, die in 11 angelegt
werden, außer, dass die Bitleitung BL schwebt, anstatt
dass dieselbe auf einer fixierten Spannung V1 gehalten wird. Wenn
die Kapazität der Bitleitung ausreichend klein ist, kann
die Bitleitung BL mit der Spannung von Vpgm kapazitiv gekoppelt
werden.
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14 ist
ein Flussdiagramm, das ein Verfahren eines inkrementellen Stufenpulsprogrammierens
(ISPP) von Masseauswahltransistoren GSL in der NICHT-UND-Zelleneinheit
von 3 blockweise in den Speicherblöcken (MB)
innerhalb des Speicherzellenarrays 110 in dem Flash-Speicher 100 von 1 darstellt.
Das Verfahren eines inkrementellen Stufenpulsprogrammierens (ISPP)
von programmierbaren Masseauswahltransistoren GST von 14 ist ähnlich
oder gleich dem Verfahren eines in krementellen Stufenpulsprogrammierens
(ISPP) von programmierbaren Kettenauswahltransistoren SST von 7.
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Die
Masseauswahltransistoren GST werden blockweise unter den Speicherblöcken
(MB) innerhalb des Speicherzellenarrays in dem Flash-Speicher 100 von 1 inkrementell
stufenpulsprogrammiert (ISPP).
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Die
Masseauswahltransistoren GST in jedem Block sind fähig,
Binärdaten (das heißt „Programmierungs”-Daten „0”,
die eine hohe Schwellenspannung mit sich bringen, die darstellt,
dass Elektronen in das Floating-Gate von einem Kanal desselben injiziert
wurden, und „Löschungs”- oder „Sperrungs”-Daten „1”,
die eine niedrige Schwellenspannung mit sich bringen, die darstellt,
dass Elektronen von dem Floating-Gate in den Kanal entladen wurden)
abzuspeichern, und werden durch Anlegen der aufgenommenen Daten
und der Vorspannungen, wie in 15 und 17 dargestellt
ist, programmiert.
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Bei
einem Initialisierungsschritt S300 wird die Speicherblockzahl (Zähler)
BN auf null initialisiert. Die Speicherblockzahl (Zähler)
BN wird jedes Mal inkrementiert (S350), wenn die Schritte S310,
S320, S330 bei dem aktuellen Speicherblock durchgeführt werden,
bis alle Speicherblöcke verarbeitet wurden (S340, JA-Zweig).
Bei dem Schritt S310 werden Daten, die nicht für eine Abspeicherung
in den Speicherabspeicherungszellen (Speichertransistoren MC0, MC1,
MCi-2, MCi-1) des Flash-Speichers 100 von 1 vorgesehen
sind, durch den Flash-Speicher 100 von 1 aufgenommen.
Bei dem Programmierschritt S320 werden als Nächstes die
Masseauswahltransistoren GST in einem aktuellen Speicherblock (Speicherblockzahl
BN) durch Anlegen der aufgenommenen Daten und der Vorspannungen,
wie in 15 oder 17 dargestellt
ist, (mit „0”- oder „1”-Daten)
programmiert. Als Nächstes werden bei einem Verifizierungsschritt
S330 die gerade programmierten Masseauswahltransistoren GST gelesen,
und es wird bestimmt, ob die programmierten Masseauswahltransistoren
GST in dem aktuellen Speicherblock (Speicherblockzahl BN) eine passende
Schwellenspannung Vth haben. Wenn nicht (NEIN-Zweig von S330), dann
werden die Masseauswahltransistoren GST in einem aktuellen Speicherblock
(Speicherblockzahl BN) gemäß den gleichen aufge nommenen
Daten erneut programmiert. Wenn die Masseauswahltransistoren GST
in einem aktuellen Speicherblock (Speicherblockzahl BN) als die
passende Schwellenspannung habend verifiziert werden (siehe 16)
(JA-Zweig von S330), dann wird die Speicherblockzahl (Zähler)
BN inkrementiert (S350), und die Schritte S310, S320, S330 werden
an den Masseauswahltransistoren GST in dem nächsten Speicherblock
durchgeführt.
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15 ist
ein Schaltungsdiagramm einer NICHT-UND-Zelleneinheit von 3,
das Spannungen, die während des „GST-Programmier”-Schrittes S320
von 14 angelegt werden, um Daten „0” zu schreiben,
darstellt. Während des „GST-Programmier”-Schrittes 320 von 14 wird
eine Lesefreigabespannung (Vread oder Vpass) an alle Steuerungs-Gate-Leitungen
(zum Beispiel Wortleitungen WL0–WLi-1) angelegt, und die
Massespannung (0 V) wird an die Bitleitung BL angelegt. Die Programmierungsspannung
Vpgm wird an die Masseauswahlleitung GSL und die Steuerungs-Gates
von allen Masseauswahltransistoren GST in dem Speicherblock angelegt.
Alle Masseauswahltransistoren GST in dem aktuellen Speicherblock
können somit programmiert werden, um eine gewünschte
Schwellenspannung Vth zu haben, zum Beispiel mit darin gespeicherten „0”-Daten.
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16 ist
eine Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die während eines Schrittes 330 eines „Verifizierens
einer GST-Vth” von 14 angelegt
werden, darstellt.
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Während
des Schrittes S330 eines „Verifizierens einer SST-Vth” von 14 wird
eine Verifizierspannung VVFY an die Masseauswahlleitung
GSL und an die Steuerungs-Gates von allen Masseauswahltransistoren
GST in dem aktuellen Speicherblock BN angelegt. Die Massespannung
(0 V) wird unterdessen an die Source-Leitung CSL angelegt, und eine
Lesefreigabespannung Vread (zum Beispiel Massespannung, 0 V) wird
an die Steuerungs-Gates aller Speicherabspeicherungszellen (Speichertransistoren
MC0, MC1, MCi-2, MCi-1) und das/die Steuerungs-Gate/-Leitung (SSL)
des Kettenauswahltransistors (SST) angelegt. Wenn die tatsächlich
programmierte Schwellenspannung Vth des Masseauswahltransistors
GST in dem aktuellen Speicherblock BN kleiner als die angelegte
Verifizierspannung VVFY ist, dann kann das
Spanungsausgangssignal auf der Bitleitung BL zu dem Register auf
Masse (0 V) eingestellt werden, und die Verifizierung kann fehlschlagen („NEIN”-Zweig
von Schritt S330 von 14). Wenn die tatsächliche
programmierte Schwellenspannung Vth des Masseauswahltransistors
GST in dem aktuellen Speicherblock BN größer als
eine angelegte Verifizierspannung VVFY ist,
dann kann die Spannung, die auf der Bitleitung BL erzeugt wird,
auf der hohen Spannung Vcc beibehalten werden, und die Verifizierung
kann genehmigt werden („JA”-Zweig von Schritt S130
von 14).
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17 ist
ein Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen darstellt, die während eines „GST-PGM-Sperrungs”-Betriebsmodus
angelegt werden. Wie im Vorhergehenden bemerkt ist, können
zufällige Daten in dem programmierbaren Kettenauswahltransistor GST
gespeichert werden. Ein Benutzer kann somit wünschen, „1”-(Löschungs-/Sperrungs-)Daten
in programmierbaren Masseauswahltransistoren GST zu speichern (zu
lassen). Während des „GST-PGM-Sperrungs”-Betriebsmodus
wird eine Lesefreigabespannung Vread (zum Beispiel Massespannung
(0 V)) an alle Steuerungs-Gate-Leitungen (zum Beispiel Wortleitungen
WL0–WLi-1)
und an das/die Steuerungs-Gate/-Leitung (SSL) des Kettenauswahltransistors
SST angelegt, und die Source-Leitung CSL kann schweben. Eine Spannung
V1, die Daten „1” angibt, wird jedoch an die Bitleitung
BL angelegt, und V1 ist größer als die Massespannung (0
V). Die Spannung V1 kann angelegt werden, ohne ein Register zu ändern.
Die Programmierungsspannung Vpgm wird unterdessen an die Masseauswahlleitung
GSL und an die Steuerungs-Gates von allen Masseauswahltransistoren
GST in dem aktuellen Speicherblock BN angelegt. Alle Masseauswahltransistoren
GST in dem aktuellen Speicherblock können somit simultan
und zufällig programmiert („0”-Schreiben)
oder gesperrt („1”-Schreiben) werden, um eine gewünschte
Schwellenspannung Vth, zum Beispiel eine hohe Vth in GST mit darin
gespeicherten „0”-Daten (siehe 8)
oder eine niedrige Vth in GST mit darin gespeicherten „1”-Daten
(siehe 12), zu haben.
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18 ist
ein Flussdiagramm, das ein Verfahren eines inkrementellen Stufenpulsprogrammierens
(ISPP) von Masseauswahltransistoren GSL in der NICHT-UND-Zelleneinheit
von 3 oder 23 blockweise
in den Speicherblöcken (MB) inner halb des Speicherzellenrrrays 110 in
dem Flash-Speicher 100 von 1 darstellt.
Jeder der Kettenauswahltransistoren GSL in 3 und 23 ist
fähig, Binärdaten zu speichern. Vor einem Datenschreiben
werden Daten, die in allen Speicherabspeicherungszellen (Speichertransistoren
MC0, MC1, MCi-2, MCi-1) des Speicherblocks gespeichert sind, vorher
gemeinsam gelöscht (siehe Löschungsvorspannungen,
die in 5 angelegt werden).
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Bei
einem Initialisierungsschritt S400 wird die Speicherblockzahl (Zähler)
BN auf null initialisiert. Die Speicherblockzahl (Zähler)
BN wird jedes Mal inkrementiert (S430), wenn der Programmierschritt S410
an den Masseauswahltransistoren GST des aktuellen Speicherblocks
BN durchgeführt wird, bis alle Speicherblöcke
(S420, JA-Zweig) verarbeitet wurden. Bei dem Programmierschritt
S410 werden die Masseauswahltransistoren (GST) in dem aktuellen
Block BN programmiert.
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19 ist
ein Schaltungsdiagramm der NICHT-UND-Zelleneinheit von 3,
das Spannungen, die für ein „Ein-Puls”-
oder „ISPP”-Programmieren ohne eine PGM-Sperrung
von Masseauswahltransistoren GST während eines Schritts
S410 von 18 angelegt werden, darstellt.
Die Masseauswahltransistoren GST in jedem Block können
ohne eine PGM-Sperrung durch Anlagen der Vorspannungen, wie in 19 dargestellt
ist, „Ein-Puls”- oder „ISPP”-programmiert
werden („0”-Schreiben).
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Während
eines „Ein-Puls”-GST-Programmierens während
eines Schrittes S410 von 18 wird
eine Massespannung (0 V) an alle Steuerungs-Gate-Leitungen (zum
Beispiel Wortleitungen WL0–WLi-1) und an das/die Steuerungs-Gate/-Leitung
(GSL) des Kettenauswahltransistors (SST) angelegt, und die Massespannung
(0 V) wird an die Source-Leitung CSL angelegt. Die Programmierungsspannung
Vpgm wird an die Masseauswahlleitung GSL und an die Steuerungs-Gates
von allen Masseauswahltransistoren GST in dem Speicherblock angelegt.
Alle Masseauswahltransistoren GST in dem aktuellen Speicherblock
können somit programmiert werden, um eine gewünschte
Schwellenspannung Vth mit darin gespeicherten „0”-Daten
zu haben.
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20 ist
ein Schaltungsdiagramm eines Speicherblocks, der eine NICHT-UND-Zelleneinheit aufweist,
die einen programmierbaren Kettenauswahltransistor SST und einen
nicht programmierbaren Masseauswahltransistor SST gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung hat.
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Bezug
nehmend auf 1 und 21 sind in
einem Speicherzellenarray 110 NICHT-UND-Zelleneinheiten 111' in
Reihen- und Spaltenrichtungen in einer Matrixform angeordnet und
mit Steuerungs-Gate-Leitungen (zum Beispiel Wortleitungen (WL0–WLi-1),
Bitleitungen (BL0, BL1, BL2... BLj-1), Ketten-
und Masseauswahlleitungen (SSL, GSL) und Source-Leitungen (CSL)
verbunden. Ausgewählte der Steuerungs-Gate-Leitungen (WL0–WLi-1)
und Auswahl-Gate-Leitungen (SSL, GSL) in dem Speicherzellenarray 110 werden
während der Löschungs-, Programmier-, Verifizierungs-
und Leseoperationen ausgewählt.
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Die
Speicherabspeicherungszellen (MC0, MC1, MCi-2, MCi-1) können
Speichertransistoren des Floating-Gate-Typs sein, und in diesem
Fall können die Kettenauswahltransistoren SST ferner Speichertransistoren
des Floating-Gate-Typs sein, und es gibt daher in den Auswahltransistoren
SST keinen Stoßkontakt zwischen dem Steuerungs-Gate und dem
Floating-Gate. Bei diesem zweiten Ausführungsbeispiel der
Erfindung sind jedoch die Masseauswahltransistoren GST keine Speichertransistoren und
sind nicht programmierbar. Wie in 21 gezeigt
ist, kann somit ein Stoßkontakt-GSL-Durchgangsloch zwischen
dem Steuerungs-Gate und dem Dummy-Floating-Gate von jedem Masseauswahltransistor
GST vorgesehen sein.
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21 ist
eine Seitenquerschnittsansicht der NICHT-UND-Zelleneinheit in einer
integrierten Schaltung gemäß dem vorliegenden
Ausführungsbeispiel der vorliegenden Erfindung entlang
einer Auswahlleitung 114–115 in 20.
Die NICHT-UND-Zelleneinheit 111' von 20 ist
an einem Halbleitersubstrat 100-1 gebildet. Der Kanal der NICHT-UND-Zelleneinheit 111' ist
in dem Halbleitersubstrat 100-1 zwischen den Auswahltransistoren SST
und GST gebildet. Der Kanal der NICHT-UND-Zelleneinheit 111' kann
von Kanälen von anderen benachbarten NICHT-UND-Zelleneinheiten
durch eine Flachgrabentrennung (STI) (nicht gezeigt) getrennt sein,
die ein Leck eines elektri schen Stroms zwischen benachbarten Halbleitervorrichtungskomponenten
verhindert. Bei diesem exemplarischen Ausführungsbeispiel
ist lediglich der Kettenauswahltransistor SST und nicht der Masseauswahltransistor
GST ein Speichertransistor. Lediglich der Kettenauswahltransistor
SST hat somit sowohl ein Steuerungs-Gate (SSL) als auch ein Floating-Gate
(SST-FG). Und der Masseauswahltransistor GST hat ein Steuerungs-Gate
(GSL), das durch ein Stoßkontakt-GSL-Durchgangsloch mit
einem Dummy-Floating-Gate (GST-FG) verbunden ist, und das Dummy-Floating-Gate
funktioniert als das Steuerungs-Gate des Masseauswahltransistors
GST.
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Die
Speicherabspeicherungszellen MC (MC0, MC1, MCi-2, MCi-1) können
Speichertransistoren des Floating-Gate-Typs sein, und in diesem
Fall können die Kettenauswahltransistoren SST Speichertransistoren
des Floating-Gates-Typs sein, und es gibt keinen Stoßkontakt
zwischen den Steuerungs-Gates (SSL) und den Floating-Gates (SST-FG)
von jedem der Kettenauswahltransistoren SST.
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Gemäß einem
exemplarischen Ausführungsbeispiel der Erfindung sind die
Kettenauswahltransistoren SST programmierbare Speichertransistoren, und
die Gate-Längen der Steuerungs-Gates von Kettenauswahltransistoren
SST können gleich der Gate-Länge der Steuerungs-Gates
der Speicherabspeicherungszellen MC (MC0, MC1, MCi-2, MCi-1) sein.
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22 ist
ein Schaltungsdiagramm eines Speicherblocks, der eine NICHT-UND-Zelleneinheit 111'' aufweist,
die einen programmierbaren Masseauswahltransistor GST gemäß einem
anderen Ausführungsbeispiel der vorliegenden Erfindung
hat. Bezug nehmend auf 1 und 22 sind
in einem Speicherzellenarray 110 NICHT-UND-Zelleneinheiten 111'' in
Reihen- und Spaltenrichtungen in einer Matrixform angeordnet und
mit Steuerungs-Gate-Leitungen (zum Beispiel Wortleitungen WL0–WLi-1),
Bitleitungen (BL0, BL1, BL2... BLj-1), Ketten-
und Masseauswahlleitungen (SSL, GSL) und Source-Leitungen (CSL)
verbunden. Ausgewählte der Steuerungs-Gate-Leitungen (WL0–WLi-1),
und der Auswahl-Gate-Leitungen (SSL, GSL) in dem Speicherzellenarray 110 werden
während Löschungs-, Programmier-, Verifizierungs-
und Leseoperationen ausgewählt.
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Die
Speicherabspeicherungszellen (MC0, MC1, MCi-2, MCi-1) können
Speichertransistoren des Floating-Gate-Typs sein, und in diesem
Fall können die Masseauswahltransistoren ferner Speichertransistoren
des Floating-Gate-Typs sein, und es gibt somit in den Masseauswahltransistoren
GST keinen Stoßkontakt zwischen dem Steuerungs-Gate und dem
Floating-Gate. Bei diesem exemplarischen Ausführungsbeispiel
der Erfindung sind jedoch die Kettenauswahltransistoren SST keine
Speichertransistoren und nicht programmierbar. Wie in 23 gezeigt
ist, kann somit ein Stoßkontakt-SSL-Durchgangsloch zwischen
dem Steuerungs-Gate und dem Dummy-Floating-Gate von jedem Kettenauswahltransistor
SST vorgesehen sein.
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23 ist
eine Seitenquerschnittsansicht einer NICHT-UND-Zelleneinheit 111'' in
einer integrierten Schaltung gemäß dem anderen
Ausführungsbeispiel der vorliegenden Erfindung entlang
einer Seitenlinie 116–117 in 22.
Die NICHT-UND-Zelleneinheit 111'' von 22 ist
an einem Halbleitersubstrat 100-1 gebildet. Der Kanal der
NICHT-UND-Zelleneinheit 111'' ist in dem Halbleitersubstrat 100-1 zwischen
den Auswahltransistoren SST und GST gebildet. Der Kanal der NICHT-UND-Zelleneinheit 111'' kann
von Kanälen von anderen benachbarten NICHT-UND-Zelleneinheiten
durch eine Flachgrabentrennung (STI) (nicht gezeigt) getrennt sein,
die ein Leck eines elektrischen Stroms zwischen benachbarten Halbleitervorrichtungskomponenten
verhindert. Bei diesem exemplarischen Ausführungsbeispiel
ist lediglich der Masseauswahltransistor GST und nicht der Kettenauswahltransistor
SST ein Speichertransistor. Lediglich der Masseauswahltransistor GST
hat somit sowohl ein Steuerungs-Gate (GSL) als auch ein Floating-Gate
(GST-FG). Und der Kettenauswahltransistor SST hat ein Steuerungs-Gate (SSL),
das durch ein Stoßkontakt-SSL-Durchgangsloch mit einem
Dummy-Floating-Gate (SST-FG) verbunden ist, und das Dummy-Floating-Gate
funktioniert als das Steuerungs-Gate des Kettenauswahltransistors
SST.
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Die
Speicherabspeicherungszellen MC (MC0, MC1, MCi-2, MCi-1) können
Speichertransistoren des Floating-Gate-Typs ein, und in diesem Fall können
die Masseauswahltransistoren GST Speichertransistoren des Floating-Gate-Typs
sein, und es gibt keinen Stoßkontakt zwischen den Steuerungs-Gates
(GSL) und den Floating-Gates (GST-FG) von jedem der Masseauswahltransistoren GST.
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Gemäß einem
exemplarischen Ausführungsbeispiel der Erfindung sind die
Masseauswahltransistoren GST programmierbare Speichertransistoren, und
die Gate-Längen der Steuerungs-Gates der Masseauswahltransistoren
GST können gleich der Gate-Länge der Steuerungs-Gates
der Speicherabspeicherungszellen MC (MC0, MC1, MCi-2, MCi-1) sein.
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24 ist
ein Blockdiagramm eines Computersystems, das einen Computer 20 aufweist,
der eine entfernbare Speicherkarte 10, die einen Flash-Speicher
gemäß einem Ausführungsbeispiel der vorliegenden
Erfindung aufweist, unterbringt. Die Speicherkarte 10 weist
ferner eine Flash-Speicher-Steuerung (nicht gezeigt) auf, die einen
Datenfluss steuert und zwischen einer Speicherschnittstelle I/F 25 in
dem Host-Computer 20 und den Flash-Speicher-Transistoren
(nicht gezeigt) in der Speicherkarte 10 befiehlt. Beispiele
des Computers 20 weisen Personalcomputer, Dateiserver,
Peripherievorrichtungen, drahtlose Vorrichtungen, digitale Kameras,
persönliche digitale Assistenten (PDA), MP3-Audiospieler,
MPEG-Videospieler und Audioaufzeichnungsvorrichtungen auf. Die entfernbare Speicherkarte
wird typischerweise ein Gehäuse haben, das einen vorbestimmten
Formfaktor und eine Schnittstelle hat, wie zum Beispiel SD (Secure
Digital), MS (Memory Stick), CF (Compact Flash) SMC (Smart Media),
MMC (Multi Media) oder XD (XD-Picture Card), PCMCIA, CardBus, IDE,
EIDE, SATA, SCSI, einen universellen seriellen Bus (zum Beispiel ein
USB-Flash-Laufwerk) etc.
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Es
ist für Fachleute erkennbar, dass eine zusätzliche
Schaltungsanordnung und Steuerungssignale vorgesehen sein können,
und dass das Computersystem von 1 vereinfacht
wurde.
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24 ist
ein Blockdiagramm eines Computersystems 2000, das ein Flash-Speicher-System, das
einen Flash-Speicher 2500 gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung aufweist,
aufweist. Der Flash-Speicher 2500 ist mit einer Speichersteuerung 2400 zum
Zugreifen auf das Flash-Speichertransistorarray in dem Flash- Speicher 2500 gekoppelt.
Der Flash-Speicher 2500, der mit der Speichersteuerung 2400 gekoppelt
ist, bildet einen Teil des Computersystems 2000. Einige
Beispiel des Computersystems 2000 weisen Personalcomputer,
Peripherievorrichtungen, drahtlose Vorrichtungen, digitale Kameras,
persönliche digitale Assistenten (PDA), MP3-Audiospieler,
MPEG-Videospieler, digitale Audioaufzeichnungsvorrichtungen und
digitale Videoaufzeichnungsvorrichtungen auf. Das Speichersystem
kann ein Speicherkarten basiertes Festlaufwerk, eine Festkörperplatten-SSD,
eine Hybrid-(SSD-/Magnet-)Platte, ein Kamerabildprozessor (CIS;
CIS = Camera Image Processor) oder ein Speicherkern sein, der in
der CPU 2100 integriert ist.
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Die
Speichervorrichtung 2500 des Speichersystems von 24 nimmt
Steuerungssignale über die Steuerungsleitungen von dem
Systembus 2001 über die Speicherungssteuerung 2004 auf,
um einen Zugriff auf das Speichertransistorarray in dem Speicher 2500 zu
steuern. Ein Zugriff auf das Speichertransistorarray in dem Speicher 2500 ist
auf einen oder mehrere Zielspeichertransistoren durch integrierte
Transistoren in einer Peripherieschaltungsanordnung und über
Wortleitungen und Bitleitungen in dem Speicher 2500 gerichtet.
Sobald auf das Speichertransistorarray ansprechend auf die Steuerungssignale
und die Adresssignale zugegriffen wird, werden Daten durch die integrierten
Transistoren in der Peripherieschaltungsanordnung in dem Speicher 2500 in
die Speichertransistoren geschrieben oder aus denselben gelesen.
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Der
Speicher 2500 in dem Computersystem 2000 von 6 und
der Speicher 100 in der Speicherkarte von 1 können
in verschiedenen Pakettypen, die Kugelgitterarrays (BGA; BGA = Ball
Grid Array), Chipmaßstabpakete (CSP; CSP = Chip Scale Package),
einen mit Anschlüssen versehenen Kunststoffchipträger
(PLCC; PLCC = Plastic Leaded Chip Carrier), ein doppelreihiges Kunststoffpaket
(PDIP; PDIP = Plastic Dual In-Line Package), ein Mehrchippaket (MCP;
MCP = Multi Chip Package), ein auf Waferebene gefertigtes Paket
(WSP; WSP = Wafer-Level Fabricated Package), ein auf Waferebene
verarbeitetes Stapelpaket (WSP; WSP = Wafer-Level Processed Stack
Package) aufweisen, angebracht sein.
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Wie
im Vorhergehenden beschrieben ist, können in Speichern
gemäß exemplarischen Ausführungsbeispielen
der Erfindung Speichertransistoren und Auswahltransistoren integriert
sein und unter Verwendung der gleichen Verfahrensschritte gebildet werden,
so dass die Herstelleffizienz erhöht ist.
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Mit
den somit beschrieben exemplarischen Ausführungsbeispielen
der vorliegenden Erfindung versteht es sich von selbst, dass die
Erfindung, die durch die beigefügten Ansprüche
definiert ist, nicht durch die in der vorhergehenden Beschreibung
dargelegten speziellen Details begrenzt ist, da viele offensichtliche
Variationen derselben möglich sind, ohne von dem Geist
oder Schutzbereich derselben, wie im Folgenden beansprucht ist,
abzuweichen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - KR 10-2008-0046129 [0001]
- - US 6266270 [0016]