JP2012150873A - 半導体集積回路装置 - Google Patents

Abstract

【課題】プリアンプ回路の出力振幅を増大し、その振幅を安定させる半導体集積回路装置を提供する。
【解決手段】メモリセル４５０Ａは、記憶データに応じて電気抵抗が変化する記憶素子を含む。この半導体集積回路装置は、通常ビット線の電圧と参照ビット線の電圧との電位差を増幅するためのプリアンプ回路を備え、このプリアンプ回路は、通常ビット線および参照ビット線にそれぞれ接続される、第１および第２の増幅回路を含む。また、第１および第２の増幅回路の各々は、第１および第２の増幅段を含む。この半導体集積回路装置は、プリアンプ回路４１０Ａ、４１０Ｂからの出力信号をさらに増幅させるメインアンプ回路４０１をさらに備える。
【選択図】図８

Description

本発明は、半導体集積回路装置に関するものであり、特に行列状に配列された複数の磁気メモリセルにおいて、データの読み出しに用いるセンスアンプ制御回路に関する。

電源電圧が遮断されても記憶データを保持することができ、待機状態において電源電圧を供給する必要がない。このため、不揮発性半導体記憶装置は、低消費電力であることが要求される携帯機器において広く用いられている。

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
また、ＭＲＡＭの１つに、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を有するトンネル磁気抵抗素子（以下、ＴＭＲとも称する。）を用いたものがある（たとえば、非特許文献１参照）。

特に、読み出し動作は、特定のメモリセルの磁気記憶素子に所定の電流を流し、磁化の向きによる抵抗値の違いを検知することによって行われる。まず、特定のメモリセルの素子選択用トランジスタがオン状態になり、所定のセンス信号がビット線から特定の磁気記憶素子を経て、素子選択用トランジスタを介してソース線に伝わる。

トンネル磁気抵抗素子は、トンネル絶縁膜と、その上下に積層された２つの強磁性体膜とを含む。トンネル磁気抵抗素子の抵抗値（以下、ＴＭＲ抵抗値とも称する。）は、２つの強磁性体膜の磁気モーメントの向きが同じである場合に最小値になり、それらの向きが反対である場合に最大値になる特性を有する。なお、トンネル磁気抵抗素子の抵抗値が最小値および最小値である場合をそれぞれデータ信号“０”および“１”に対応付けることにより、データ信号“０”および“１”を記憶することができる。

これにより、ＴＭＲの磁化の向きが平行の場合では、ソース線ＳＬに流れるセンス信号の強度は所定の参照メモリセルの信号強度より大きくなる。一方、ＴＭＲの磁化の向きが反平行の場合では、センス信号の強度は所定の参照メモリセルの信号強度より小さくなる。こうして、センス信号の強度が所定の参照メモリセルの信号強度よりも大きいか小さいかによって、特定のメモリセルに書き込まれた情報が「０」であるか「１」であるかが判定されることになる。

辻 高晴、外７名、"A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture"、2004 Symposium on VLSI Circuits Digest of Technical Papers、２００４年、ｐ．４５０‐４５３

ところで、読み出し動作速度の向上（メモリ素子の信頼性向上）や読み出しマージンの改善（歩留まり向上）には、メインセンスアンプ回路への入力信号の振幅、すなわちプリアンプ回路の出力信号の振幅を大きくすることが必要とされる。

たとえば、図６に開示されているプリアンプ回路（２１０Ａ、２１０Ｂ）では、その出力振幅は、ＴＭＲへの印加が許容される最大の電圧（以下、印加許容最大電圧とも称する。）とＴＭＲ抵抗値とで決定される。

このとき、この印加許容最大電圧はビット線電圧にほぼ等しい。一方、抵抗値はＴＭＲの特性に依存する。

たとえば、ＴＭＲ抵抗値が小さい場合に、図６のプリアンプ回路（２１０Ａ、２１０Ｂ）からの出力信号ＰＯＵＴ０（ＰＯＵＴ０＿Ｂ）の電圧（トランジスタ２０４、２０５のドレイン電圧）が低下する。このことにより、トランジスタ２０４、２０５が十分に動作しなくなる。従って、負荷抵抗素子２０２、２０３はある値以上大きくできない。

このように、プリアンプ回路の出力振幅を大きくするには、負荷抵抗素子２０２、２０３およびＴＭＲ２５２、２５４の抵抗値に配慮した構成が必要となる問題があった。

この発明は、プリアンプ回路の出力振幅を増大し、その振幅を安定させることを目的とする。

この発明は、要約すれば、メモリセルは、記憶データに応じて電気抵抗が変化する記憶素子を含む。この半導体集積回路装置は、通常ビット線の電圧と参照ビット線の電圧との電位差を増幅するためのプリアンプ回路を備え、このプリアンプ回路は、通常ビット線および参照ビット線にそれぞれ接続される、第１および第２の増幅回路を含む。また、第１および第２の増幅回路の各々は、第１および第２の増幅段を含む。この半導体集積回路装置は、このプリアンプ回路からの出力信号をさらに増幅させるメインアンプ回路をさらに備える。

この第１の増幅段は、第１の素子と、電源電圧が供給される第１のノードと対応する通常ビット線および参照ビット線のいずれか一方のビット線との間に第１の素子と直列に接続され、ゲートに基準電位を受ける第１トランジスタとを含む。また、第２の増幅段は、第２の素子と、第１のノードと第２のノードとの間に第２の素子と直列に接続され、ゲートに第１の増幅段からの信号を受ける第２トランジスタとを含む。さらに第２のノードは通常ビット線および参照ビット線のいずれか一方のビット線とに接続される。このプリアンプ回路からの出力信号は、第２の素子および第２トランジスタの接続ノードからこのメインセンスアンプ回路へ入力される。

本発明によれば、上記の問題を解決するためになされたもので、不揮発性半導体記憶装置に内蔵されるメモリ素子の信頼性と歩留まり向上を両立させることができる。

本発明の実施の形態に共通する半導体装置１０の構成を示したブロック図である。 図１におけるＭＲＡＭ回路４に含まれるメモリアレイの構成を示したブロック図である。 図２における１６個の単位メモリアレイの構成を示す回路図である。 図３におけるビット線カレントソース／シンク２２Ｌ、２２Ｒの構成を概念的に示した回路図である。 非特許文献１に記載のセンスアンプ回路を示した回路図である。 図５を簡略化した回路図である。 検討例２の半導体集積回路に用いられるセンスアンプ回路の構成を示す回路図である。 実施の形態の半導体集積回路に用いられるセンスアンプ回路の構成を示す回路図である。 実施の形態で用いられるセンスアンプ回路をトランジスタの構成で示した回路図である。 実施の形態の集積回路に用いられる各制御信号、ビット線信号、プリアンプ回路の出力信号の波形図である。 検討例１、検討例２、実施の形態のプリアンプ回路からの出力信号の電位差のシミュレーション結果を示す図である。

以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。

［半導体集積回路装置の全体構成］
図１は、本発明の実施の形態に共通する半導体装置１０の構成を示したブロック図である。図１に示される半導体装置１０はＭＲＡＭへの製品応用例である。

図１を参照して、半導体装置１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２と、ＭＲＡＭ回路４と、基準電位発生回路・電源回路３とを実装したワンチップマイコンである。ＭＲＡＭ回路４は、ここでは、２５６ＫｂｉｔまたはＥＣＣ（エラー訂正回路）付の３８４Ｋｂｉｔの構成が想定されている。

ＣＰＵ２は、ＭＲＡＭ回路４へデータ書込または読出を行なう。ＣＰＵ２は、ＭＲＡＭ回路４へのデータ読出を行なうために、アドレス信号Ａ［１４：０］、リードイネーブル信号ＲＥ、センスイネーブル信号ＳＥおよびセンスイネーブル信号の逆論理信号／ＳＥ、プリチャージ制御信号ＰＣＧ、データ信号Ｄ［４７：０］、ライトイネーブル信号ＷＥ、書込モードを指定する制御信号ＢＷＬ０，ＢＷＬ１をＭＲＡＭ回路４へ入力する。またＭＲＡＭ回路４から読出されたデータはＤＯＵＴ［４７：０］としてＣＰＵ２へ出力される。

また基準電位発生回路・電源回路３から種々の基準電位・電源電位がＭＲＡＭ回路４に供給される。また、図示しないＭＲＡＭ回路４内のデコード回路により、リードイネーブル信号ＲＥがイネーブルすなわちＨ（ハイ）レベルのとき、アドレス信号Ａ［１４：２］によって選択される１対のワード線ＷＬ０、ＷＬ１とコラム選択線制御信号ＣＳＬがイネーブルすなわちＨレベルとなる。

図２は、図１におけるＭＲＡＭ回路４に含まれるメモリアレイの構成を示したブロック図である。

図２を参照して、２４Ｋｂｉｔの記憶容量を有したメモリアレイの構成が示される。ＭＲＡＭのメモリアレイ構成は種々想定され、１６Ｋｂｉｔ構成がとられる場合もあるが、以後２４Ｋｂｉｔの例を主として説明する。

ここでは、ＭＲＡＭメモリアレイ５は、２４Ｋｂｉｔのメモリセルから構成されるメモリアレイ１６個と、４８個のセンスアンプ回路ＳＡ１２とから構成される。センスアンプ回路ＳＡ１２には、ワード線ＷＬと、図示しないコラム選択線制御信号ＣＳＬとによって選択されるメモリセルの出力が、ビット線対ＢＬ、ＢＬ＿ＢとローカルＩＯ線対ＬＩＯ、ＬＩＯ＿Ｂとを介して入力される。また、センスアンプ回路ＳＡ１２の出力がＭＲＡＭメモリアレイ５から出力される。

図３は、図２における１６個の単位メモリアレイの構成を示す回路図である。図３において、メモリセルとメモリアレイの構成は、非特許文献１と同様なフォールデッドビット線（Ｆｏｌｄｅｄ ＢＬ）構成を用いるとする。このとき、１本のディジット線ＤＬに対してワード線ＷＬ０、ＷＬ１の２本が対応することになる。

図３を参照して、２４Ｋｂｉｔの単位メモリアレイは、ビット線カレントソース／シンク（Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ／Ｓｉｎｋ）２２Ｌ、２２Ｒと、コラムプリデコーダ２４Ｌ、２４Ｒと、ロウプリデコーダ２６と、ローカルデコーダ２９と、ワード線ドライバ２８Ａと、ディジット線ドライバ２８Ｂとを含む。

図３に示される単位メモリアレイは、さらに、行列状に磁気メモリセルが配置されたメモリアレイ部３０を含む。メモリアレイ部３０は、正規のメモリアレイ３２と、スペアロウ３４と、スペアコラム３６とを含む。

単位メモリアレイからのデータは選択トランジスタ３８を介してローカルＩＯ線対に読出され、センスアンプ回路４０、４２によって信号ＤＯＵＴ１、ＤＯＵＴ０として出力される。

また、ビット線カレントソース／シンク２２Ｌと、ビット線カレントソース／シンク２２Ｒは、データの書込動作時に、選択されたビット線ＢＬに書込データに応じた双方向の電流を印加するビット線ドライバである。

また、ローカルＩＯ線対は、プリチャージ制御信号ＰＣＧによりプリチャージ回路５０から所望の電位（電位Ｖｐｒｅ）までプリチャージされる。コラム選択線制御信号ＣＳＬをＨレベルにすることにより、選択トランジスタ３８がオンし、ローカルＩＯ線対がビット線対をＶｐｒｅ電位レベルまでチャージする。これにより、ローカルＩＯ線対およびビット線対の電位差はゼロになる。

図４は、図３におけるビット線カレントソース／シンク２２Ｌ、２２Ｒの構成を概念的に示した回路図である。

図４を参照して、ビット線カレントソース／シンク２２Ｌは、データ信号Ｄ［９５：０］を受けるバッファ５２と、電源ノードと接地ノードとの間に電流源と直列に接続されたＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ５６を含むドライバとを含む。ＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ５６のゲートには、ともに、バッファ５２の出力が与えられる。

ビット線カレントソース／シンク２２Ｒは、データ信号Ｄ［９５：０］を受けるインバータ６２と、電源ノードと接地ノードとの間に電流源と直列に接続されたＰチャネルＭＯＳトランジスタ６４およびＮチャネルＭＯＳトランジスタ６６を含むドライバとを含む。

ＮチャネルＭＯＳトランジスタ５６のドレインおよびＰチャネルＭＯＳトランジスタ６４のドレインはそれぞれビット線ＢＬの一方端と他方端とに接続されている。これによりデータ信号Ｄ［９５：０］がＨレベルであれば、ＰチャネルＭＯＳトランジスタ６４およびＮチャネルＭＯＳトランジスタ５６が導通しこの経路でビット線ＢＬに電流が流れる。この場合、ビット線カレントソース／シンクの２２Ｒがカレントソースとなり、２２Ｌがカレントシンクとなる。

データ信号Ｄ［９５：０］がＬレベルであれば、逆に、ＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ６６が導通しこの経路でビット線ＢＬに電流が逆向きに流れる。ビット線カレントソース／シンクの２２Ｌがカレントソースとなり、２２Ｒがカレントシンクとなる。

以下、半導体装置１０の中に含まれ、読出し動作の際に重要なセンスアンプ回路に含まれるプリアンプ回路について検討する。

図５は、非特許文献１に記載のセンスアンプ回路を示した回路図である。
図５を参照して、センスアンプ回路１００は、メインセンスアンプ回路１０１とプリアンプ回路１１０Ａ、１１０Ｂ（以下、プリアンプ回路１１０とも称する。）を含む。

メインセンスアンプ回路１０１は、ＰチャネルＭＯＳトランジスタ１１１、１１４〜１１７と、ＮチャネルＭＯＳトランジスタ１２０〜１２４と、アンプ回路１３０を含む。ＰチャネルＭＯＳトランジスタ１１１は、電源電圧ＶＤＤとノードＮ１０２との間に接続され、そのゲートはセンスイネーブル信号の逆論理信号／ＳＥを受ける。ＮチャネルＭＯＳトランジスタ１２４は、ノードＮ１０４と接地電圧ＶＳＳとの間に接続され、そのゲートはセンスイネーブル信号ＳＥを受ける。

トランジスタ１１４と１２０、トランジスタ１１５と１２１、トランジスタ１１６と１２３、トランジスタ１１７と１２２の各トランジスタ対は、電源電圧ＶＤＤとノードＮ１０４との間に直列接続される。トランジスタ１１２、１１４、１１６のゲートは、ともにトランジスタ１１２のドレインに接続される。トランジスタ１１３、１１５、１１７のゲートは、ともにトランジスタ１１３のドレインに接続される。トランジスタ１２０、１２２のゲートは、ともにトランジスタ１２０のドレイン（ノードＮ１０６）に接続される。トランジスタ１２１、１２３のゲートは、ともにトランジスタ１２１のドレイン（ノードＮ１０８）に接続される。メインセンスアンプ回路１０１は、ノードＮ１０６とノードＮ１０８との電位差をアンプ回路１３０によって増幅してデータ信号を出力する。

次に、プリアンプ回路１１０は、ＰチャネルＭＯＳトランジスタ１１２、１１３、およびＮチャネルＭＯＳトランジスタ１１８、１１９を含む。

トランジスタ１１２、１１８は、ノードＮ１０２とノードＮ１３０との間に直列接続される。一方トランジスタ１１３、１１９は、ノードＮ１０２とノードＮ１３２との間に直列接続される。トランジスタ１１８、１１９のゲートは、ともに参照電圧Ｖｒｅｆを受ける。これにより、ノードＮ１３０、Ｎ１３２の各々には、参照電圧Ｖｒｅｆよりもトランジスタ１１８、１１９のしきい値電圧だけ低い一定の電圧が印加される。

なお、ノードＮ１３０、Ｎ１３２は、ビット線対ＢＬ、ＢＬ＿ＢとローカルＩＯ線対ＬＩＯ、ＬＩＯ＿Ｂを介して、メモリセルと接続されている。

[検討例１]
図６は、図５を簡略化した回路図である。

図６を参照して、センスアンプ回路２００は、メインセンスアンプ回路２０１と、プリアンプ回路２１０Ａ、２１０Ｂ（以下、プリアンプ回路２１０とも称する。）を含む。

メモリセル２５０Ａのビット線と接続されるプリアンプ回路２１０Ａは、負荷抵抗素子２０２と、基準電圧ＶＳＡをゲートに受けるＮチャネルＭＯＳトランジスタ２０４を含む。この負荷抵抗素子２０２およびＮチャネルＭＯＳトランジスタ２０４は、ノードＮ２１１とノードＮ２２１との間に直列に接続される。

プリアンプ回路２１０において、各々メモリセルからのビット線信号が増幅され、メインセンスアンプ回路への出力信号として出力信号ＰＯＵＴ０、ＰＯＵＴ０＿Ｂが出力される。メインセンスアンプ回路２０１は、プリアンプ回路２１０から出力された信号を受け、ＰＯＵＴ０−ＰＯＵＴ０＿Ｂ間の電位差を増幅してデータ信号ＯＵＴを出力する。

なお、メモリセル２５０Ａの構成は、トンネル磁化抵抗素子２５２と、ゲートにワード線信号（ＷＬ）を受けるＮチャネルＭＯＳトランジスタ２５６を含む。

たとえば、メモリセル２５０ＡのＴＭＲ抵抗値が低いときは、ビット線電圧が低下する。このため、ＮチャネルＭＯＳトランジスタ２０４のゲート−ソース間電圧（Ｖｇｓ）が増加する。従って、ビット線に流れる電流が増加する。このとき、プリアンプ回路２１０Ａの出力電圧は、ビット線電流値と負荷抵抗素子２０２の抵抗値の積となる。この出力電圧がメインセンスアンプ回路２０１に入力される。

一方、メモリセル２５０ＡのＴＭＲ抵抗値が高いときは、ビット線電圧が上昇する。このため、ＮチャネルＭＯＳトランジスタ２０４のゲート−ソース間電圧（Ｖｇｓ）が減少する。このとき、ビット線に流れる電流が減少する。このとき、プリアンプ回路２１０Ａの出力電圧は、同様にビット線電流値と負荷抵抗素子２０２の抵抗値の積となる。この出力電圧がメインセンスアンプ回路２０１に入力される。

参照用メモリセル２５０Ｂのビット線に接続されているプリアンプ回路２１０Ｂの構成、動作についても、同様なので説明は繰り返さない。

[検討例２]
検討例２の半導体集積回路は、図１から図４の構成において、図２のセンスアンプ回路ＳＡ１２、図３のセンスアンプ回路４０，４２として、以下に説明するセンスアンプ回路を含む。

図７は、検討例２の半導体集積回路に用いられるセンスアンプ回路の構成を示す回路図である。

図７を参照して、センスアンプ回路３００は、メインセンスアンプ回路３０１と、プリアンプ回路３１０Ａ、３１０Ｂ（以下、プリアンプ回路３１０とも称する。）とを含む。

プリアンプ回路３１０は、図６の検討例１のプリアンプ回路２１０にさらにもう一段の増幅段を加えたプリアンプ回路となる。具体的には、メモリセル３５０Ａのビット線と接続されるプリアンプ回路３１０Ａは、第１の増幅部分として、負荷抵抗素子３０２と基準電圧ＶＳＡをゲートに受けるＮチャネルＭＯＳトランジスタ３０４とを含む。第１の増幅部分は、ノードＮ３１１とノードＮ３２１との間に、負荷抵抗素子３０２およびＮチャネルＭＯＳトランジスタ３０４が直列に接続される。さらに、第２の増幅部分として、負荷抵抗素子３０６とＰチャネルＭＯＳトランジスタ３０８とを含む。第２の増幅部分は、ノードＮ３１１と接地電位との間に、ＰチャネルＭＯＳトランジスタ３０８と負荷抵抗素子３０６が直列に接続される。ノードＮ３３１から出力される第１の増幅部分の出力信号は、ＰチャネルＭＯＳトランジスタ３０８のゲートに入力される。

ＰチャネルＭＯＳトランジスタ３０８と負荷抵抗素子３０６との間のノードＮ３４１からメインセンスアンプ回路３０１へ出力信号ＰＯＵＴ１が出力される。メインセンスアンプ回路３０１は、出力信号ＰＯＵＴ１と参照用メモリセル３５０Ｂからの出力信号である出力信号ＰＯＵＴ１＿Ｂとの電位差を増幅してデータ信号ＯＵＴを出力する。

ＰチャネルＭＯＳトランジスタ３３０は、電源電圧ＶＤＤとノードＮ３１１との間に接続され、そのゲートはセンスイネーブル信号の逆論理信号／ＳＥを受ける。センスイネーブル信号の逆論理信号／ＳＥがＨレベルになるとき（センスアンプ回路が活性化するとき）、Ｎ３１１には、電源電圧ＶＤＤを供給される。

また、負荷抵抗素子は、ポリシリコン抵抗、ウェル抵抗、拡散抵抗等により作製できる。

参照用メモリセル３５０Ｂのビット線に接続されているプリアンプ回路３１０Ｂの構成、動作についても、同様なので説明は繰り返さない。

この検討例２は、プリアンプ回路が２段の増幅部分を含むことにより、プリアンプ回路の出力信号ＰＯＵＴ１、ＰＯＵＴ１＿Ｂの電位差をさらに増幅させることができる。このため、読み出し動作速度の向上や読み出しマージンの改善させることが可能になる。

[実施の形態]
実施の形態の半導体集積回路も同様に、図１から図４の構成に加えて、以下に説明するセンスアンプ回路を含む。

図８は、実施の形態の半導体集積回路に用いられるセンスアンプ回路の構成を示す回路図である。

図８を参照して、センスアンプ回路４００は、メインセンスアンプ回路４０１とプリアンプ回路４１０Ａ、４１０Ｂ（以下、プリアンプ回路４１０とも称する。）を含む。ここで、図７と比較して、図８の第２の増幅部分を構成する負荷抵抗素子の接続関係を検討する。図７のプリアンプ回路３１０Ａの第２の増幅部分を構成する負荷抵抗素子３０６の一方端は接地電位へ接続されている。一方、図８のプリアンプ回路４１０Ａの第２の増幅部分を構成する負荷抵抗素子４０６の対応する一方端は、ノードＮ４２１に接続される。

具体的には、メモリセル４５０Ａのビット線と接続されるプリアンプ回路４１０Ａは、検討例２の構成と同様に２段の増幅部分を含む。第１の増幅部分として、プリアンプ回路４１０Ａは、負荷抵抗素子４０２と基準電圧ＶＳＡをゲートに受けるＮチャネルＭＯＳトランジスタ４０４とを含む。第１の増幅部分においては、ノードＮ４１１とノードＮ４２１との間に、負荷抵抗素子４０２およびＮチャネルＭＯＳトランジスタ４０４が直列に接続する。

第２の増幅部分は、負荷抵抗素子４０６とＰチャネルＭＯＳトランジスタ４０８とを含む。また、ノードＮ４１１とノードＮ４２１との間にＰチャネルＭＯＳトランジスタ４０８と負荷抵抗素子４０６が直列に接続される。さらにノードＮ４３１から出力される第１の増幅部分の出力信号は、ＰチャネルＭＯＳトランジスタ４０８のゲートに入力される。

そして、ＰチャネルＭＯＳトランジスタ４０８と負荷抵抗素子４０６との間のノードＮ４４１からメインセンスアンプ回路４０１へ出力信号ＰＯＵＴが入力される。メインセンスアンプ回路４０１は、出力信号ＰＯＵＴと参照用メモリセル４５０Ｂからの出力信号ＰＯＵＴ＿Ｂとの電位差を増幅してデータ信号ＯＵＴを出力する。参照用メモリセル４５０Ｂのビット線に接続されているプリアンプ回路４１０Ｂの構成、動作についても、同様なので説明は繰り返さない。

ここで、読出し動作前には、プリチャージ制御信号ＰＣＧによって、ＮチャネルＭＯＳトランジスタ４０４、４０５のドレインおよびソース（ビット線）が接地電位にプリチャージされる。プリチャージ制御信号ＰＣＧがＬレベル、ワード線ＷＬ、コラム選択線制御信号ＣＳＬがＨレベルになった後に、センスイネーブル信号の逆論理信号／ＳＥをＬレベルにすることで、ビット線電圧、プリアンプ回路の出力振幅を検出する。また、センスイネーブル信号の逆論理信号／ＳＥがＨレベルとなったとき、ＰチャネルＭＯＳトランジスタ４０８、４０９のゲートが負荷抵抗素子４０２、４０３を通じて充電され、ビット線の充電が遅れるのを防ぐため、図示していないが、負荷抵抗素子４０２、４０３と並列にキャパシタを挿入する。

図９は、実施の形態で用いられるセンスアンプ回路をトランジスタの構成で示した回路図である。

図９を参照して、センスアンプ回路５００は、メインセンスアンプ回路５０１と、プリアンプ回路５１０Ａ、５１０Ｂ（以下、プリアンプ回路５１０とも称する。）とを含む。

図５と異なる部分であるプリアンプ回路５１０Ａ、５１０Ｂについて説明する。図示していない選択メモリのビット線と接続されるプリアンプ回路５１０Ａは、２段の増幅部分を含む。プリアンプ回路５１０Ａは、第１の増幅部分として、ＰチャネルＭＯＳトランジスタ５１２と、基準電圧ＶＳＡをゲートに受けるＮチャネルＭＯＳトランジスタ５１８とを含む。ＰチャネルＭＯＳトランジスタ５１２およびＮチャネルＭＯＳトランジスタ５１８は、ノードＮ５０２とビット線のノードＮ５３０との間に直列に接続する。なお、ＰチャネルＭＯＳトランジスタ５１２は、ゲートとドレインを同電位にして、いわゆるダイオード接続されている。

第２の増幅部分は、ＮチャネルＭＯＳトランジスタ５６４と、ＰチャネルＭＯＳトランジスタ５６０とを含む。ＰチャネルＭＯＳトランジスタ５６０とＮチャネルＭＯＳトランジスタ５６４は、ノードＮ５０２とノードＮ５３０との間に直列に接続される。さらにノードＮ５４０から出力される第１の増幅部分の出力信号は、ＰチャネルＭＯＳトランジスタ５６０のゲートに入力される。

そして、ＰチャネルＭＯＳトランジスタ５６０とＮチャネルＭＯＳトランジスタ５６４との間のノードＮ５５０からメインセンスアンプ回路５０１へ出力信号ＰＯＵＴが入力される。メインセンスアンプ回路５０１は、出力信号ＰＯＵＴと図示していない参照用メモリセルからの出力信号である出力信号ＰＯＵＴ＿Ｂとの電位差を増幅してデータ信号ＯＵＴを出力する。

メインセンスアンプ回路５０１および図示していない参照用メモリセルのビット線に接続されているプリアンプ回路５１０Ｂの構成、動作についても、同様なので説明は繰り返さない。

[シミュレーション結果]
図１０は、実施の形態の集積回路に用いられる各制御信号、ビット線信号、プリアンプ回路の出力信号の波形図である。

図１０を参照して、縦軸に電圧、横軸に時間が示されている。縦軸には上から順に、コラム選択線制御信号ＣＳＬ、プリチャージ制御信号ＰＣＧ、選択されたメモリセルのワードライン信号ＷＬ、センスイネーブル信号の逆論理信号／ＳＥ、選択されたメモリセルのビット線対信号ＢＬ、ＢＬ＿Ｂ、プリアンプ回路の出力信号ＰＯＵＴ、ＰＯＵＴ＿Ｂ等を示す。

読出し動作前（〜ｔ１）は、プリチャージ制御信号ＰＣＧ、コラム選択線制御信号ＣＳＬがそれぞれＨレベル、Ｌレベルにすることにより、ビット線対、ローカルＩＯ線対のそれぞれに電位差が生じないようにプリチャージされる。そして、読出し動作の際に、プリチャージ制御信号ＰＣＧはＨレベルからＬレベルに、コラム選択線制御信号ＣＳＬはＬレベルからＨレベルに切り替わる。ワードライン信号ＷＬはＬレベルからＨレベルへ電圧が印加され、ビット線対信号ＢＬ、ＢＬ＿Ｂが、コラム選択線制御信号ＣＳＬにより、センスアンプ回路に入力される。また、センスイネーブル信号ＳＥ、センスイネーブル信号の逆論理信号／ＳＥがそれぞれＨレベル、Ｌレベルになることによりセンスアンプ回路が活性化され、選択されたメモリセルに記憶されているデータが読み出される。

図１１は、検討例１、検討例２、実施の形態のプリアンプ回路からの出力信号の電位差のシミュレーション結果である。具体的には、波形Ａ１は、検討例１のプリアンプ回路の出力信号ＰＯＵＴ０、ＰＯＵＴ０＿Ｂの電位差の波形である。波形Ａ２は、検討例２のプリアンプ回路の出力信号ＰＯＵＴ１、ＰＯＵＴ１＿Ｂの電位差の波形である。波形Ａ３は、実施の形態のプリアンプ回路の出力信号ＰＯＵＴ、ＰＯＵＴ＿Ｂの電位差の波形である。なお、読出し動作の理解を容易にするため、波形Ａ１〜Ａ３とともにワードライン信号ＷＬとセンスイネーブル信号の逆論理信号／ＳＥも図１１に示す。

読出し動作は、時刻ｔ１の以後（信号／ＳＥがＬレベルになった以後）、検討例１、検討例２、実施の形態のすべてにおいて、センス動作が始まり、各々のプリアンプ回路から出力信号が出力されている。また、時刻ｔ４まで、センス動作が続く。

時刻ｔ１〜ｔ４において、実施の形態の波形Ａ３は、読出し動作中は、検討例１の波形Ａ１に比較して、十分な振幅が得られている。すなわち、図６で説明した検討例１の回路構成に比較して読出しマージンが改善している。

一方、実施の形態の波形Ａ３と検討例２の波形Ａ２とを比較すると、時刻ｔ１〜ｔ２および時刻ｔ３〜ｔ４において、検討例２の波形Ａ２は、振幅が大きく、読出しマージンは良い。しかし、検討例２の波形Ａ２は、読出し動作時間（時刻ｔ１〜ｔ４）では、波形は安定せず、設計上利用しにくい。また、時刻ｔ１〜ｔ２では、センスする時間が短すぎて、安定した読出しが難しい。さらに、時刻ｔ３〜ｔ４では、逆に、読出し時間の仕様を満たさない可能性もあり、設計上利用しにくい。一方、実施の形態の波形Ａ３は、時刻ｔ２以降はほぼ一定振幅になり、安定化している。

ここで、実施の形態の波形Ａ３の安定化について説明する。再び図８を参照して、選択されたメモリセル４５０ＡのＴＭＲ抵抗値が低いとき（すなわち、メモリセルが“０”を記憶しているとき）、ＮチャネルＭＯＳトランジスタ４０４のドレイン電流が増え、ＰチャネルＭＯＳトランジスタ４０８のゲート電圧が下がり、プリアンプ回路４１０Ａの出力信号ＰＯＵＴの電圧が下降する。ここで、負荷抵抗素子４０６は、選択されたメモリセル４５０Ａのビット線に接続されていることにより、選択されたメモリセル４５０Ａへ印加される電圧は、引き上げられ保持される。

一方、ＮチャネルＭＯＳトランジスタ４０４のソース電圧が上昇するので負荷抵抗素子４０２の電流は減少する。この電流の減少は、プリアンプ回路の出力信号ＰＯＵＴの電位を上昇させるように作用する。

従って、プリアンプ回路４１０Ａには負帰還がかかり、プリアンプ回路の出力信号ＰＯＵＴが安定化する。

逆に、ＴＭＲ抵抗値が高いとき（すなわち、メモリセルが“１”を記憶しているとき）、ＰチャネルＭＯＳトランジスタ４０８のゲート電圧が上がり、プリアンプ回路４１０Ａの出力信号ＰＯＵＴの電圧がする。

よって、負荷抵抗素子４０６を介してメモリセル４５０Ａへ印加される電圧は、負荷抵抗素子４０６の一方端が選択されたメモリセルのビット線に接続されているため、引き下げられ一定化される。

一方、ＮチャネルＭＯＳトランジスタ４０４のソース電圧が下降するので負荷抵抗素子４０２の電流は増加する。この電流の増加は、プリアンプ回路の出力信号ＰＯＵＴの電位を下降させるように作用する。

このときも同様に、プリアンプ回路４１０Ａには、負帰還がかかり、プリアンプ回路の出力信号ＰＯＵＴの電圧が安定化する。

本発明の実施の形態のようにすることで、プリアンプ回路回路の出力振幅を増大し、その振幅を安定化させることができる。このため、読み出し動作速度の向上や読み出しマージンの改善させることが可能になる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 検討例、３ 電源回路、４ ＭＲＡＭ回路、１０ 半導体装置、１６，３２ メモリアレイ、２２Ｌ，２２Ｒ シンク、２４Ｌ コラムプリデコーダ、２６ ロウプリデコーダ、２８Ａ ワード線ドライバ、２８Ｂ ディジット線ドライバ、２９ ローカルデコーダ、４０，４２，１００，２００，３００，４００，５００，ＳＡ１２ センスアンプ回路、５０ プリチャージ回路、１０１，２０１，３０１，４０１，５０１ メインセンスアンプ回路、１１０，１１０Ａ，２１０，２１０Ａ，２１０Ｂ，３１０，３１０Ａ，３１０Ｂ，４１０，４１０Ａ，４１０Ｂ，５１０，５１０Ａ，５１０Ｂ プリアンプ回路、１３０ アンプ回路、２０２，３０２，３０６，４０２，４０６ 負荷抵抗素子、２５０Ａ，２５０Ｂ，３５０Ａ，３５０Ｂ，４５０Ａ，４５０Ｂ メモリセル、２５２ トンネル磁化抵抗素子、ＣＳＬ コラム選択線制御信号、ＰＣＧ プリチャージ制御信号、ＰＯＵＴ，ＰＯＵＴ０，ＰＯＵＴ１ 出力信号、ＲＥ リードイネーブル信号、ＳＥ センスイネーブル信号、ＷＥ ライトイネーブル信号。

Claims (1)

1. 記憶データに応じて電気抵抗が変化する記憶素子を含むメモリセルの読出しのための半導体集積回路装置であって、
   通常ビット線の電圧と参照ビット線の電圧との電位差を増幅するためのプリアンプ回路を備え、
   前記プリアンプ回路は、前記通常ビット線および前記参照ビット線にそれぞれ接続される、第１および第２の増幅回路を含み、
   前記半導体集積回路装置は、前記プリアンプ回路からの出力信号をさらに増幅させるメインセンスアンプ回路をさらに備え、
   前記第１および第２の増幅回路の各々は、第１および第２の増幅段を含み、
   前記第１の増幅段は、第１の素子と、電源電圧が供給される第１のノードと対応する前記通常ビット線および前記参照ビット線のいずれか一方のビット線との間に前記第１の素子と直列に接続され、ゲートに基準電位を受ける第１トランジスタとを有し、
   前記第２の増幅段は、第２の素子と、前記第１のノードと第２のノードとの間に前記第２の素子と直列に接続され、ゲートに前記第１の増幅段からの信号を受ける第２トランジスタとを有し、前記第２のノードは前記通常ビット線および前記参照ビット線のいずれか一方のビット線とに接続され、
   前記プリアンプ回路からの前記出力信号は、前記第２の素子および前記第２トランジスタの接続ノードから前記メインセンスアンプ回路へ入力される、半導体集積回路装置。

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