JP2013531330A

JP2013531330A - 抵抗メモリ用の高速検出

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Publication number: JP2013531330A
Application number: JP2013513275A
Authority: JP
Inventors: ハリ・エム・ラオ
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2010-06-01
Filing date: 2011-05-31
Publication date: 2013-08-01
Anticipated expiration: 2031-05-31
Also published as: JP5493053B2; KR20130032332A; KR101464604B1; CN102918596B; US20110291761A1; US8254195B2; TW201205575A; CN102918596A; WO2011153159A1; EP2577665B1; EP2577665A1

Abstract

本開示の実施形態は、データセルの抵抗メモリ素子がハイデータ値を記憶しているかローデータ値を記憶しているかを表す出力電圧を発生するために、1つまたは複数の利得段を用いる。特定の実施形態では装置は、検出回路を含む。検出回路は、メモリセルの第1の抵抗メモリ素子を通る第1の電流を、第1のシングルエンド出力電圧に変換するように構成された第1の増幅器段を含む。第2の増幅器段は、第1の増幅器段の第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成するように構成される。

Description

本開示は一般に、抵抗メモリデバイスのセルに記憶されたデータ値の検出に関する。

コンピューティングシステムが動作を行うのに要する時間は、しばしばコンピューティングシステムのプロセッサの速度と、コンピューティングシステムのメモリシステムの速度との関数になる。ますます高速になるプロセッサに対応するために、メモリから命令およびデータを取り出す速度を増加させることが望ましい。

磁気抵抗ランダムアクセスメモリ(MRAM)セル、またはスピン注入磁化反転MRAM(STT MRAM)セルなどの抵抗メモリデバイスのセルでは、セルの抵抗メモリ素子に記憶されたデータ値の読み出しは、抵抗メモリ素子に「データ電流」を通過させる必要がある。データ電流は、ハイデータ値に設定された基準抵抗メモリ素子、およびローデータ値に設定された基準抵抗メモリ素子を通過する電流の平均を表す「基準電流」と比較される。データ電流と基準電流との比較は、抵抗メモリ素子がハイデータ値を記憶しているかローデータ値を記憶しているかを示す。記憶されたデータ値を読み出すには、センスアンプを用いてデータ電流と基準電流を比較し、記憶されたデータ値がハイデータ値であるかローデータ値であるかを示す出力電圧を発生する必要がある。

このようなシステムでは、記憶されたデータ値を示す閾値に達する出力電圧を発生することによって、センスアンプがデータ電流および基準電流に応答するための時間が割り当てられる。メモリデバイスがますます小型化される(したがってメモリデバイスの製造におけるプロセス変動の影響をますます受けやすくなり得る)のに従って、記憶されたデータ値がハイデータ値である、および記憶されたデータ値がローデータ値との間の差であることを表す閾値は、増加するノイズおよびプロセス変動に対応するために増加され得る。閾値が高くなるとセンスアンプがデータ出力を発生するための時間の増加となり、結果としてデータ値を読み出す時間が長くなり、コンピューティングシステムの処理スループットが低下する。

本開示の実施形態は、データセルの抵抗メモリ素子がハイデータ値を記憶しているかローデータ値を記憶しているかを表す出力電圧を発生するために1つまたは複数の利得段を用いる。抵抗メモリ素子を通過するデータ電流を表す第1のシングルエンド出力電圧の受け取りに応答して、利得段は電源電圧に向かって(ハイデータ値を表すデータ電流の場合)、または接地に向かって(ローデータ値を表すデータ電流の場合)、第1のシングルエンド出力電圧を増幅する。利得段はデータ電流に急速に応答して、データ電流に応答して急速かつ明確に偏移する第2のシングルエンド出力電圧を発生する。

特定の実施形態では装置は、検出回路を含む。検出回路は、メモリセルの第1の抵抗メモリ素子を通る第1の電流を、第1のシングルエンド出力電圧に変換するように構成された第1の増幅器段を含む。検出回路は、第1の増幅器段の第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成するように構成された第2の増幅器段を含む。

他の特定の実施形態では検出回路は、抵抗メモリセルを通過する第1の電流に基づいて第1のシングルエンド出力電圧を発生する第1の増幅器手段を含む。検出回路はまた、第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成する第2の増幅器手段を含む。第2のシングルエンド出力電圧は、抵抗メモリセルのデータ出力を表す。

他の特定の実施形態では方法は、記憶されたデータ値を表す抵抗メモリ素子を通る電流に対応する第1のシングルエンド出力電圧を増幅するステップを含む。第1のシングルエンド出力電圧は増幅されて、第2のシングルエンド出力電圧を生成する。第2のシングルエンド出力電圧は記憶されたデータ値を示す。

開示された実施形態の少なくとも1つによってもたらされる1つの具体的な利点は、センスアンプが、記憶されたデータ値を識別するために、記憶されたデータ値を表す電圧が基準電圧から偏移したことを検出するための時間を短縮することである。抵抗メモリ素子を通って流れる電流レベルを表す第1のシングルエンド電圧出力を増幅する利得段または増幅器は、第2のシングルエンド出力電圧をレールの間で、すなわち電源電圧または接地のレベルまで急速に駆動して、記憶されたデータ値を識別する出力を急速にもたらす。本開示の他の態様、利点、および特徴は、以下の「図面の簡単な説明」、「発明を実施するための形態」、および「特許請求の範囲」の項を含む明細書全体を読むことによって明らかになるであろう。

抵抗メモリセルに記憶されたデータ値を表す第1のシングルエンド出力電圧を増幅し、記憶されたデータ値を示す出力電圧を発生するように構成された第2の増幅器段を有する検出回路を含む、システムの特定の例示的実施形態の図である。抵抗メモリセルに記憶されたデータ値を表す第1のシングルエンド出力電圧の受け取りに応答して出力電圧を発生するための利得回路を有するシステムの特定の例示的実施形態の図である。図2のシステムの要素の回路特性の特定の実施形態の1対のグラフである。図1および2の差動増幅回路のタイミング、およびシングルエンド増幅システムのタイミングを示すタイミング図である。抵抗メモリ素子を通過する電流に応答して出力電圧を発生するための利得回路を有するシステムの特定の例示的実施形態のブロック図である。抵抗メモリ素子からの記憶されたデータ値を判定するために、第1のシングルエンド出力電圧を増幅して第2のオープンエンド出力電圧を発生する方法の、特定の例示的実施形態のフロー図である。シングルエンド出力電圧に応答する増幅器を有する抵抗ベースメモリを含む無線通信装置の特定の実施形態のブロック図である。抵抗ベースメモリと、シングルエンド出力電圧に応答する増幅器とを有する装置に用いるための製造プロセスを示すデータフロー図である。

図1を参照すると検出回路の第1の例示的実施形態が示され、全体的に100として表される。検出回路100は、第2の増幅器段130に接続された第1の増幅器段110を含む。第1の増幅器段110は、メモリセル112の第1の抵抗メモリ素子114を通る電流116を、第1の「シングルエンド」出力電圧120に変換するように構成される。互いに比較される2つの信号を含む差動信号と比べて、信号が接地電圧などの固定の電圧と比較される場合は、信号はシングルエンドと呼ぶことができる。第2の増幅器段130は、第1の増幅器段110の第1のシングルエンド出力電圧120を増幅して第2のシングルエンド出力電圧140を生成するように構成される。第2のシングルエンド出力電圧140は、第1の抵抗メモリ素子114のデータ値を示す。第1の抵抗値を有する第1の抵抗メモリ素子114に応答して、第2のシングルエンド出力電圧140は接地電圧にほぼ等しくなる。一方、第2の抵抗値を有する第1の抵抗メモリ素子114に応答して、第2のシングルエンド出力電圧140は第2の増幅器段130の電源電圧にほぼ等しくなる。

第2の増幅器段130は差動信号を増幅して出力を発生するのではなく、第1のシングルエンド出力電圧120を増幅するように構成される。言い換えれば第2の増幅器段130は、差動増幅を用いずに、シングルエンド出力電圧増幅を行うように構成される。差動増幅器において行われるようにそれぞれの入力電圧が整定するのを待つということはなく、および出力電圧の基準電圧からの偏移を待つことなく、電流116の変化は結果として急速に第1のシングルエンド出力電圧120の変化を生じる。電流116およびシングルエンド出力電圧120の変化は、結果として第2のシングルエンド出力電圧140の即時のまたはほぼ即時の変化を生じる。したがって第2の増幅器段130は、差動センスアンプまたは他の差動電圧比較に付随する遅延なしに、第2のシングルエンド出力電圧140を発生することを可能にする。

特定の実施形態ではメモリセル112は、抵抗ベースメモリのメモリセルである。たとえばメモリセル112は、磁気抵抗ランダムアクセスメモリ(MRAM)の一部とすることができる。他の実施例としてはメモリセル112は、スピン注入磁化反転MRAM(STT-MRAM)デバイスの一部とすることができる。特定の実施形態では抵抗メモリ素子114は、磁気トンネル接合(MTJ)デバイス、または垂直MTJデバイスとすることができる。たとえばMTJデバイスは、第1のデータ値を表す第1の抵抗値、または第2のデータ値を表す第2の抵抗値を有するようにプログラムすることができる。結果として電流116の値は、抵抗メモリ素子114に記憶されたデータ値に対応することができる。第1の増幅器段110は、電流116の値に応答して第1のシングルエンド出力電圧120を発生するように構成される。第1のシングルエンド出力電圧120は、メモリセル112の抵抗メモリ素子114が抵抗メモリ素子114の両端でより小さな電圧降下を可能にする低い抵抗値を有するときに結果として生じる第1のシングルエンド出力電圧120の低い値と比べて、メモリセル112の抵抗メモリ素子114が高い抵抗値を有して高い抵抗をもたらして抵抗メモリ素子114の両端に大きな電圧降下を生じるときは、高い値を有する。結果として第1のシングルエンド出力電圧120は、メモリセル112の抵抗メモリ素子114に記憶されたデータ値を表す電圧レベルを有する。

第2の増幅器段130は、差動増幅動作を行わずに第1のシングルエンド出力電圧120を増幅することによって、第2のシングルエンド出力電圧140を発生する。たとえば第2の増幅器段130は、第1のシングルエンド出力電圧120をレールツーレール出力信号として増幅するように構成することができる。結果として、第1のシングルエンド出力電圧120の第1の値がメモリセル112の第1のデータ値に対応するときは、第2の増幅器段130は、第2の増幅器段130に供給される電源電圧に近い電圧にて第2のシングルエンド出力電圧140を発生する。反対に第1のシングルエンド出力電圧120の第2の値がメモリセル112の第2のデータ値に対応するときは、第2の増幅器段130は、接地電圧に近い電圧にて第2のシングルエンド出力電圧140を発生する。

第2の増幅器段130は、第1のシングルエンド出力電圧120に応答して第2のシングルエンド出力電圧140を発生する。したがって第2の増幅器段130は、出力電圧が差動増幅に基づいて発生されるシステムによって得られるよりも、出力の発生においてより高速な増幅を可能にすることができる。差動増幅システムでは、入力電圧レベルの間の差分を確立するための十分な時間を許容するために、出力信号の発生において遅延が課され得る。遅延を課すことで、電圧レベルの間の差分が安定化する前に結果として生じ得るスプリアス出力信号が低減される。これと対照的に、第2の増幅器段130は第1のシングルエンド出力電圧120を増幅するように構成されるので、差動出力を確立するために遅延が課されることはない。第2のシングルエンド出力電圧140は、電流116がメモリセル112の抵抗メモリ素子114に印加された後に即時にまたはほぼ即時に、発生することができる。したがって第2の増幅器段130は、差動センスアンプを含む、または他のやり方で増幅器段の出力を基準電圧と比較する増幅器段より、高速な応答をもたらすことができる。

高速な応答に加えて第2の増幅器段130はまた、差動増幅器では記憶されたデータ値を読み出せない場合に、記憶されたデータ値を読み出すことを可能にする。たとえばメモリセル112の抵抗メモリ素子114が、データ値を記憶するMTJである場合は、MTJのトンネル磁気抵抗(TMR)は、式(1)によって得られるように、反平行(R_AP)および平行(R_P)構成での抵抗メモリ素子114の抵抗値の差と、R_Pとの比の関数となる。
TMR=(RA_P-R_P)/R_P (1)

任意の所与の磁気抵抗メモリ素子のTMRは、固定の量となり得る。したがって一般に、反平行および平行構成において磁気抵抗メモリ素子を電流が通過するときの電圧出力の間には、固定の差分が存在する。記憶されたデータ値を読み出すために差動増幅器が用いられた場合は、プロセススケーリングのために差動増幅器は、磁気抵抗メモリ素子に記憶された値の読み出しによって生じる結果としての電圧差分より大きな、固有の電圧オフセットを持ち得る可能性がある。このような場合は差動増幅器では、磁気抵抗メモリ素子に記憶された値を正確に読み出せない場合がある。

これと対照的に第2の増幅器段130は、第1のシングルエンド出力電圧120での平衡値からのシフトが(さらに図4を参照して述べるように)、差動増幅器の電圧オフセット内に含まれ得る範囲を超えない場合でさえも、第1のシングルエンド出力電圧120の任意の変化に応答する。たとえば第1のシングルエンド出力電圧120の第1の値が抵抗メモリ素子114に記憶された第1のデータ値に対応し、第1のシングルエンド出力電圧120の第2の値が抵抗メモリ素子114に記憶された第2のデータ値に対応する場合は、第1の電流116の変化は、第1の値と第2の値の間の差分が差動増幅電圧オフセットより小さいときでも、第1のシングルエンド出力電圧120の平衡点からの即時変化を起こすことができる。第2の増幅器段130は、従来型の差動増幅器を置き換えることができ、差動増幅器の使用に関係するこのようなオフセット/差動問題をなくすことができる。

抵抗ベースメモリの低電力動作には、データ値を抵抗メモリ素子に書き込むために用いられる書き込みエネルギーを低減することが必要になり得る。結果として、読み出し電流が記憶されたデータを乱すリスクを低減するために、読み出し動作が低減された電源電圧で行われ得る。しかし読み出し電圧を低下させることは結果として、第1のシングルエンド出力電圧120の値の間の差分が減少し、第2の増幅器段130に第2のシングルエンド出力電圧140を接地電圧と第2の増幅器段130の電源電圧との間でレールツーレールに駆動させるのに、不十分になり得る。しかし図5を参照してさらに述べるように増幅器段は、結果としてレールツーレールまたはより高度に弁別された出力電圧を生じるように縦接続することができる。たとえば第2の増幅器段130の第2のシングルエンド出力電圧140は、第3の増幅器段(図1には示さず)への入力とすることができる。第2のシングルエンド出力電圧140はレールツーレール出力値を出力できない場合があるが、第2のシングルエンド出力電圧140は第1のシングルエンド出力電圧120より大きな弁別化を有することができ、したがって第3の増幅器段を駆動して第3のシングルエンド出力電圧(やはり図1に示さず)をレールツーレールにて発生するのに十分となり得る。各増幅器段にはゲート遅延のみが追加され得るが、これは従来型の差動増幅器遅延よりは大幅に短い遅延である。したがって複数の利得段を縦接続して、差動増幅器段を用いて得られるよりも大きな速度でレールツーレール電圧出力を生じることができる。

結果として検出回路100は、従来型のセンスアンプと比べて改善された速度を有する動作を可能にする。さらに検出回路100は、プロセススケーリングの結果として生じる従来型の差動増幅器の電圧オフセットの増加によってもたらされる課題を回避する。さらに検出回路100は、低電力動作用に低減された書き込みエネルギーを用いて動作するように設計されたシステムにおいて記憶されたデータ値を乱さずに、セルを読み出すためのレールツーレール増幅をもたらすように、例示の実施例のような縦接続された利得段を用いて、1.2ボルト電源電圧などの低減された電源電圧での読み出し動作を可能にする。

図2を参照すると、検出回路の第2の例示的実施形態が示され、全体的に200として表される。検出回路200は、基準電流検出回路202に接続され、かつデータ電流検出回路240に接続された利得回路250を含む。基準電流検出回路202は、抵抗メモリ素子216および226を含む基準ペア208を含む、基準セル219を含む。基準電流検出回路202はまた、第1の基準経路210と、第2の基準経路220とを含む。第1の基準経路210は、pチャネル金属酸化物半導体(PMOS)電界効果トランジスタ(P-FET)負荷212などの負荷デバイスを含む。P-FET負荷212は第1の基準ノード221に接続され、このノードはクランプトランジスタ214に接続される。読み出しイネーブルトランジスタ213はクランプトランジスタ214に接続される。ビット線マルチプレクサ(mux)トランジスタ215は、読み出しイネーブルトランジスタ213に接続される。読み出しイネーブルトランジスタ213のゲートは、読み出し線227に接続される。抵抗素子216は、抵抗ベースメモリ素子の論理「1」状態に対応する抵抗R1を有し、ビット線muxトランジスタ215に接続される。アクセストランジスタ218は抵抗素子216に接続され、アクセストランジスタ218、228、および248への共通ゲート電圧を表す共通信号Vrwlによって制御される。第2の基準経路220は、P-FET負荷222などの負荷デバイスを含む。P-FET負荷222は第1の基準ノード221に接続され、このノードはクランプトランジスタ224に接続される。読み出しイネーブルトランジスタ223は、クランプトランジスタ224に接続される。ビット線muxトランジスタ225は、読み出しイネーブルトランジスタ223に接続される。読み出しイネーブルトランジスタ223のゲートは、読み出し線227に接続される。抵抗素子226は、抵抗ベースメモリ素子の論理「0」状態に対応する抵抗値R0を有し、ビット線muxトランジスタ225に接続される。アクセストランジスタ228は抵抗素子226に接続され、やはり共通信号Vrwlによって制御される。

データ電流検出回路240は単一のデータ経路241を有する。データ経路241は、P-FET負荷242などの負荷デバイスを含む。P-FET負荷242は第2の基準ノード264に接続され、このノードはクランプトランジスタ244に接続される。読み出しイネーブルトランジスタ243はクランプトランジスタ244に接続される。ビット線muxトランジスタ245は読み出しイネーブルトランジスタ243に接続される。抵抗ベースメモリ素子246は抵抗ベースメモリ素子の論理状態に対応する抵抗値Rを有し、ビット線muxトランジスタ245に接続される。アクセストランジスタ248は抵抗ベースメモリ素子246に接続され、共通信号Vrwlによって制御される。データセル229は、抵抗ベースメモリ素子246と、データ経路241のアクセストランジスタ248とを含む。第2の基準ノード264での電圧は、第1のシングルエンド出力電圧249であり、これは抵抗ベースメモリ素子246を通って流れる第1の電流211に応答し、データセル229に記憶されたデータ値を表す。

利得回路250は、基準電流検出回路202の経路210および220、およびデータ電流検出回路240のデータ経路241と同様であり、P-FET負荷252と、読み出しイネーブルトランジスタ253とを含む。利得デバイス260は、P-FET負荷252のソースに接続されたドレイン、読み出しイネーブルトランジスタ253のドレインに接続されたソース、第2の基準ノード264に接続されたゲートを有する、第1のNMOSトランジスタ260として示される。利得デバイス260は、第1のシングルエンド出力電圧249に応答する。一実施形態ではP-FET負荷252は、基準電圧に応答するゲート、電源201に接続されたドレイン、および第1のNMOSトランジスタ260のドレインに接続されたソースを有する。読み出しイネーブルトランジスタ253のゲートは読み出し線227に接続されて、第1のNMOSトランジスタ260のソースを選択的に接地に接続する。第2のシングルエンド出力電圧259は、読み出し線227がイネーブルされたときにNMOS利得トランジスタ260のドレインにて読み出される。

利得回路250はまた、第2のシングルエンド出力電圧259を受け取る入力端272を有するラッチ270を含む。ラッチ270はまた、ラッチされたデータd_out3 280をそこから読み出すことができる出力端274を有する。ラッチ270はクロック入力276を含む。ラッチ270のクロック入力276は、基準電流検出回路202の読み出しイネーブルトランジスタread_en213および223、ならびにデータ電流検出回路240の読み出しイネーブルトランジスタread_en243と同様に、読み出し線227に接続される。ラッチ270は、読み出しイネーブル信号がアクティブのときに第2のシングルエンド出力電圧259を記憶するようにクロックされる。

概して、経路210、220、241のそれぞれの対応する構成要素は、同様な構成を有することができ、ほぼ同様に動作することができる。クランプトランジスタ214、224、および244のそれぞれは、信号Vclamp254に基づいて、それぞれの経路210、220、および241を通る電流および電圧を制限するように機能する。信号Vclamp254は、クランプトランジスタ214、224、および244がクランピングトランジスタとして機能するのを可能にする共通ゲート電圧を表す。アクセストランジスタ218、228、および248のそれぞれは、アクセストランジスタ218、228、および248への共通ゲート電圧を表す共通信号Vrwlに基づいて、電流がそれぞれの経路210、220、および241を通って流れることを選択的に可能にする。

P-FET負荷デバイス212、222、および242のそれぞれのゲートは、第1の基準ノード221に接続される。したがってP-FET負荷デバイス212、222、および242のそれぞれのゲート電圧は基準電圧Vref247となる。基準電流検出回路202の動作電流は、抵抗素子216および226を含む基準ペア208の平均電流であるので、Vref247は、ハイデータ値を記憶している抵抗メモリ素子を含む経路、およびローデータ値を記憶している抵抗メモリ素子を含む経路を通過する電圧の間の境界を定める。

データ電流検出回路240によって発生される第1のシングルエンド出力電圧249は、データセル209内の抵抗メモリ素子246がハイ論理値を表すかロー論理値を表すかを示す。第2のシングルエンド出力電圧259は、第1のシングルエンド出力電圧249に応答して増幅された出力信号をもたらす。第2のシングルエンド出力電圧259は、利得回路250の電源電圧201と接地203との間で「レールツーレール」に駆動されて、記憶されたデータ値を表す明確に弁別された電圧をもたらす。

したがって第1のNMOSトランジスタ260は第1のシングルエンド出力電圧249の増幅器として動作し、第1のNMOSトランジスタ260のドレインでの出力d_out2 259は第2のシングルエンド出力電圧となる(すなわちd_out2 259は、差動電圧ペアの一部ではない)。読み出しイネーブルトランジスタ253は、読み出し線227に応答するゲートを有し、第1のNMOSトランジスタ260のソースを接地に接続する。第1のシングルエンド出力電圧d_out1 249に応じて、第2のシングルエンド出力電圧d_out2 259は、電源電圧201、または接地203に向かって駆動されることになる。第2のシングルエンド出力電圧259は、読み出し線227がイネーブルされたときに、NMOS利得トランジスタ260のドレインにて読み出される。利得回路250は、単一のNMOSデバイスがNMOSデバイスのゲートへの入力に対して応答する速度にて、第1のシングルエンド出力電圧249を増幅することができる。したがって利得回路250の応答は、従来型の検出回路にて行われ得るような電圧信号の比較を行うセンスアンプの応答よりずっと高速にすることができる。

図3を参照すると、図2に示されるシステムの回路特性の特定の例示的実施形態が示され、全体的に300として表される。回路特性300は、利得回路250の伝達曲線302を含み、またデータ電流検出回路240および基準電流検出回路202に対応する負荷線特性の負荷線図304を含んで示される。

負荷線図304は、抵抗メモリ素子246が第1のデータ値を有するときの図2のデータセル209の電流-電圧特性に対応する第1のトレース310と、抵抗ベースメモリ素子246が第2のデータ値を有するときのデータセル209の第2の電流-電圧特性を示す第2のトレース312とを含む。トレース314は、P-FET負荷222のドレインがノード221に接続されているためにP-FET負荷222のバイアス設定によりダイオードのような挙動を有する、基準電流検出回路202の負荷特性を示す。トレース314は、基準電流検出回路202によって発生されるノード221での電圧によってバイアスされる、データ電流検出回路240の負荷トランジスタ242の負荷線電流-電圧特性を示す。ダイオードのようなトレース314と、データ電流検出回路240のP-FET242の電流-電圧特性のトレースとの交点は、基準点326を示す。基準点326の電圧より大きな出力電圧はデータセル209に記憶されたデータロー値として解釈することができ、基準点326の電圧より小さな出力電圧レベルはデータセル209でのデータハイ値として解釈することができる。負荷線図304は、トレース310および312によって示されるデータセル209を通る電流が、負荷トレース314によって示されるP-FET負荷242を通る電流に等しい安定点として、2つの動作点322、324を示す。動作点322はデータセル209に記憶されたローデータ値を表し、動作点324はデータセル209に記憶されたハイデータ値を表す。データロー動作点322とデータハイ動作点324の間の電圧差分は、d_out1 249として示され、これは第1のシングルエンド出力電圧に対応する。

第1のシングルエンド出力電圧d_out1 249は、図2で利得回路250として示される第2段の増幅器への入力電圧として供給される。伝達曲線302は、データハイ値とデータロー値の間の電圧範囲d_out1 249を分離する基準電圧326にて、第2の増幅器段(たとえば利得回路250)は平衡点336を有することを示す。平衡点336は、ほぼ接地(たとえば0ボルト)から電源電圧(たとえばVdd)までの範囲である、第2のシングルエンド出力電圧d_out2 259のハイ電圧レベルとロー電圧レベルのおよそ中間にある。同様に利得回路250の伝達曲線302は、データロー動作点322ではd_out2 259は動作点332にて接地電圧となり、データハイ動作点324では利得回路250の出力は動作点334にて電源電圧となることを示す。

結果として第1のシングルエンド出力電圧d_out1 249は、利得回路250によって小さい電圧差から、接地電圧から電源電圧までの範囲のより大きな第2のシングルエンド出力電圧d_out2 259に増幅される。さらに利得回路250の伝達曲線302から、動作点326からの小さな偏差は、結果として第2のシングルエンド出力電圧d_out2 259の大きな増幅を生じ、結果として第2のシングルエンド出力電圧259は、データ電流検出回路240の動作点における小さな増分変化に基づいて、両方向にレールまで急速に駆動されることが分かる。したがって図2の検出回路200は、抵抗メモリデバイス用の高速検出をもたらす。

図4を参照すると、差動増幅回路タイミング信号と、シングルエンド増幅回路のタイミング信号とを比較した、タイミング図の特定の例示的実施形態が示される。第1の組の信号400は差動増幅回路の場合のタイミング信号を示し、第2の組の信号401は、図1の第2の増幅器段130または図2の利得回路250などの非差動増幅システムの場合のタイミング信号を示す。両方の組の信号400および401に対して、クロック信号402は周期的なタイミング信号として示される。読み出し線イネーブル信号404は、クロック信号402がローからハイに遷移した(すなわち論理ロー値に対応する電圧から、論理ハイ値に対応する電圧に遷移した)後に、ロー値からハイ値に遷移するのが示される。基準電圧406は、ハイ電圧レベルにて開始し、読み出し線イネーブル信号404がハイに遷移した後に、基準電流検出回路202のデータ0基準素子226、およびデータ1基準素子216を通って流れる平均電流を示す、定常安定電圧レベル408まで低下するのが示される。

図1の第1のシングルエンド出力電圧120、または図2の第1のシングルエンド出力電圧d_out1 249などの第1段増幅器出力409は、初期電圧にあり、クロック402のローからハイの遷移に応答し、読み出し線イネーブル信号404のハイへの遷移に応答して、より高い電圧へ遷移し始めるのが示される。第1段増幅器出力409は、論理ロー値を有するメモリセルに応答してロー論理レベル410に駆動されるか、または第1段増幅器出力409は論理ハイ値を有するデータセルに応答してハイ論理レベル412に駆動される。トレース410および412に対応する論理ハイおよび論理ロー電圧レベルは、システム接地およびシステムハイ電源電圧レベルと解釈されるべきではなく、トレース410と412の間の電圧差は、MTJの2つの異なるデータ状態にてMTJを通る電流に対応して狭い電圧差分となり得ることに留意されたい。第1段増幅器出力409は、電流検出偏移時間418にて測定できる程度に偏移し始める。

差動増幅システムを示す第1の組の信号400では、センスアンプイネーブル信号414は、ハイデータ値410またはローデータ値412の場合の第1段増幅器出力と比較した、基準信号408の差動増幅を可能にするように、ローからハイに遷移することになる。センスアンプイネーブル信号414は、時間420にてローからハイに遷移する。センスアンプイネーブル414がハイ値に遷移した後の時点で、センスアンプ出力416が発生し、時間422でロー値からハイ値に遷移するのが示される。結果としてセンスアンプイネーブル414は、基準電圧408と第1段増幅器出力409との比較がセンスアンプの出力416の誤った値を結果として生じ得るスプリアス信号を発生しないように、第1段増幅器出力409と基準電圧408の間の差分が形成される後まで、時間420ではハイ値に遷移しない。

これと対照的に非差動増幅システムを示す第2の組の信号401では、基準電圧406と第1段増幅器出力409は、図1の第2の増幅器段130の第2のシングルエンド出力電圧140、または図2の利得回路250の第2のシングルエンド出力電圧259に対応する、利得出力ロー電圧428および利得出力ハイ電圧426と並置されて示される。図示のように第1段増幅器出力409と基準電圧406の間に差分が生じた時間420にて、第2の増幅器段130の出力は増幅されて、センスアンプイネーブル414の遷移と、時間422でのセンスアンプ出力416の遷移の間のΔt424によって示される、差動センスアンプに付随する遅延なしで、ハイレベル426またはローレベル428に近付く。したがって時間420にてデータ出力d_Out(利得)は、差動応用方式の出力d_Out(検出)より利得動作時の早い段階で生じる。

図5では、抵抗メモリ素子を通過した電流に応答して出力電圧を発生するように縦接続された利得回路を用いた、検出回路の他の特定の例示的実施形態のブロック図が示され、全体的に500として表される。検出回路500は、第1の利得回路すなわち第2の増幅器段530に接続された、第1の増幅器段すなわちデータ電流検出回路110を含む。図1を参照して述べたように第1の増幅器段110は、メモリセル(図5には示さず)の第1の抵抗メモリ素子を通る第1の電流を、第1のシングルエンド出力電圧120に変換するように構成される。第2の増幅器段530は、第1の増幅器段110の第1のシングルエンド出力電圧120を増幅して第2のシングルエンド出力電圧140を生成するように構成される。第2の利得回路すなわち第3の増幅器段550は、第2のシングルエンド出力電圧140を受け取り、増幅するように構成することができる。第2のシングルエンド出力電圧140が、(図2のラッチ274などによって)ラッチされない場合は、第3の増幅器段550などの追加の増幅器段を縦接続することは、基準電圧からのシングルエンド出力信号の偏移をさらに増幅することによってデータ値を読み出す速度をさらに増すために用いることができる。たとえば第1のシングルエンド出力電圧120をさらに増幅することにより、第1のシングルエンド出力電圧120と基準電圧の差がさらに増幅され、それによってデータ信号を検出する速度が増加する。シングルエンド出力電圧をさらに増幅するように、追加の増幅段を縦接続することができる。

図6は、第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を発生する、特定の例示的実施形態の方法600のフロー図を示す。方法600は、図1の検出回路100、図2の検出回路200、図5の検出回路500を用いて、1つまたは複数の他のシステムによって、またはそれらの任意の組み合わせで行うことができる。

602では第1のシングルエンド出力電圧を発生するために、負荷を電流に印加することができる。たとえば図2のPMOS負荷デバイス242などの、電流用のpチャネル金属酸化物半導体(PMOS)負荷デバイスを、基準ペア208などの基準抵抗ペアの平均電流に基づいてバイアスすることができる。図2の抵抗素子226などの基準抵抗ペア内の第1の抵抗素子はロー論理データ値を表すように構成することができ、抵抗素子216などの基準抵抗ペア内の第2の抵抗素子はハイ論理データ値を表すように構成することができる。

図1の第1のシングルエンド出力電圧120などの第1のシングルエンド出力電圧は、抵抗メモリ素子114を通る電流116などの、記憶されたデータ値を表す抵抗メモリ素子を通る電流に対応する。抵抗メモリ素子は、磁気抵抗ランダムアクセスメモリ(MRAM)、またはスピン注入磁化反転MRAM(STT-MRAM)のセルに記憶されたデータ値を表すことができる。

604では第1のシングルエンド出力電圧は増幅されて、第2のシングルエンド出力電圧を生成する。たとえば図1の第1のシングルエンド出力電圧120は、第2の増幅器段130によって増幅されて第2のシングルエンド出力電圧140を生成する。第2のシングルエンド出力電圧は記憶されたデータ値を示す。第1のシングルエンド出力電圧を増幅するステップは、第1のシングルエンド出力電圧を増幅して、記憶されたデータ値に基づいて接地電圧または電源電圧を生成するステップを含むことができる。第2のシングルエンド出力電圧は、第1の抵抗値を有する抵抗メモリ素子に応答して接地電圧にほぼ等しい第1の電圧レベルにてもたらすことができる。第2のシングルエンド出力電圧は、第2の抵抗値を有する抵抗メモリ素子に応答して電源電圧にほぼ等しい第2の電圧レベルにてもたらすことができる。

第1のシングルエンド出力電圧を増幅するステップは、第1のシングルエンド出力電圧に応答するゲートを有するnチャネル金属酸化物半導体(NMOS)トランジスタを備える増幅器段にて行うことができる。たとえば図2の第1のNMOSトランジスタ260は、第1のシングルエンド出力電圧d_out1 249に応答するゲートを有する。第2のシングルエンド出力電圧は、読み出し線がイネーブルされたときにNMOSトランジスタのドレインにて読み出すことができる。たとえば図2の第2のシングルエンド出力電圧d_out2 259は、読み出し線227がイネーブルされたときに第1のNMOSトランジスタ260のドレインにて読み出すことができる。図3の平衡点336に関して述べたように、電流の初期変化は、第2のシングルエンド出力電圧の平衡点からの即時変化を起こすことができる。

第2のシングルエンド出力電圧はラッチすることができる。たとえば図2の第2のシングルエンド出力電圧d_out2 259は、ラッチ270にてラッチすることができる。第2のシングルエンド出力電圧は増幅することができる。例示として第2のシングルエンド出力電圧140は、図5の第2の利得回路550などの1つまたは複数の追加の利得回路によって増幅することができる。

第1のシングルエンド出力電圧の増幅を行うように構成されたメモリ検出回路は、図7に関連して述べるような電子装置700内に集積化することができる。図7は、シングルエンド出力電圧に応答する増幅器を有する抵抗ベースメモリを含む、特定の実施形態の無線通信装置700のブロック図を示す。システム700は携帯用電子装置内に実装することができ、ソフトウェア766などのコンピュータ可読命令を記憶する、メモリ732などのコンピュータ可読媒体に接続された、デジタル信号プロセッサ(DSP)などのプロセッサ710を含む。メモリ732は抵抗ベースメモリであり、シングルエンド出力電圧に応答する増幅器を含む。例示の実施例ではメモリ732は、図1および図5の第1のシングルエンド出力電圧120および図2のd_out1 249などの第1のシングルエンド出力電圧に応答する、図1の第2の増幅器段130、図2の利得回路250、または図5の第1の利得回路(第2の増幅器段)530および第2の利得回路(第3の増幅器段550)などの、1つまたは複数の縦接続された利得回路を含む。

ディスプレイコントローラ726は、プロセッサ710およびディスプレイデバイス728に接続される。符号化器/復号化器(CODEC)734もプロセッサ710に接続することができる。CODEC734にはスピーカ736およびマイクロホン738を接続することができる。無線インターフェース740は、プロセッサ710および無線アンテナ742に接続することができる。

特定の実施形態ではプロセッサ710、ディスプレイコントローラ726、メモリ732、CODEC734、および無線インターフェース740は、システムインパッケージまたはシステムオンチップデバイス722内に含まれる。特定の実施形態ではシステムオンチップデバイス722に、入力デバイス730および電源744が接続される。さらに特定の実施形態では図7に示されるように、ディスプレイデバイス728、入力デバイス730、スピーカ736、マイクロホン738、無線アンテナ742、および電源744は、システムオンチップデバイス722の外部にある。しかしディスプレイデバイス728、入力デバイス730、スピーカ736、マイクロホン738、無線アンテナ742、および電源744のそれぞれは、インターフェースまたはコントローラなどの、システムオンチップデバイス722の構成要素に接続することができる。

上記で開示されたデバイスおよび機能(図1、2、5、または7のデバイス、図6の方法、またはそれらの任意の組み合わせなど)は設計し、コンピュータ可読媒体上に記憶されたコンピュータファイル(たとえばRTL、GDSII、GERBERなど)内に構成することができる。このようなファイルの一部またはすべては、このようなファイルに基づいてデバイスを製作する製作扱い業者に供給することができる。結果としての製品は半導体ウェハを含み、これは次いで半導体ダイに切断され、半導体チップにパッケージされる。次いで半導体チップは電子装置内に使用される。図8は、特定の例示的実施形態の電子装置製造プロセス800を示す。

製造プロセス800では、研究用コンピュータ806などにて、物理デバイス情報802が受け取られる。物理デバイス情報802は、図1、2、5、または7のシステム、またはそれらの任意の組み合わせなどの、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含むことができる。たとえば物理デバイス情報802は、研究用コンピュータ806に接続されたユーザインターフェース804を通じて入力される、物理パラメータ、材料特性、および構造情報を含むことができる。研究用コンピュータ806は、メモリ810などのコンピュータ可読媒体に接続された、1つまたは複数の処理コアなどのプロセッサ808を含む。メモリ810は、プロセッサ808に物理デバイス情報802をファイルフォーマットに準拠するように変換させ、ライブラリファイル812を発生させるように実行可能なコンピュータ可読命令を記憶することができる。

特定の実施形態ではライブラリファイル812は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえばライブラリファイル812は、図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせを含む半導体デバイスのライブラリを含むことができ、これは電子回路設計自動化(EDA)ツール820と共に使用するために供給される。

ライブラリファイル812は、メモリ818に接続された、1つまたは複数の処理コアなどのプロセッサ816を含む設計用コンピュータ814にて、EDAツール820と共に用いることができる。EDAツール820は、設計用コンピュータ814のユーザが、ライブラリファイル812の図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせを用いた回路を設計するのを可能にするように、メモリ818にプロセッサ実行可能命令として記憶することができる。たとえば設計用コンピュータ814のユーザは、設計用コンピュータ814に接続されたユーザインターフェース824を通じて、回路設計情報822を入力することができる。回路設計情報822は、図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせなどの、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含むことができる。例示として回路設計特性は、特定の回路の識別、回路設計内の他の要素との関係、位置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表すその他の情報を含むことができる。

設計用コンピュータ814は、ファイルフォーマットに準拠するように、回路設計情報822を含む設計情報を変換するように構成することができる。例示としてファイルフォーマットは、グラフィックデータシステム(GDSII)ファイルフォーマットなどの、平面幾何学形状、テキストラベル、および階層フォーマット内の回路レイアウトについての他の情報を表す、データベースバイナリファイルフォーマットを含むことができる。設計用コンピュータ814は、他の回路または情報に加えて、図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせを記述する情報を含むGDSIIファイル826などの、変換された設計情報を含むデータファイルを発生するように構成することができる。例示としてデータファイルは、図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせを含み、またSOC内の追加の電子回路および構成要素を含む、システムオンチップ(SOC)に対応する情報を含むことができる。

GDSIIファイル826は、GDSIIファイル826内の変換された情報に従って図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせを製造するために、製作工程828にて受け取ることができる。たとえばデバイス製造プロセスは、代表のマスク832として示される、フォトリソグラフィ処理用に用いるためのマスクなどの、1つまたは複数のマスクを作成するように、マスク製造業者830にGDSIIファイル826を供給することを含むことができる。マスク832は、1つまたは複数のウェハ834を生成するための製作工程時に用いられ、ウェハは試験され、代表のダイ836などのダイに分離される。ダイ836は、図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせを含む回路を含む。

ダイ836はパッケージング工程838に供給することができ、そこでダイ836は代表のパッケージ840に組み込まれる。たとえばパッケージ840は、単一のダイ836、またはシステムインパッケージ(SiP)構成などの複数のダイを含むことができる。パッケージ840は、電子素子技術連合評議会(JEDEC)標準などの1つまたは複数の標準または仕様に準拠するように構成することができる。

パッケージ840に関する情報は、コンピュータ846に記憶された構成部品ライブラリなどを通じて、様々な製品設計者に分配することができる。コンピュータ846は、メモリ850に接続された、1つまたは複数の処理コアなどのプロセッサ848を含むことができる。プリント回路基板(PCB)ツールは、ユーザインターフェース844を通じてコンピュータ846のユーザから受け取ったPCB設計情報842を処理するように、メモリ850にプロセッサ実行可能命令として記憶することができる。PCB設計情報842は、回路基板上のパッケージされた半導体デバイスの物理的位置情報を含むことができ、パッケージされた半導体デバイスは図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせを含むパッケージ840に対応する。

コンピュータ846は、回路基板上のパッケージされた半導体デバイスの物理的位置情報、ならびにトレースおよびビアなどの電気的接続のレイアウトを含むデータを有するGERBERファイル852などの、データファイルを生成するためにPCB設計情報842を変換するように構成することができ、パッケージされた半導体デバイスは図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせを含むパッケージ840に対応する。他の実施形態では変換されたPCB設計情報によって生成されるデータファイルは、GERBERフォーマット以外のフォーマットを有することができる。

GERBERファイル852は、基板組立工程854にて受け取られ、GERBERファイル852に記憶された設計情報に従って製造される、代表のPCB856などのPCBを作成するために用いることができる。たとえばGERBERファイル852は、PCB製造工程の様々なステップを行うために1つまたは複数のマシンにアップロードすることができる。PCB856にはパッケージ840を含む電子構成部品を配置して、代表のプリント回路アセンブリ(PCA)858を形成することができる。

PCA858は、製品製造工程860にて受け取られ、第1の代表の電子装置862および第2の代表の電子装置864などの、1つまたは複数の電子装置内に組み込むことができる。例示の非限定的な例として、第1の代表の電子装置862、第2の代表の電子装置864、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択することができる。他の例示の非限定的な例として電子装置862または864の1つまたは複数は、携帯電話、携帯パーソナル通信システム(PCS)装置などの遠隔装置、携帯情報端末、全地球測位システム(GPS)対応装置、ナビゲーション装置などの携帯用データ装置、検針装置などの固定位置データユニット、あるいはデータまたはコンピュータ命令を記憶しまたは取り出す任意の他の装置、またはそれらの任意の組み合わせとすることができる。図7、8は本開示の教示による遠隔装置を示すことができるが、本開示はこれらの例示として示された装置に限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意の装置に適切に使用することができる。

したがって図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせは、例示のプロセス800に示されるように、製作し、処理し、電子装置に組み込むことができる。図1の検出回路100、図2の検出回路200、図5の検出回路500、図7のデバイス722、またはそれらの任意の組み合わせに関して開示された実施形態の1つまたは複数の態様は、ライブラリファイル812、GDSIIファイル826、およびGERBERファイル852内など、様々な工程段階に含めることができ、ならびに研究用コンピュータ806のメモリ810、設計用コンピュータ814のメモリ818、コンピュータ846のメモリ850、基板組立工程854などの様々な段階で用いられる1つまたは複数のコンピュータまたはプロセッサのメモリ(図示せず)に記憶することができ、またマスク832、ダイ836、パッケージ840、PCA858、プロトタイプ回路または装置などの他の製品(図示せず)、またはそれらの任意の組み合わせなどの1つまたは複数の他の物理的実施形態に組み入れることができる。物理デバイス設計から最終製品までの製造の様々な代表的段階が示されたが、他の実施形態では、より少ない段階を用いること、または追加の段階を含むことができる。同様にプロセス800は、プロセス800の様々な段階を行う単一の構成要素によって、または1つまたは複数の構成要素によって行うことができる。

当業者ならさらに、本明細書に開示された実施形態に関連して述べた様々な例示の論理ブロック、構成、モジュール、回路、および方法ステップは、電子的ハードウェア、処理ユニットによって実行されるコンピュータソフトウェア、または両方の組み合わせとして実施できることが理解されよう。様々な例示の構成要素、ブロック、構成、モジュール、回路、およびステップについて、上に概してそれらの機能の点から述べた。このような機能がハードウェアとして実施されるか、または処理デバイスによって実行可能な実行可能命令として実施されるかは、特定の用途、および全体的なシステムに課される設計制約に依存する。当業者なら、説明した機能をそれぞれの特定の用途に対して様々なやり方で実施できるが、このような実施の決定は本開示の範囲から逸脱すると解釈されるべきではない。

本明細書に開示された実施形態に関連して述べた方法のステップまたはアルゴリズムは、直接にハードウェアにて、プロセッサによって実行されるソフトウェアモジュールにて、または両方の組み合わせにて具現化することができる。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピン注入磁化反転MRAM(STT-MRAM)、フラッシュメモリ、リードオンリメモリ(ROM)、プログラマブルリードオンリメモリ(PROM)、消去可能プログラマブルリードオンリメモリ(EPROM)、電気的消去可能プログラマブルリードオンリメモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスクリードオンリメモリ(CD-ROM)、または当技術分野で知られている任意の他の非一時的記憶媒体に配置することができる。例示の記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに接続される。代替として記憶媒体は、プロセッサに統合することができる。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)内に配置することができる。ASICはコンピューティングデバイスまたはユーザ端末内に配置することができる。代替としてプロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別構成部品として配置することができる。

開示された実施形態の上記の説明は、当業者が開示された実施形態を作製または使用できるように示された。当業者にはこれらの実施形態に対する様々な変更は容易に明らかとなり、本明細書で定義された原理は本開示の範囲から逸脱せずに他の実施形態に適用することができる。したがって本開示は本明細書に示された実施形態に限定されるものではなく、以下の「特許請求の範囲」によって定義される原理および新規な特徴と一致する可能な最も広い範囲が与えられるべきである。

100 検出回路
110 第1の増幅器段
112 メモリセル
114 第1の抵抗メモリ素子
116 電流
120 第1のシングルエンド出力電圧
130 第2の増幅器段
140 第2のシングルエンド出力電圧

Claims

メモリセルの第1の抵抗メモリ素子を通る第1の電流を、第1のシングルエンド出力電圧に変換するように構成された第1の増幅器段と、
前記第1の増幅器段の前記第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成するように構成された第2の増幅器段と
を有する検出回路
を備える装置。
前記第1の抵抗メモリ素子は前記メモリセルに記憶されたデータ値を表し、前記第2のシングルエンド出力電圧は前記第1の抵抗メモリ素子のデータ値を示す、請求項1に記載の装置。
前記第1の抵抗メモリ素子が、磁気抵抗ランダムアクセスメモリ(MRAM)セル、またはスピン注入磁化反転MRAM(STT-MRAM)セルに記憶された前記データ値を表す、請求項2に記載の装置。
前記第2の増幅器段が、前記第2のシングルエンド出力電圧のハイ電圧レベルと、前記第2のシングルエンド出力電圧のロー電圧レベルの間のおよそ中間に平衡点を有する、請求項3に記載の装置。
前記第2のシングルエンド出力電圧のデータロー動作点は、前記第1のシングルエンド出力電圧の第1の値が前記第1の抵抗メモリ素子に記憶された第1のデータ値に対応するときに、前記第2の増幅器段に供給される接地電圧にあり、
前記第2のシングルエンド出力電圧のデータハイ動作点は、前記第1のシングルエンド出力電圧の第2の値が前記第1の抵抗メモリ素子に記憶された第2のデータ値に対応するときに、前記第2の増幅器段に供給される電源電圧にある、請求項4に記載の装置。
前記第2のシングルエンド出力電圧を受け取り、第3のシングルエンド出力電圧を発生するように構成された第3の増幅器段をさらに備え、
前記第3のシングルエンド出力電圧のデータロー動作点は、前記第1のシングルエンド出力電圧の第1の値が前記第1の抵抗メモリ素子に記憶された第1のデータ値に対応するときに、前記第3の増幅器段に供給される接地電圧にあり、
前記第3のシングルエンド出力電圧のデータハイ動作点は、前記第1のシングルエンド出力電圧の第2の値が前記第1の抵抗メモリ素子に記憶された第2のデータ値に対応するときに、前記第3の増幅器段に供給される電源電圧にある、請求項4に記載の装置。
前記第2の増幅器段および前記第3の増幅器段のそれぞれが、実質的に1ゲート遅延より大きくない間隔で出力を発生する、請求項6に記載の装置。
前記第2の増幅器段が、差動増幅を行うように構成されない、請求項1に記載の装置。
前記第1の電流の変化が、前記第2のシングルエンド出力電圧の平衡点からの即時変化を起こす、請求項1に記載の装置。
前記第1のシングルエンド出力電圧の第1の値が前記第1の抵抗メモリ素子に記憶された第1のデータ値に対応し、
前記第1のシングルエンド出力電圧の第2の値が前記第1の抵抗メモリ素子に記憶された第2のデータ値に対応し、
前記平衡点からの即時変化を起こす前記第1の電流における変化が、差分がプロセススケーリングと共に増加する差動増幅電圧オフセットより小さいときに、前記第2の増幅器段の動作を可能にする、請求項9に記載の装置。
前記第2の増幅器段が、電源と接地の間に接続された利得デバイスを備える、請求項1に記載の装置。
前記利得デバイスが、前記第1のシングルエンド出力電圧に応答するゲートを有する第1のnチャネル金属酸化物半導体(NMOS)トランジスタを備える、請求項11に記載の装置。
前記第2のシングルエンド出力電圧は、読み出し線がイネーブルされたときに前記第1のNMOSトランジスタのドレインにて読み出される電圧である、請求項12に記載の装置。
前記利得デバイスが、
基準電圧に応答するゲート、前記電源に接続されたドレイン、および前記第1のNMOSトランジスタのドレインに接続されたソースを有するpチャネル金属酸化物半導体(PMOS)トランジスタと、
前記読み出し線に応答するゲート、前記第1のNMOSトランジスタのソースに接続されたドレイン、および前記接地に接続されたソースを有する第2のNMOSトランジスタと
をさらに備える、請求項13に記載の装置。
第1の抵抗値を有する第1の抵抗メモリ素子に応答して、前記第2のシングルエンド出力電圧は接地電圧にほぼ等しくなり、第2の抵抗値を有する前記第1の抵抗メモリ素子に応答して、前記第2のシングルエンド出力電圧は電源電圧にほぼ等しくなる、請求項12に記載の装置。
前記第1のNMOSトランジスタの前記ゲートは前記第1の抵抗負荷に直接接続され、前記第1の電流の初期値に対応する前記第1のシングルエンド出力電圧の初期電圧は前記第2の増幅器段によって増幅される、請求項12に記載の装置。
前記第1の増幅器段の動作電流は基準抵抗ペアの平均電流であり、前記基準抵抗ペア内の第1の抵抗素子はロー論理データ値を表すように構成され、前記基準抵抗ペア内の第2の抵抗素子はハイ論理データ値を表すように構成される、請求項1に記載の装置。
前記第2のシングルエンド出力電圧を記憶するためのラッチをさらに備える、請求項1に記載の装置。
前記検出回路が少なくとも1つの半導体ダイ内に集積化された、請求項1に記載の装置。
前記検出回路がその中に集積化されたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスをさらに備える、請求項19に記載の装置。
抵抗メモリセルを通過する第1の電流に基づいて、第1のシングルエンド出力電圧を発生する第1の増幅器手段と、
前記第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成する第2の増幅器手段であって、前記第2のシングルエンド出力電圧は前記抵抗メモリセルのデータ出力を表す、第2の増幅器手段と
を備える、検出回路。
前記抵抗メモリセルは磁気抵抗ランダムアクセスメモリ(MRAM)セルを含み、前記第1の電流は前記MRAMセルに記憶されたデータ値を表す、請求項21に記載の検出回路。
前記第1のシングルエンド出力電圧を増幅するための前記第2の増幅器手段が、電源と接地の間に接続された利得手段を備える、請求項21に記載の検出回路。
前記利得手段が、前記第1のシングルエンド出力電圧に応答するゲートを有するnチャネル金属酸化物半導体(NMOS)トランジスタを含む、請求項23に記載の検出回路。
前記第2のシングルエンド出力電圧は、読み出し線がイネーブルされたときに前記NMOSトランジスタのドレインにて読み出される電圧である、請求項24に記載の検出回路。
第1の値を有する前記抵抗メモリセルを通過する前記第1の電流に応答して、前記第2のシングルエンド出力電圧は前記接地電圧にほぼ等しくなり、第2の値を有する前記抵抗メモリセルを通過する前記第1の電流に応答して、前記第2のシングルエンド出力電圧は前記電源電圧にほぼ等しくなる、請求項23に記載の検出回路。
前記第2のシングルエンド出力電圧を記憶する手段をさらに備える、請求項21に記載の検出回路。
前記第2のシングルエンド出力電圧を増幅する手段をさらに備える、請求項21に記載の検出回路。
記憶されたデータ値を表す抵抗メモリ素子を通る電流に対応する第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成するステップであって、前記第2のシングルエンド出力電圧は前記記憶されたデータ値を示す、ステップ
を含む、方法。
前記電流の初期変化が、前記第2のシングルエンド出力電圧の平衡点からの即時変化を起こす、請求項29に記載の方法。
前記第1のシングルエンド出力電圧を増幅するステップが、前記第1のシングルエンド出力電圧を前記記憶されたデータ値に基づいて接地電圧まで、または電源電圧まで増幅するステップを含む、請求項29に記載の方法。
前記第1のシングルエンド出力電圧を増幅するステップが、前記第1のシングルエンド出力電圧に応答するゲートを有するnチャネル金属酸化物半導体(NMOS)トランジスタを備える増幅器段にて行われる、請求項31に記載の方法。
読み出し線がイネーブルされたときに前記NMOSトランジスタのドレインにて前記第2のシングルエンド出力電圧を読み出すステップをさらに含む、請求項32に記載の方法。
第1の抵抗値を有する前記抵抗メモリ素子に応答して前記接地電圧にほぼ等しい第1の電圧レベルにて前記第2のシングルエンド出力電圧をもたらし、第2の抵抗値を有する前記抵抗メモリ素子に応答して前記電源電圧にほぼ等しい第2の電圧レベルにて前記第2のシングルエンド出力電圧をもたらすステップさらに含む、請求項33に記載の方法。
前記抵抗メモリ素子が、磁気抵抗ランダムアクセスメモリ(MRAM)のセル、またはスピン注入磁化反転MRAM(STT-MRAM)のセルに前記記憶されたデータ値を表す、請求項29に記載の方法。
基準抵抗ペアの平均電流に基づいて前記電流に対して、pチャネル金属酸化物半導体(PMOS)負荷デバイスをバイアスするステップをさらに含み、前記基準抵抗ペア内の第1の抵抗素子はロー論理データ値を表すように構成され、前記基準抵抗ペア内の第2の抵抗素子はハイ論理データ値を表すように構成される、請求項29に記載の方法。
前記第2のシングルエンド出力電圧をラッチするステップをさらに含む、請求項29に記載の方法。
前記第2のシングルエンド出力電圧を増幅するステップをさらに含む、請求項29に記載の方法。
前記増幅するステップが、電子装置内に集積化されたメモリ検出回路にて行われる、請求項38に記載の方法。
第1の抵抗負荷を電流に印加して第1のシングルエンド出力電圧を発生する第1のステップであって、前記第1のシングルエンド出力電圧は抵抗メモリ素子に記憶されたデータ値を表す、第1のステップと、
前記第1のシングルエンド出力電圧を増幅して第2のシングルエンド出力電圧を生成する第2のステップであって、前記第2のシングルエンド出力電圧は前記記憶されたデータ値を示す、第2のステップと
を含む、方法。
前記第1のステップおよび前記第2のステップが、電子装置内に集積化された増幅器回路にて行われる、請求項40に記載の方法。
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製作するステップと
を含み、前記半導体デバイスは、
抵抗ベースメモリ素子を含むデータセルと、
前記データセルに接続された第1の増幅器段であって、前記抵抗ベースメモリ素子を通る電流を第1のシングルエンド出力電圧に変換する、第1の増幅器段と、
前記第1の増幅器段の前記第1のシングルエンド電圧を増幅して第2のシングルエンド出力電圧を生成する第2の増幅器段と
を備える、方法。
前記データファイルがGDSIIフォーマットを有する、請求項42に記載の方法。
前記データファイルがGERBERフォーマットを含む、請求項42に記載の方法。