JP5536234B2 - 減電圧の入出力デバイス（ｒｅｄｕｃｅｄｖｏｌｔａｇｅｉｎｐｕｔ／ｏｕｔｐｕｔｄｅｖｉｃｅ）を有する抵抗ベースメモリ - Google Patents

減電圧の入出力デバイス（ｒｅｄｕｃｅｄｖｏｌｔａｇｅｉｎｐｕｔ／ｏｕｔｐｕｔｄｅｖｉｃｅ）を有する抵抗ベースメモリ Download PDF

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Description

本開示は、一般に、抵抗ベースメモリデバイスに関する。
ますます小さくなる半導体デバイスにおいてますます大きいデータ記憶容量を有するMRAMデバイスを作り出すために、スピントルクトランスファMRAM(STT-MRAM)などの磁気抵抗ランダムアクセスメモリ(MRAM)デバイスの密度を高め続けることが望ましい。MRAMデバイスのサイズの縮小は、MRAMデバイスへの供給電圧の低減を必要とする。供給電圧の低減は、MRAMデバイスの消費電力および発熱を低減し得る。しかしながら、供給電圧の低減は、それぞれ論理1および論理0を表す格納された高いデータ値と格納された低いデータ値とを区別する際の使用可能な感知マージン(sensing margin)を減少させる可能性もある。
MRAMデバイスのサイズの縮小は、そのようなデバイスの製造時のプロセス変動の影響を増加させる傾向もある。その結果、たとえば感知マージンなど動作パラメータの期待値が変わる可能性がある。したがって、MRAMデバイスのサイズの縮小の結果、感知マージンが減少する可能性があり、感知マージンは、MRAMデバイスの製造時のプロセス変動によって、さらに減少または変化する可能性がある。
感知マージンは、コア電圧状態で、入出力(I/O)トランジスタデバイスをセンス増幅器負荷デバイスとして使用することによって向上する。I/O負荷デバイスのサイズの増加は、しきい値電圧へのプロセス変動の影響を低減し、これは次に、感知マージンの変動を低減して、あるデバイスについて平均-3σノイズマージンを向上させる。イオン注入、本体バイアス効果、または両方の組合せによる低電圧動作のために、I/O負荷デバイスのしきい値電圧は低減され得る。
特定の一実施形態では、回路は、第1の抵抗メモリセルおよび第1の負荷トランジスタを含むデータ経路を備える。基準経路は、第2の抵抗メモリセルおよび第2の負荷トランジスタを含む。第1の負荷トランジスタおよび第2の負荷トランジスタは、回路内のコアトランジスタのコア供給電圧と同等の負荷供給電圧で動作するように構成された入出力(I/O)トランジスタである。
別の特定の実施形態では、データ経路および基準経路を含む回路を含むメモリデバイスが開示される。データ経路は、複数のコアトランジスタのうちの1つまたは複数によってアクセスされ、第1の負荷トランジスタを介してデータ信号を生成する第1の抵抗メモリセルを含む。基準データ経路は、複数のコアトランジスタのうちの1つまたは複数によってアクセスされ、第2の負荷トランジスタを介して基準信号を生成する第2の抵抗メモリセルを含む。第1の負荷トランジスタおよび第2の負荷トランジスタはそれぞれ、複数のコアトランジスタのうちの代表的なコアトランジスタの長さよりも長い第1の長さを有する。回路は、第1の負荷トランジスタおよび第2の負荷トランジスタを、複数のコアトランジスタの供給電圧で動作し、低減されたしきい値電圧で動作するよう適応させるように構成される。メモリデバイスは、センス増幅器回路も備える。センス増幅器回路は、データ経路からデータ信号を受信するための第1の入力を有し、基準経路から基準信号を受信するための第2の入力を有する。
さらに別の特定の実施形態において、メモリデバイスを含む装置が開示される。メモリデバイスは、第1の負荷トランジスタを介して第1の抵抗メモリセルからデータ電圧を提供するための手段を含む。メモリデバイスは、第2の負荷トランジスタを介して第2の抵抗メモリセルから基準電圧を提供するための手段も含む。メモリデバイスは、メモリデバイス内のコアトランジスタのコア供給電圧と同等の負荷供給電圧で第1の負荷トランジスタおよび第2の負荷トランジスタを動作させるための手段を含む。
別の特定の実施形態では、抵抗ベースメモリで格納されるデータ値を感知する方法が開示される。データ信号は、第1の負荷トランジスタを介して第1の抵抗ベースメモリ要素を含むデータセルから生成される。第1の負荷トランジスタは、抵抗ベースメモリに含まれる代表的なコアトランジスタの長さよりも長い第1の長さを有する。第1の負荷トランジスタは、代表的なコアトランジスタと同じ供給電圧で動作するように構成される。基準信号は、第2の負荷トランジスタを介して第2の抵抗ベースメモリ要素を含む基準回路から生成される。第2の負荷トランジスタは、代表的なコアトランジスタの長さよりも長い第2の長さを有する。第2の負荷トランジスタは、代表的なコアトランジスタと同じ供給電圧で動作するように構成される。センス増幅器で1対の信号が受信され、1対の信号は、第1の負荷トランジスタからのデータ信号、および第2の負荷トランジスタからの基準信号を含む。
本明細書で開示する実施形態によって提供される1つの特定の利点は、格納されたデータ値の正確な読取りを可能にする。メモリデバイスの感知マージンを増加させることによって、高いデータ値と低いデータ値とを区別するには感知マージンがあまりに小さすぎるときに生じ得る読取りエラーがより少ない状態で、データをメモリデバイスから読み取ることができる。プロセス変動に起因するメモリデバイスにおけるデータ記憶素子の感知マージンの変動を低減することによって、デバイス収率を向上させることができ、製造コストを低減することができる。
本明細書で開示する実施形態によって提供される別の特定の利点は、I/Oトランジスタが通常動作するよりも低い供給電圧で動作する入出力(I/O)トランジスタを使用することによって可能になるデータ値のより正確な読取りを提供する。低減された供給電圧でさえ、I/Oトランジスタを使用することは、コアトランジスタを使用することと比較して、感知マージンを向上させた可能性がある。注入または順方向バイアス電圧の結果として、しきい値電圧を調整することによって、感知マージンをさらに向上させることができる。
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含めて、出願全体の検討後に明らかになる。
本発明の例示的な実施形態による、入出力(I/O)負荷トランジスタ、特に、正チャネル金属酸化物半導体(PMOS)I/O負荷トランジスタ102、104、106を使用する抵抗ベースのダイナミックランダムアクセスメモリ(MRAM)デバイスのための感知回路100を示す概略図である。 図1の抵抗MRAMデバイスなどの磁気抵抗メモリデバイスにおいて使用するための可変の抵抗を提供する磁気トンネリング接合メモリセルの抵抗部分を示す透視図である。 本開示の例示的な実施形態において使用されるPMOSコアトランジスタおよびPMOS I/Oトランジスタの1対の斜視図である。 1.0ボルトと1.5ボルトとの間のいくつかの供給電圧でコアトランジスタおよびI/Oトランジスタを使用することから生じる論理0データ値の感知マージンおよび論理1データ値の感知マージンの1対の棒グラフである。 1.5ボルトの供給電圧でのコアトランジスタおよびI/Oトランジスタのプロセス変動によって感知マージンがどのように変化するかについて示す1対の電流/電圧グラフ(I〜V曲線)である。 I/O負荷PMOSトランジスタのしきい値電圧を低減するために注入を追加した、図1の感知回路に類似した感知回路を示す概略図である。 I/Oトランジスタを使用した感知マージンへの注入の影響を示す、注入(図6の注入など)の影響を示す1対の電流/電圧グラフ(I〜V曲線)である。 様々な電圧レベルで、I/Oトランジスタのしきい値電圧を低減するイオン注入を使用した感知回路における感知マージンおよびリーク電流の変化を示す線グラフである。 I/Oトランジスタにおける注入に起因するオフセットから生じる異なるしきい値電圧レベルでの図6の感知回路の論理0データ値の感知マージン、論理1データ値の感知マージン、および平衡感知マージン(balanced sensing margin)における変動を示す棒グラフである。 感知デバイスにおいて使用されるI/Oトランジスタのしきい値電圧を変更するための本体バイアス入力を含む図1の感知回路の概略図である。 図10の感知回路において使用されるI/Oトランジスタのしきい値電圧を低減する際の本体電圧レベルでの順方向バイアス電圧の異なるレベルの影響を示す線グラフである。 印加された順方向バイアス電圧によって本体の電圧が調整されることに応答した、感知回路における感知マージンおよびリーク電流の変化を示す線グラフである。 ゼロバイアス電圧および様々な非ゼロのバイアス電圧を使用することから図10の感知回路において生じる論理0電圧における変動、論理1電圧における変動、および平衡感知マージンの代表的な棒グラフである。 代表的なコアトランジスタと同じ供給電圧で動作するように構成されたI/Oトランジスタを使用してデータおよび基準信号を生成する特定の例示的な方法のフロー図である。 図1〜図14に関して説明するように、減電圧のI/Oデバイスを含む抵抗ベースメモリを含む通信デバイスの特定の例示的な実施形態を示すブロック図である。 図1〜図14に関して説明するように、減電圧のI/Oデバイスを含む抵抗ベースメモリを製造するための電子デバイス製造プロセス1600の特定の例示的な実施形態を示す図である。
特定の例示的な実施形態では、メモリデバイスの感知マージンを向上させるために、負荷トランジスタとしてコアトランジスタを使用する代わりに、入出力(I/O)負荷トランジスタが磁気抵抗メモリデバイスにおいて使用される。I/O負荷トランジスタは、一般に、コアトランジスタよりも長いチャネル長(「長さ」)を有する。また、I/Oトランジスタは、一般に、コアトランジスタよりも高い供給電圧、しきい値電圧、および出力抵抗を有するが、コアトランジスタよりも低い電流を有する。
コア負荷トランジスタを使用することは、製造時のプロセス変動の結果として、感知マージンにおける大きい変動をもたらし得る。トランジスタにおける変動は、一般に、チャネル幅(「幅」)×長さの平方根に比例し得る。コアトランジスタでは、幅×長さは、一般的には小さく、したがって、製造時により広い比例的な変動を受けやすい。コアトランジスタと同じ電流を供給するには、I/Oトランジスタは、より大きくなる。したがって、I/Oトランジスタの長さ×幅は、等しい電流を有するコアトランジスタのものよりも大きく、したがって、I/Oトランジスタの製造時の比例的な変動は、コアトランジスタの場合よりもかなり小さい。さらに、I/Oトランジスタの出力抵抗はより高いので、コア負荷トランジスタの代わりにI/O負荷トランジスタを使用することは、結果的に感知マージンの向上をもたらす。I/Oトランジスタのしきい値電圧はコアトランジスタのしきい値電圧よりも高く、感知マージンを制限する可能性があるが、しきい値電圧は、使用可能な感知マージンを向上させるように調整され得る。
図1は、本開示の例示的な実施形態による、入出力(I/O)負荷トランジスタ、特に、正チャネル金属酸化物半導体(PMOS)I/O負荷トランジスタ102、104、106を使用する抵抗ベースのスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)デバイスのための感知回路100の概略図である。I/O負荷トランジスタ102、104、106は、デジタルセンス増幅器150の入力を駆動する第1の段階のアナログセンス増幅器110の一部として働く。
特定の例示的な実施形態によれば、I/O負荷PMOSトランジスタ102、104、106が、負荷トランジスタとして使用され得る等しい数のコアトランジスタの代わりに使用される。I/O負荷PMOSトランジスタに取り替えられたコアトランジスタは、電流クランプデバイスとして使用されるコアトランジスタ112、114、116、抵抗メモリセル132、134、136の出力にアクセスするためにビット線上で使用されるコアトランジスタ122、124、126、または、メモリセル132、134、136において使用されるコアトランジスタ142、144、146と類似している。MRAMセル132、134、136の各々は、それぞれデータ値を維持するために使用される抵抗データ記憶素子(Rdata)133、135、137を含む。メモリセル132、134、136の各々は、それぞれ抵抗データ記憶素子133、135、137によって維持されるデータ値にアクセスするために、それぞれコアトランジスタ142、144、146も含む。
以下で説明するように、I/O負荷トランジスタ102、104、106の使用は、第1の抵抗メモリセル132を含むデータ経路と、第2の抵抗メモリセル134および第3の抵抗メモリセル136を含む基準経路との間の感知マージンを向上させる。第1の抵抗メモリセル132は、第1のI/O負荷PMOSトランジスタ102に結合され、第2の抵抗メモリセル134および136は、第2のI/O負荷PMOSトランジスタ104および106に結合される。データ経路は、デジタルセンス増幅器150のデータ電圧(Vdata)ノード152に結合され、基準経路は、基準電圧(Vref)ノード154に結合される。データ電圧ノード152と電圧基準ノード154との間の感知マージンを向上させることによって、格納されたデータ値を読み取る際のデジタルセンス増幅器150の精度が向上する。
I/O負荷PMOSトランジスタ102、104、106は、図3を参照しながら以下で説明するように、より長い長さL'380を有し、コアトランジスタ112〜116、122〜126、132〜136に動力供給するために使用されるコア供給電圧と比較して、より高い供給電圧に対応することができる。たとえば、電流クランプデバイスとして使用されるトランジスタ112、114、116、およびメモリセル132、134、136にアクセスするために使用されるトランジスタ122、124、126および142、144、146などのコアトランジスタは、1.0ボルト以下の供給電圧で動作する。対照的に、I/O負荷トランジスタ102、104、106は、1.8ボルトの供給電圧で動作する。さらに以下で説明するように、I/O負荷トランジスタ102、104、106の使用は、デジタルセンス増幅器150の感知マージンを向上させる。さらに、I/O負荷トランジスタ102、104、106は、たとえば1.0ボルトの供給電圧など通常の供給電圧よりも低い電圧で動作して感知マージンを向上させると同時に、電力要件を低減させるように構成される。トランジスタ102、104、106などのI/O負荷トランジスタは、一般的に、最高1.8ボルトの供給電圧で動作する。しかしながら、後述のように、特にI/Oトランジスタ102、104、106のしきい値電圧がデバイスの変更によっても低減されるとき、I/Oトランジスタ102、104、106をより低い供給電圧で動作させることによって、単なる電力の節約以上の利点が提供される。
図2は、図1の抵抗MRAMデバイス100などの磁気抵抗メモリデバイスにおいて使用するための可変の抵抗を提供する磁気トンネリング接合メモリセル200の抵抗部分の透視図である。MRAMセルは、Rdataと標示された抵抗器シンボル210によって表される。例示的な実施形態によれば、磁気トンネリング接合メモリセル200は、トンネル障壁224に当接する自由層222の磁気モーメントの向きを固定層226の固定された磁気モーメントに対して変更することによって、データビットを格納する。固定層226に隣接する書き込み電極242に結合された分離トランジスタ240が起動されたとき、下部電極242および上部電極252に印加された電圧を変更することによって、自由層222の磁気モーメントの向きが変更される。自由層222の磁気モーメントの向きを変えることによって、自由層222に隣接した上部電極252に接続されたリードライン250で読取り可能な抵抗の変化が生じる。
図3は、本開示の例示的な実施形態において使用される、それぞれPMOSコアトランジスタ300およびPMOS I/Oトランジスタ350の1対の斜視図である。PMOSコアトランジスタ300は、n型ソース304とn型ドレイン306との間にp型チャネル302を有する。ゲート308は、絶縁体層310によってp型チャネル302から分離される。p型チャネル302、n型ソース304、n型ドレイン306、ゲート308、および絶縁体層310はすべて、約145ナノメートルの幅320を有する。p型チャネル302は、一般的に幅の3分の1未満であり得るLの長さ330を有する。p型材料の本体340は、本体バイアス端末342に接続されており、その使用については以下でさらに説明する。
PMOS I/Oトランジスタ350は、トランジスタ300および350の相対的な寸法を除いて、PMOSコアトランジスタ300に類似している。特定の実施形態によれば、コアトランジスタよりも長い長さを有するI/Oトランジスタが使用され得る。前述のように、I/Oトランジスタは、一般に、コアトランジスタよりも高い供給電圧、しきい値電圧、および出力抵抗を有する。PMOS I/Oトランジスタ350は、n型ソース354とn型ドレイン356との間にp型チャネル352を有する。ゲート358は、絶縁体層360によってp型チャネル352から分離される。p型チャネル352、n型ソース354、n型ドレイン356、ゲート358、および絶縁体層360はすべて、約400ナノメートルの幅370を有し、これは、コアトランジスタ300の幅320のほぼ3倍である。I/Oトランジスタ350のp型チャネル352は、長さL'380を有し、これは一般的に、幅の3分の1よりも大きい、または400ナノメートルの幅のI/Oトランジスタの約150ナノメートルの範囲内である。p型材料の本体390は、本体バイアス端末392に接続されている。本体バイアス端末392の使用については、以下でさらに説明する。
I/Oトランジスタ350は、コアトランジスタ300の長さL330と比較して、より大きい相対的な長さL'380を有し、一般に、コアトランジスタ300よりも高いしきい値電圧を呈する。同時に、I/Oトランジスタ350は、コアトランジスタの長さL330および幅320と比較して、長さL'380および幅370の寸法が比較的大きいため、プロセス変動にあまり反応しない。I/Oトランジスタの寸法がより大きいので、プロセス変動がI/Oトランジスタ350の電流に及ぼす影響は、比例してより小さくなる。その結果、コアトランジスタ300の代わりにI/Oトランジスタ350を使用する感知回路が回路の感知マージンに影響を及ぼし得るプロセス変動によって受ける影響は、あまり大きくない。感知マージンへのプロセス変動の影響を制限することによって、コアトランジスタ300を使用する回路でデータを読み取ることよりも読取りエラーが少なくなり得る。
図4は、図1の回路100のI/O供給電圧入力170に1.0ボルト410と1.5ボルト415との間の範囲の供給電圧を提供しながら、それぞれ図1の回路の負荷トランジスタ102、104、106としてコアトランジスタおよびI/Oトランジスタを使用することから生じる、論理0データ値の感知マージン、および論理1データ値の感知マージンの2つの棒グラフ400および450を含む。論理0データ値の感知マージンΔV0、および論理1データ値の感知マージンΔV1は、グラフ400および450に表示されており、平均-3σ法を使用して計算される。一般に、ΔV0は、基準電圧と、「0」値を格納するメモリセルから読み取られる電圧との間の差を示し、ΔV1は、基準電圧と、「1」値を格納するメモリセルから読み取られる電圧との間の差を示す。感知マージンは、ΔV0およびΔV1のうちのより小さい方であり、メモリセルをそれ以上確実に読み取ることができないノイズの最大量を表す。
コアトランジスタの電圧マージンを示すグラフ400において、1.0ボルトの供給電圧410では、ΔV0は-0.011 420であり、ΔV1は-0.009 430である。セルの負の感知マージンは、論理0および論理1を表す電圧を互いに区別できないことを示す。セルの出力を区別することができないことによって、セルが使用不可能になり、一般的に、デバイスが破棄されるセルを含むことになる。しかしながら、供給電圧が増加するにつれて、電圧範囲および得られた感知マージンも増加する。たとえば、1.3ボルトの供給電圧413では、ΔV0は0.012 423であり、ΔV1は0.031 433であり、結果的に感知マージンがより大きくなる。たとえば、1.5ボルトの供給電圧415では、ΔV0は0.037 425であり、ΔV1は0.079 435であり、結果的に感知マージンがなお一層大きく0.037ボルト(V)となる。しかしながら、供給電圧を増加させることによって、コアトランジスタの感知マージンは増加するが、図3に関して説明するように、寸法が比較的小さいコアトランジスタは、1.5ボルトもの供給電圧で動作することが意図されるのではなく、望まれるものでもない。1.5ボルトもの電圧でコアトランジスタを動作させることによって、熱生成が過剰になる可能性があり、コアトランジスタに損害を与える可能性がある。
I/Oトランジスタの電圧マージンを示すグラフ450において、電圧マージンは、供給電圧の各々でより高く、結果的に感知マージンがより大きくなる。たとえば、1.0ボルトの供給電圧460では、ΔV0は0.025 470であり、ΔV1は0.061 480である。1.3ボルトの供給電圧463では、ΔV0は0.116 473であり、ΔV1は0.247 483である。1.5ボルトの供給電圧465では、ΔV0は0.178 475であり、ΔV1は0.355 485であり、結果的に感知マージンが0.178Vとなる。I/Oトランジスタによって得られたより大きい電圧差ΔV0およびΔV1は、結果的に、コアトランジスタを使用して達成可能であるよりも感知マージンが大きくなる。
図5は、1.5ボルトの供給電圧でコアトランジスタおよびI/Oトランジスタのプロセス変動によって感知マージンがどのように変化するかについてそれぞれ示す2つの電流/電圧グラフ500および550を含む。グラフ500および550は、モンテカルロシミュレーションの結果を表す。グラフ500で、(図1のメモリセル132に格納される)0のデータ値を有するクランプNMOSコアトランジスタの電流・電圧範囲(「I〜V範囲」)504、および(図1のメモリセル132に格納される)1のデータ値を有するクランプNMOSコアトランジスタのI〜V範囲508は、Vdata152(図1)で測定される。I〜V範囲506は、ノード154(図1)で測定される基準電圧のクランプNMOSコアトランジスタに対応する。I〜V範囲502は、102(図1)の負荷I/Oトランジスタの代わりにコアトランジスタ(図示せず)を使用して測定された負荷PMOSデータトランジスタ502に対応する。負荷PMOS基準トランジスタ104、106(図1)のI〜V範囲510も表される。I〜V範囲502、510は、上側の回路(図1の回路100)のI〜V範囲と考えることができ、I〜V範囲504〜508は、下側の回路(図1の回路180)と考えることができる。
I〜V範囲502〜510における変動をもたらすプロセス変動によって、0のデータ値を表す電圧の変動(V0の変動501)、および1のデータ値を表す電圧の変動(V1の変動503)が生じる。V0の変動501は、I〜V範囲502とI〜V範囲504との共通部分にわたる。ΔV0は最大のV0値と最小のVref値との間の電圧差に等しく、ここで、Vref値は基準経路の負荷PMOS曲線とクランプNMOS曲線との共通部分によって得られる。V1の変動503は、I〜V範囲502とI〜V範囲508との共通部分にわたる。ΔV1は、最小のV1値と最大のVref値との間の電圧差に等しい。感知マージンは、ΔV0およびΔV1のより小さい方である。I〜V範囲502の変動の広さが大きいV0の変動501およびV1の変動503の主な原因であり、1ボルト以下付近のより低い供給電圧でI〜V範囲502が増加するにつれて、感知マージンは、許容できないほど小さくなり得る。コアトランジスタの寸法が小さいので(図3)、プロセス変動は、メモリセルの出力の生成の際に、コアトランジスタの動作特性に顕著な影響を及ぼした可能性がある。
図5のグラフ550は、対照的に、1.5ボルトの同じ供給電圧でのI/Oトランジスタの電流レベルおよび電圧レベルにおけるプロセス変動に対するより小さい感度を示す。I/OトランジスタのI〜V範囲552は、コアトランジスタの相当する範囲502よりも小さいプロセス変動を呈する。負荷PMOSデータトランジスタ102(図1)でのI〜V範囲552は著しく低減したので、V0およびV1における変動は低減し、その結果、感知マージンが向上する。図示のように、ΔV0 551は、0.178ボルトに増加し、ΔV1 553は、0.355ボルトに増加する。I/Oトランジスタ104および106の使用でも、I〜V範囲560における変動を低減する。メモリセル132が論理0値を格納するとき、メモリセル132に結合された、クランプトランジスタとして使用されるコアNMOSトランジスタ112などのコアトランジスタで測定されるデータ経路でのI〜V範囲554における変動は低減する。同様に、メモリセル132が論理1を格納するとき、メモリセル132に結合された、コアNMOSトランジスタ112で測定されるデータ経路でのI〜V範囲558における変動も低減する。基準セル134、136のクランプトランジスタとして使用されるコアNMOSトランジスタ114、116などのコアトランジスタで測定されるデータ経路でのI〜V範囲556における変動も低減する。したがって、I/Oトランジスタの感知マージンは、1.5ボルトの供給電圧でのコアトランジスタのものよりも大きい。
I/Oトランジスタは、プロセス変動によってあまり影響を受けない傾向があり、コアトランジスタよりも良好な感知マージンを提供する傾向がある。しかしながら、たとえば図4に示されるものなど、1.5ボルトの範囲でより高い供給電圧を提供することができない可能性のある極めて小型の回路では、I/Oトランジスタの感知電圧は、依然として比較的低いままである。たとえば、1ボルトの供給電圧では、感知マージンは依然として低く、最低でΔV0では0.025ボルト470(図4)およびΔV1では0.061ボルト480である。しかしながら、I/Oトランジスタのしきい値電圧が事実上低減される場合、低い感知マージンが増加し得る。I/Oトランジスタのしきい値電圧が比較的高いことによって、印加され得る負荷電流が制限され、Vrefの値も制限され、その両方は感知マージンを低減する傾向がある。
本開示の例示的な実施形態によれば、低減された供給電圧(たとえば1ボルト)が印加されるときでも、図1のI/Oトランジスタ102、104、106のチャネル特性を調整するために製造プロセスにおけるイオン注入ステップを追加することによって、I/Oトランジスタのしきい値電圧が低減され得る。I/Oデバイスを含むダイへの注入の結果としてのI/Oトランジスタ102、104、106の穴の集中を変えることによって、I/Oトランジスタ102、104、106のしきい値電圧が低減する(図6に示すように、Spiceシミュレーションのために電圧源610を呼び出すことによって、注入の結果としてのしきい値電圧の低減がシミュレーションされ得る)。代替的に、または追加として、しきい値電圧を低減するために、本体バイアスのI/Oデバイスへの適用が使用されてもよい。
図6は、たとえばI/O負荷PMOSトランジスタ106などのI/O負荷PMOSトランジスタのしきい値電圧を変更するために(ΔVG_load612の値を有する電圧源610によってシミュレーションされる)イオン実装を用いた図1の感知回路100に類似した感知回路600の概略図である。注入には、低減されたしきい値電圧をシミュレーションするために使用される電圧ΔVG_load612を供給するのと同等の効果がある。イオン注入およびシミュレーションされた電圧源610によって負のΔVG_load612が構成されれば(たとえば、VG_load612の出力が0ボルトを下回れば)、それだけI/Oトランジスタ102、104、106のしきい値電圧は低くなる。
図7A,Bは、I/Oトランジスタを使用した感知マージンへの注入の影響を表すために、イオン注入の影響を示す2つの電流/電圧グラフ700および750(I〜V曲線)を含む。グラフ700および750は、1.0ボルトの供給電圧でのプロセス変動の影響を表す。グラフ700は、図1に示される、注入なしのI/Oトランジスタを使用した感知回路のプロセス変動の影響を表す。グラフ700は、負荷PMOSトランジスタ702で測定されるデータ経路の電流の範囲、および論理0データ値704でクランプNMOSトランジスタにおいて測定されるデータ経路の電流範囲、基準データ値706でクランプNMOSトランジスタにおいて測定されるデータ経路の電流範囲、および論理1データ値708でクランプNMOSトランジスタにおいて測定されるデータ経路の電流範囲を含む。図5のグラフ500に示されるように、たとえば、電流範囲502〜508における変動をもたらすプロセス変動も、結果的に基準電圧710で負荷PMOSトランジスタの出力電圧の範囲内になる。図4に関して説明するように、1.0ボルトの供給電圧460での感知マージンは、ΔV0では0.025ボルト470およびΔV1では0.061ボルトの480の最小値から導出され、比較的小さい。
図7Bのグラフ750は、しきい値電圧を低減するためにイオン注入を用いたI/Oトランジスタを使用した感知回路のプロセス変動の影響を表す。注入の結果は、図6に示すように、電圧源610によってシミュレーションされ、-0.2ボルトの電圧を供給する。図7Bのグラフ750は、負荷PMOS I/Oトランジスタ752のI〜V範囲も含む。グラフ750は、論理0データ値754でのクランプNMOSトランジスタ(たとえば、メモリセル132に結合されたクランプトランジスタ112)のI〜V範囲、基準データ値756でのクランプNMOSトランジスタ(たとえば、基準セル134、136に結合されたクランプトランジスタ114、116)のI〜V範囲、論理1データ値758を格納するメモリセルに結合されたクランプNMOSトランジスタ(たとえば、メモリセル132に結合されたクランプトランジスタ112)のI〜V範囲も示す。注入によって、それぞれ注入610なしの感知回路でのI〜V範囲702〜708と比較して、電流範囲I〜V範囲752〜758の各々の最小値および最大値が増加する。
注入610の顕著な影響は、基準電圧760での負荷PMOSトランジスタの出力電圧の範囲のシフトである。電圧源610によってシミュレーションされるように、注入の影響は、ΔV0の0.091ボルトおよびΔV1の0.246ボルトに増加させ、それによって注入なしのΔV0の0.025ボルトおよびΔV1の0.061ボルトと比較して、感知マージンを大幅に向上させる。
図8は、結果的に複数の供給電圧レベルで動作するI/Oトランジスタのしきい値電圧をΔVG_load802が低下させるイオン注入を使用した、感知回路における感知マージン801およびリーク電流803の変化を示す線グラフ800である。グラフ800は、値ΔVG_load802の0ボルト804と-0.2ボルト806との間で、ΔV0 810およびΔV1 820の値が増加し続け、それによって感知マージンが増加することを示す。一方、グラフ800は、ΔVG_load802の増加によって着実に増加するリーク電流830も示す。ΔV0 810およびΔV1 820は、-0.2ボルト806と-0.3ボルト808との間に収束し始め、一方、リーク電流830の大きさは増加し続ける。ΔV1 820および、さらにはΔV0 810は、ΔVG_load802の値の増加とともに増加するが、ΔVG_load802の所望の値は、リーク電流レベル830を許容範囲内に維持しながら、向上した感知マージンに対する要望を平衡させるように選択されなければならない。したがって、特定の例示的な実施形態によれば、結果的に-0.2ボルト806のΔVG_load802の値をもたらす注入は、向上した感知マージンと許容できるリーク電流レベルとの間の所望の平衡を提供することができる。
図9は、製造時のイオン注入から生じるΔVG_load902の異なる出力レベルでの図6の感知回路の論理0電圧の感知マージンにおける変動、論理1電圧の感知マージンにおける変動、および平衡感知マージンの棒グラフ900である。平衡感知マージンは、たとえば、PMOS I/Oトランジスタ102、104、106(図1および図6)の幅を変えるなど、チップ全体にわたる最適化を実行することによって導出され得る。平均-3σを使用して平衡感知マージンを決定することで、最も劣った感知マージンを有する個々のデバイスが強調される。したがって、平均-3σ法を使用して望ましい平衡感知マージンを達成することによって、所与のデバイスの一貫した望ましい感知マージンが確実になる。
0.0ボルト904のΔVG_load値では、ΔV0は0.025ボルト910の値を有し、ΔV1は0.061ボルト912の値を有し、結果的に感知マージンが0.025ボルトとなる。0.035ボルト914の平衡感知マージンは、ΔVG_load=0.0ボルトで達成することができる。0.0ボルト904のΔVG_loadでは、しきい値電圧は、0.56ボルト918である。ΔVG_loadの値が-0.1ボルト906に増加すると、ΔV0は0.055ボルト920の値を有し、ΔV1は0.156ボルト922の値を有し、0.079ボルト924の平衡感知マージンが達成され得る。-0.1ボルト906のΔVG_loadでは、しきい値電圧は、0.46ボルト928である。ΔVG_loadの値が-0.2ボルト908に増加すると、ΔV0は0.091ボルト930の値を有し、ΔV1は0.246ボルト932の値を有し、0.130ボルト934の平衡感知マージンが達成され得る。-0.2ボルト908のΔVG_loadでは、しきい値電圧は、0.36ボルト938にさらに低減される。したがって、最大の平衡感知マージン、最低のリーク電流、および最小の有効なしきい値の組合せを検討すると、結果的に-0.2ボルト908のΔVG_loadの値をもたらす注入は、設計基準または設計制約を最適に満たすことができる。
図10は、負荷I/Oトランジスタ102、104、106のしきい値電圧を低減するために、結果的に負のΔVG_loadになる感知デバイスにおいて使用される負荷I/Oトランジスタ102、104、106のしきい値電圧を変更するための本体バイアス入力1010を含む図1の感知回路の概略図1000である。感知回路1000は、負荷I/Oトランジスタ102、104、106への本体バイアス入力1010の追加を除いて、図1の感知回路100と同じである。本体バイアス入力1010は、注入に起因するΔVG_loadと同様に、負荷トランジスタ102、104、106のしきい値電圧を低減する感知回路1000を含むダイの本体に電圧を印加することができる。
図11は、図10の感知回路1000において使用される負荷I/Oトランジスタ102、104、106のしきい値電圧1106を低減する際の本体電圧レベルVbody1102での順方向バイアス電圧1104の異なるレベルの影響を示す線グラフ1100である。0ボルト1112の順方向バイアス電圧で1.0ボルト1110のVbodyレベル1102では、しきい値電圧は、0.560ボルト1114である(0.560ボルト1114のしきい値電圧は、図9に関して説明したように、0ボルトのΔVG_load値を生成する注入を用いた1.0ボルトの供給電圧でのI/Oトランジスタのしきい値電圧と同じである)。順方向バイアス電圧レベルを0.5ボルト1122に増加させることによってVbodyレベルを0.5ボルト1120に低減することによって、しきい値電圧を0.467ボルト1124に低減する。同様に、順方向バイアス電圧レベルを0.7ボルト1132に増加させることによってVbodyレベルを0.3ボルト1130に低減することによって、しきい値電圧を0.404ボルト1134に低減する。
図12は、印加された順方向バイアス電圧1208によって本体電圧1206が調整されることに応答した、感知回路における感知マージン1202およびリーク電流1204の変化を示す線グラフ1200である。グラフ1200は、0ボルト1230および1.0ボルト1240の順方向バイアス電圧1208と、1.0ボルト1220および0ボルト1210の相応した減少する本体電圧Vbody1206との間で、順方向バイアス電圧1208が0.7ボルト1232に(およびVbody1206が0.3ボルト1212に)達し、ΔV0 1250およびΔV1 1270の値が収束し始めるまで、ΔV0 1250およびΔV1 1270の値が発散することを示す。リーク電流1290は、順方向バイアス電圧1208の増加とともに増加し続ける。したがって、感知マージン1202は、順方向バイアス電圧1208を増加させ続けることによって増加し得るが、選択される感知マージン1202は、許容可能なリーク電流レベル1204と平衡させなければならない。したがって、たとえば、最も高い許容可能なリーク電流レベル1204が1.0E-10の範囲内にある場合、結果的に許容できないほど高いリーク電流1290をもたらすことなく感知マージンを向上させるように、0.2ボルトまたは0.3ボルトの順方向バイアス電圧1208を選択することができる。
図13は、図10の感知回路の本体電圧Vbodyを低減する順方向バイアス電圧の結果としてのΔV0、ΔV1、および平衡感知マージンにおける変動の棒グラフである。0.0ボルト1304の順方向バイアス電圧から生じる1.0ボルト1302のVbodyレベルバイアス電圧では、ΔV0は0.025ボルト1306の値を有し、ΔV1は0.061ボルト1308の値を有し、0.035ボルト1310の平衡感知マージンが達成され得る。0.0ボルト1304の順方向バイアス電圧では、しきい値電圧は、0.56ボルト1312である。0.5ボルト1324の順方向バイアス電圧から生じる0.5ボルト1322のVbodyレベルでは、ΔV0は0.058ボルト1326の値を有し、ΔV1は0.155ボルト1328の値を有し、0.082ボルトの平衡感知マージン1330が達成され得る。0.5ボルト1324の順方向バイアス電圧では、しきい値電圧は、0.467ボルト1332である。順方向バイアス電圧を0.7ボルト1344に増加させることによって、Vbodyレベルを0.3ボルト1342に低減し、結果的に、ΔV0は0.085ボルト1346の値を有し、ΔV1は0.225ボルト1348の値を有し、0.122ボルト1350の平衡感知マージンが達成され得る。0.7ボルト1344の順方向バイアス電圧では、しきい値電圧は、0.404ボルトにさらに低減される。したがって、最大平衡感知マージン、最低のリーク電流(図12)、および最小の有効なしきい値の組合せを考慮すると、設計基準または設計制約を最適に満たすために、0.7ボルト1344の順方向バイアス電圧が決定され得る。
図14は、代表的なコアトランジスタと同じ供給電圧で動作するように構成されたI/Oトランジスタを使用してデータおよび基準信号を生成する特定の例示的な方法のフロー図1400である。1402で、第1の負荷トランジスタを介して第1の抵抗ベースメモリ要素を含むデータセルからデータ信号が生成される。第1の負荷トランジスタは、抵抗ベースメモリに含まれる代表的なコアトランジスタの長さよりも長い第1の長さを有する。第1の負荷トランジスタは、代表的なコアトランジスタと同じ供給電圧で動作するように構成される。1404で、第2の負荷トランジスタを介して第2の抵抗ベースメモリ要素を含む基準回路から基準信号が生成される。第2の負荷トランジスタは、代表的なコアトランジスタの長さよりも長い第2の長さを有する。第2の負荷トランジスタは、代表的なコアトランジスタと同じ供給電圧で動作するように構成される。第1の負荷トランジスタおよび第2の負荷トランジスタのしきい値電圧は、代表的なコアトランジスタのしきい値電圧よりも少なくなるように調整される。1406で、第1の負荷トランジスタおよび第2の負荷トランジスタからのデータ信号を含む1対の信号がセンス増幅器で受信される。図1〜図14に関して説明したように、1対のデータ信号によって表されるデータ値は、向上した感知マージンによって感知される。
図15は、図1〜図14に関して説明したように、減電圧のI/Oデバイスを含む抵抗ベースメモリを含む通信デバイス1500の特定の例示的な実施形態のブロック図である。通信デバイス1500は、通信デバイス1500の複数の機能を実施するオンチップデバイス1522を含む。オンチップデバイス1522は、オンチップデバイス1522の処理機能を実行するデジタル信号プロセッサ(DSP)1510を含む。デジタル信号プロセッサ1510は、たとえばメモリ1532および1564など、1つまたは複数のメモリデバイスに結合される。メモリデバイス1532は、デジタル信号プロセッサ1510によって実行される機能の動作を制御する命令1590を格納する読取り専用メモリとすることができる。メモリデバイス1564は、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを含むランダムアクセスメモリユニットでもよい。
図15は、デジタル信号プロセッサ1510およびディスプレイ1528に結合されたディスプレイコントローラ1526も示す。入力デバイス1530は、デジタル信号プロセッサ1510に結合される。コーダ/デコーダ(CODEC)1534は、デジタル信号プロセッサ1510に結合することもできる。スピーカー1536およびマイクロフォン1538は、CODEC1534に結合され得る。
図15は、デジタル信号プロセッサ1510およびワイヤレスアンテナ1542に結合され得るワイヤレスインターフェース1540も示す。特定の一実施形態では、電源装置1544がオンチップシステム1522に結合される。さらに、特定の一実施形態では、図15に示すように、ディスプレイ1528、入力デバイス1530、スピーカー1536、マイクロフォン1538、ワイヤレスアンテナ1542、電源装置1544、およびビデオカメラ1570は、オンチップシステム1522の外部にある。しかしながら、それぞれは、オンチップシステム1522の構成要素に結合される。
上記に開示したデバイスおよび機能は、コンピュータ可読媒体に格納されるコンピュータファイル(たとえばRTL、GDSII、GERBERなど)に設計され、構成され得る。一部または全部のそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造ハンドラに提供することができる。得られた製品は、次いで半導体ダイに切り込まれ、半導体チップにパッケージされる半導体ウエハを含む。次いで、チップは、図15に関して上記で説明した通信デバイスなどのデバイス、または他のデバイスにおいて使用される。図16は、電子デバイス製造プロセス1600の特定の例示的な実施形態を表す。
物理デバイス情報1602は、製造プロセス1600において、たとえば研究用コンピュータ1606などで受信される。物理デバイス情報1602は、たとえば、図1〜図14に関して説明するように、減電圧のI/Oデバイスを有する抵抗ベースメモリを含むプロセッサまたは他の半導体デバイスなど、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含むことができる。たとえば、物理デバイス情報1602は、物理的なパラメータ、材料特性、および研究用コンピュータ1606に結合されたユーザインターフェース1604を介して入力される構造情報を含むことができる。研究用コンピュータ1606は、たとえばメモリ1610などコンピュータ可読媒体に結合されたたとえば1つまたは複数の処理コアなどのプロセッサ1608を含む。メモリ1610は、プロセッサ1608に、物理デバイス情報1602をファイル形式に従うように変換させ、ライブラリファイル1612を生成させるように実行可能であるコンピュータ可読命令を格納することができる。
特定の一実施形態では、ライブラリファイル1612は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル1612は、電子設計オートメーション(EDA)ツール1620とともに使用するために設けられている図1〜図14の減電圧のI/Oデバイスを有する抵抗ベースメモリを含む半導体デバイスのライブラリを含むことができる。
ライブラリファイル1612は、たとえばメモリ1618に結合された1つまたは複数の処理コアなどのプロセッサ1616を含む設計コンピュータ1614で、EDAツール1620と連動して使用され得る。EDAツール1620は、図1〜図14に関して説明したように、設計コンピュータ1614のユーザが、減電圧のI/Oデバイスを有する抵抗ベースメモリを使用した回路を設計することができるように、メモリ1618のプロセッサ実行可能命令として格納され得る。たとえば、設計コンピュータ1614のユーザは、設計コンピュータ1614に結合されたユーザインターフェース1624を介して、回路設計情報1622を入力することができる。回路設計情報1622は、たとえば、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを使用するプロセッサまたは他の半導体デバイスなど、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含むことができる。例示のために、回路設計特性は、特定の回路の識別、および回路設計における他の要素との関係、位置決め情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含むことができる。
設計コンピュータ1614は、回路設計情報1622を含む設計情報をファイル形式に従うように変換するように構成され得る。例示のために、ファイル構成は、平面の幾何学的形状、テキストラベル、およびたとえばグラフィックデータシステム(GDSII)ファイル形式など、階層的形式の回路レイアウトに関する他の情報を表すデータベースバイナリファイル形式を含むことができる。設計コンピュータ1614は、他の回路または情報に加えて、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを表す情報を含むGDSIIファイル1626など、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを使用し、システムオンチップ(SOC)内に追加の電子回路および構成要素も含むSOCに対応する情報を含み得る。
GDSIIファイル1626は、GDSIIファイル1626における変換された情報に従って、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを使用したデバイスを製造するために、製造プロセス1628で受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク1632として図示される、たとえばフォトリトグラフィ処理に使用されるマスクなど1つまたは複数のマスクを作るためにGDSIIファイル1626をマスク製造業者1630に提供するステップを含むことができる。マスク1632は、製造プロセス中に、テストされ、代表的なダイ1636などのダイに分けられ得る1つまたは複数のウエハ1634を生成するために使用され得る。ダイ1636は、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを使用することなどを含む回路を含む。
ダイ1636は、ダイ1636が代表的なパッケージ1640に組み込まれるパッケージプロセス1638に提供され得る。たとえば、パッケージ1640は、たとえばシステム・イン・パッケージ(SiP)構成など、単一のダイ1636または複数のダイを含むことができる。パッケージ1640は、たとえばJoint Electron Device Engineering Council(JEDEC)標準など1つまたは複数の標準または仕様に準拠するように構成され得る。
パッケージ1640に関する情報は、たとえばコンピュータ1646で格納される構成要素ライブラリを介して様々な製品デザイナーに配布され得る。コンピュータ1646は、たとえばメモリ1610に結合される1つまたは複数の処理コアなどのプロセッサ1648を含み得る。プリント回路板(PCB)ツールは、ユーザインターフェース1644を介してコンピュータ1646のユーザから受信されたPCB設計情報1642を処理するために、メモリ1610にプロセッサ実行可能命令として格納され得る。PCB設計情報1642は、回路板上のパッケージ半導体デバイスの物理的な測位情報を含むことができ、パッケージ半導体デバイスは、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを使用するプロセッサまたは他の半導体デバイスを含むパッケージ1640に対応する。
コンピュータ1646は、たとえばGERBERファイル1652など、データファイルを生成するためにPCB設計情報1642を変換するように構成され得る。GERBERファイル1652または他のデータファイルは、回路板上のパッケージ半導体デバイスの物理的な測位情報を含むデータを含むことができる。GERBERファイル1652または他のデータファイルは、トレースおよびバイアなど、電気接続のレイアウトを表す情報も含むことができ、パッケージ半導体デバイスは、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを使用したプロセッサまたは他の半導体デバイスを含む。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有していてもよい。
GERBERファイル1652は、基板アセンブリプロセス1654で受信され、GERBERファイル1652内に格納される設計情報に従って製造された、代表的なPCB1656などのPCBを作るために使用され得る。たとえば、GERBERファイル1652は、PCB製造プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードすることができる。PCB1656は、代表的なプリント回路アセンブリ(PCA)1658を形成するためにパッケージ1640を含む電子部品が搭載され得る。
PCA1658は、製品製造プロセス1660で受信され、たとえば第1の代表的な電子デバイス1662および第2の代表的な電子デバイス1664など、1つまたは複数の電子デバイスに内蔵され得る。例示的、非限定的な例として、第1の代表的な電子デバイス1662、第2の代表的な電子デバイス1664、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータのグループから選択され得る。別の例示的、非限定的な例として、電子デバイス1662および1664のうちの1つまたは複数は、たとえば携帯電話などのリモートユニット、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、あるいはデータまたはコンピュータ命令を格納する、または取り出す任意の他のデバイス、あるいはそれらの任意の組合せとすることができる。それにもかかわらず、開示は、これらの説明した例示的なユニットに限定されない。
したがって、図1〜図14に関して説明したように、減電圧のI/Oデバイスを有する抵抗ベースメモリを使用するプロセッサまたは他の半導体デバイスは、例示的なプロセス1600で説明したように、製造され、処理され、電子デバイスに組み込まれ得る。図1〜図14に関して開示された実施形態の1つまたは複数の態様は、様々な処理段階で、たとえば、ライブラリファイル1612、GDSIIファイル1626、およびGERBERファイル1652などの中に含まれ得るとともに、研究用コンピュータ1606のメモリ1610、設計コンピュータ1614のメモリ1618、コンピュータ1646のメモリ1650、基板アセンブリプロセス1654など様々な段階で使用される1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに格納され、また、マスク1632、ダイ1636、パッケージ1640、PCA1658、プロトタイプ回路またはデバイス(図示せず)など他の製品、あるいはそれらの任意の組合せなど、1つまたは複数の他の物理的な実施形態に組み込まれ得る。物理デバイス設計から最終製品までの製造の様々な代表的な段階が示されているが、他の実施形態では、使用される段階がより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス1600は、単一のエンティティによって、あるいは、プロセス1600の様々な段階を実行する1つまたは複数のエンティティによって実行されてもよい。
開示された実施形態の上記の説明は、任意の当業者が開示された実施形態を製作または使用できるようにするために提供されている。これらの実施形態に対する様々な変更は、当業者には容易に明らかであり、本明細書で定義する原理は、開示の範囲から逸脱することなく、他の実施形態に適用されてもよい。したがって、本開示は、本明細書に示した実施形態に限定されるのではなく、以下の特許請求の範囲によって定義された原理および新規の特徴に一致する可能な最も広い範囲が与えられるものとする。
100 感知回路
102 I/O負荷トランジスタ
104 I/O負荷トランジスタ
106 I/O負荷トランジスタ
110 アナログセンス増幅器
112 コアトランジスタ
114 コアトランジスタ
116 コアトランジスタ
132 抵抗メモリセル
133 抵抗データ記憶素子
134 抵抗メモリセル
135 抵抗データ記憶素子
136 抵抗メモリセル
137 抵抗データ記憶素子
142 コアトランジスタ
144 コアトランジスタ
146 コアトランジスタ
150 デジタルセンス増幅器
152 データ電圧ノード
154 基準電圧ノード
170 I/O供給電圧入力
180 回路
200 磁気トンネリング接合メモリセル
210 抵抗器シンボル
222 自由層
224 トンネル障壁
226 固定層
240 分離トランジスタ
242 下部電極
242 書き込み電極
252 上部電極
300 PMOSコアトランジスタ
302 p型チャネル
304 n型ソース
306 n型ドレイン
308 ゲート
310 絶縁体層
340 本体
342 本体バイアス端末
350 PMOS I/Oトランジスタ
352 p型チャネル
354 n型ソース
356 n型ドレイン
358 ゲート
360 絶縁体層
390 本体
392 本体バイアス端末
600 感知回路
610 電圧源
752 負荷PMOS I/Oトランジスタ
1000 感知回路
1010 本体バイアス入力
1500 通信デバイス
1600 製造プロセス

Claims (54)

  1. 第1の抵抗メモリセルおよび第1の負荷トランジスタを含むデータ経路と、
    第2の抵抗メモリセルおよび第2の負荷トランジスタを含む基準経路と
    を含み、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタが、回路内のコアトランジスタのコア供給電圧と同様の負荷供給電圧で動作するように構成された入出力（I/O)トランジスタであり、
    前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの各々が、前記コアトランジスタのチャネル長よりも長い第1のチャネル長を有し、
    前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧は、前記データ経路及び前記基準経路の間の感知マージンと許容できるリーク電流レベルとの間の所望の平衡を提供するように低減される、回路。
  2. 前記コアトランジスタが前記データ経路におけるクランプトランジスタおよびアクセストランジスタのうちの一方である請求項1に記載の回路。
  3. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタが1.8ボルト未満の負荷供給電圧を有する請求項1に記載の回路。
  4. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタが約1ボルトの負荷供給電圧を有する請求項3に記載の回路。
  5. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧を低減するために、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタへの注入をさらに含む請求項1に記載の回路。
  6. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧を低減するために、順方向本体バイアスを受信するように構成された複数の本体バイアス入力をさらに含む請求項1に記載の回路。
  7. 前記1の抵抗メモリセルおよび前記第2の抵抗メモリセルがそれぞれ磁気抵抗ランダムアクセスメモリ(MRAM)デバイスのセルを含む請求項1に記載の回路。
  8. 前記データ経路からデータ電圧を受信するための第1の入力、および前記基準経路から基準電圧を受信するための第2の入力を含むセンス増幅器回路をさらに含む請求項1に記載の回路。
  9. 前記I/Oトランジスタのパラメータが前記センス増幅器回路の感知マージンを向上させるように調整される請求項8に記載の回路。
  10. 基準電圧における平均的変動に対する論理0電圧における変動および論理1電圧における変動が、前記センス増幅器回路の前記感知マージンを向上させるように調整される請求項９に記載の回路。
  11. 少なくとも1つの半導体ダイに内蔵される請求項1に記載の回路。
  12. 前記回路が内蔵されるセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されたデバイスをさらに含む請求項1に記載の回路。
  13. 複数のコアトランジスタのうちの1つまたは複数によってアクセスされ、第1の負荷トランジスタを介してデータ信号を生成する第1の抵抗メモリセルを含むデータ経路と、
    前記複数のコアトランジスタのうちの1つまたは複数によってアクセスされ、第2の負荷トランジスタを介して基準信号を生成する第2の抵抗メモリセルを含む基準経路と
    を含む回路であり、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタがそれぞれ、前記複数のコアトランジスタのうちの代表的なコアトランジスタのチャネル長よりも長い第1のチャネル長を有し、前記回路が、前記第1の負荷トランジスタおよび前記第２の負荷トランジスタを、前記複数のコアトランジスタの供給電圧で動作し、低減されたしきい値電圧で動作するよう適応させるように構成された回路と、
    前記データ経路から前記データ信号を受信するための第1の入力と、前記基準経路から前記基準信号を受信するための第2の入力とを含むセンス増幅器回路と
    を含み、
    前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧は、前記センス増幅器回路の感知マージンと許容できるリーク電流レベルとの間の所望の平衡を提供するように低減される、メモリデバイス。
  14. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記第1のチャネル長が前記代表的なコアトランジスタの前記チャネル長の少なくとも2倍である請求項13に記載のメモリデバイス。
  15. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記第1のチャネル長が前記代表的なコアトランジスタの前記チャネル長の少なくとも3倍である請求項13に記載のメモリデバイス。
  16. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの第1の長さが約400ナノメートルであり、前記代表的なコアトランジスタの前記チャネル長が約145ナノメートルである請求項13に記載のメモリデバイス。
  17. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタがそれぞれ、前記代表的なコアトランジスタの幅よりも広い第1の幅を有する請求項13に記載のメモリデバイス。
  18. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタが、金属酸化物半導体電界効果トランジスタ(MOSFET)である請求項13に記載のメモリデバイス。
  19. 前記供給電圧が約1ボルトである請求項13に記載のメモリデバイス。
  20. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記しきい値電圧を低減するために、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタへの注入をさらに含む請求項13に記載のメモリデバイス。
  21. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧を低減するために、順方向本体バイアスを受信するように構成された1つまたは複数の本体バイアス入力をさらに含む請求項13に記載のメモリデバイス。
  22. 前記1の抵抗メモリセルおよび前記第2の抵抗メモリセルがそれぞれ磁気抵抗ランダムアクセスメモリ(MRAM)セルを含む請求項13に記載のメモリデバイス。
  23. 前記第1及び第2の負荷トランジスタのパラメータが前記センス増幅器回路の感知マージンを向上させるように調整される請求項13に記載のメモリデバイス。
  24. 基準電圧における平均的変動に対する論理0電圧における変動および論理1電圧における変動が、前記センス増幅器回路の前記感知マージンを向上させるように調整される請求項２３に記載のメモリデバイス。
  25. 少なくとも1つの半導体ダイに内蔵される請求項13に記載のメモリデバイス。
  26. 前記メモリデバイスが内蔵されるセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されたデバイスをさらに含む請求項13に記載のメモリデバイス。
  27. 第1の負荷トランジスタを介して第1の抵抗メモリセルからデータ電圧を提供するための手段と、
    第2の負荷トランジスタを介して第2の抵抗メモリセルから基準電圧を提供するための手段と
    を含み、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの各々が、メモリデバイス内のコアトランジスタの長さよりも長い第1の長さを有し、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタが、コア供給電圧と同等の負荷供給電圧で動作する
    メモリデバイス
    を含み、
    前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧は、前記データ電圧を提供するための手段及び前記基準電圧を提供するための手段の間の感知マージンと許容できるリーク電流レベルとの間の所望の平衡を提供するように低減される、装置。
  28. 前記負荷供給電圧が1.8ボルト未満である請求項27に記載の装置。
  29. 前記負荷供給電圧が約1ボルトである請求項28に記載の装置。
  30. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧を低減するための手段をさらに含む請求項27に記載の装置。
  31. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記しきい値電圧を低減するための前記手段が、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記しきい値電圧を低減するために、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタへの注入を含む請求項30に記載の装置。
  32. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記しきい値電圧を低減するための前記手段が、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記しきい値電圧を低減するために、順方向本体バイアスを受信するように構成された本体バイアス入力を含む請求項30に記載の装置。
  33. 前記データ電圧を受信するための第1の入力と、前記基準電圧を受信するための第2の入力とを含むセンス増幅器手段をさらに含む請求項27に記載の装置。
  34. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのパラメータが、前記センス増幅器手段の感知マージンを向上させるように調整される請求項33に記載の装置。
  35. 第1の負荷トランジスタを介して第1の抵抗ベースメモリ要素を含むデータセルからデータ信号を生成するステップであり、前記第1の負荷トランジスタが抵抗ベースメモリに含まれる代表的なコアトランジスタの長さよりも長い第1の長さを有し、前記第1の負荷トランジスタが前記代表的なコアトランジスタと実質的に同じ供給電圧で動作するように構成された、ステップと、
    第2の負荷トランジスタを介して第2の抵抗ベースメモリ要素を含む基準回路から基準信号を生成するステップであり、前記第2の負荷トランジスタが前記代表的なコアトランジスタの前記長さよりも長い第2の長さを有し、前記第2の負荷トランジスタが前記代表的なコアトランジスタと実質的に同じ供給電圧で動作するように構成された、ステップと、
    前記データ信号および前記基準信号を含む1対の信号をセンス増幅器で受信するステップと
    を含み、
    前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧は、前記センス増幅器の感知マージンと許容できるリーク電流レベルとの間の所望の平衡を提供するように低減される、抵抗ベースメモリに格納されるデータ値を感知する方法。
  36. 前記第1の負荷トランジスタまたは前記第2の負荷トランジスタのしきい値電圧が前記代表的なコアトランジスタのしきい値電圧よりも低い請求項35に記載の方法。
  37. 前記第1の負荷トランジスタの前記第1の長さ、および前記第2の負荷トランジスタの前記第2の長さが、前記代表的なコアトランジスタの前記長さの少なくとも2倍である請求項３５に記載の方法。
  38. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタがそれぞれ、前記代表的なコアトランジスタの幅よりも広い幅を有する請求項35に記載の方法。
  39. 約1ボルトの供給電圧を供給電圧入力に提供するステップをさらに含む請求項35に記載の方法。
  40. 前記データ信号を生成する前記ステップ、前記基準信号を生成する前記ステップ、および前記1対の信号を受信する前記ステップが、電子デバイスに内蔵されるプロセッサによって実行される請求項35に記載の方法。
  41. センス増幅器に含まれる第1の負荷トランジスタを介して第1の抵抗ベースメモリ要素を含むデータセルからデータ信号を生成するための第1のステップであり、前記第1の負荷トランジスタが抵抗ベースメモリに含まれる代表的なコアトランジスタの長さよりも長い第１の長さを有し、前記第1の負荷トランジスタが、前記センス増幅器の感知マージンを向上させるために前記代表的なコアトランジスタと実質的に同じ供給電圧で動作するように構成され、低減されたしきい値電圧で動作するように構成された、第1のステップと、
    前記センス増幅器に含まれる第2の負荷トランジスタを介して第2の抵抗ベースメモリ要素を含む基準回路から基準信号を生成するための第2のステップであり、前記第2の負荷トランジスタが前記代表的なコアトランジスタの長さよりも長い第2の長さを有し、前記第2の負荷トランジスタが、前記センス増幅器の前記感知マージンを向上させるために前記代表的なコアトランジスタと実質的に同じ供給電圧で動作するように構成され、前記低減されたしきい値電圧で動作するように構成された、第2のステップと、
    センス増幅器で1対の信号を受信するための第3のステップであり、前記1対の信号が、前記データ信号によって表されるデータ値を決定するために、前記第1の負荷トランジスタからのデータ信号と、前記第2の負荷トランジスタからの基準信号とを含む、第3のステップと
    を含み、
    前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧は、前記感知マージンと許容できるリーク電流レベルとの間の所望の平衡を提供するように低減される、抵抗ベースメモリに格納されるデータ値を感知する方法。
  42. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタが、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタへの注入によって、前記低減されたしきい値電圧で動作するよう適応される請求項41に記載の方法。
  43. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタを前記低減されたしきい値電圧で動作するよう適応させるために、順方向本体バイアス電圧を決定するためのステップをさらに含む請求項41に記載の方法。
  44. 前記第1のステップ、前記第2のステップ、および前記第3のステップが、電子デバイスに内蔵されるプロセッサによって実行される請求項41に記載の方法。
  45. コンピュータによって実行可能な命令を記録するコンピュータ可読記録媒体であって、前記命令が、
    半導体デバイスの1つまたは複数の物理的特性を表す設計情報を受信するように前記コンピュータによって実行可能な命令であり、前記半導体デバイスが、
    第1の負荷トランジスタを介してデータ信号を生成するために、複数のコアトランジスタのうちの1つまたは複数に結合された第1の抵抗メモリセルを含むデータ経路と、
    第2の負荷トランジスタを介して基準信号を生成するために、前記複数のコアトランジスタのうちの1つまたは複数に結合された第2の抵抗メモリセルを含む基準経路と、
    前記データ経路から前記データ信号を受信するための第1の入力と、前記基準経路から前記基準信号を受信するための第2の入力とを含むセンス増幅器回路と
    を含む、命令と、
    前記設計情報に従って前記半導体デバイスを製造するように前記コンピュータによって実行可能な命令と
    を含み、
    前記第1の負荷トランジスタおよび前記第2の負荷トランジスタがそれぞれ、前記複数のコアトランジスタの代表的なコアトランジスタの第2の長さよりも長い第1の長さを有し、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタが、前記複数のコアトランジスタの供給電圧で動作し、前記代表的なコアトランジスタのコアしきい値電圧よりも低い負荷しきい値電圧で動作するように構成され、
    前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧は、前記センス増幅器回路の感知マージンと許容できるリーク電流レベルとの間の所望の平衡を提供するように低減される、コンピュータ可読記録媒体。
  46. 前記設計情報が、GERBERフォーマットを有するデータファイルを含む請求項45に記載のコンピュータ可読記録媒体。
  47. 前記設計情報が、GDSIIフォーマットを有するデータファイルを含む請求項45に記載のコンピュータ可読記録媒体。
  48. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記第1の長さが前記代表的なコアトランジスタの前記第2の長さの少なくとも2倍である請求項45に記載のコンピュータ可読記録媒体。
  49. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記第1の長さが前記代表的なコアトランジスタの前記第2の長さの少なくとも3倍である請求項48に記載のコンピュータ可読記録媒体。
  50. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの第1の幅が約400ナノメートルであり、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記第１の長さが約145ナノメートルである請求項49に記載のコンピュータ可読記録媒体。
  51. 前記第1の負荷トランジスタおよび前記第2の負荷トランジスタがそれぞれ、前記代表的なコアトランジスタの第2の幅よりも広い第1の幅を有する請求項45に記載のコンピュータ可読記録媒体。
  52. 前記供給電圧が約1ボルトを含む請求項45に記載のコンピュータ可読記録媒体。
  53. 前記半導体デバイスを製造することは、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタの前記しきい値電圧を低減するためのイオン注入を用いて、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタを注入することを含む請求項45に記載のコンピュータ可読記録媒体。
  54. 前記半導体デバイスを製造することは、前記第1の負荷トランジスタおよび前記第2の負荷トランジスタのしきい値電圧を低減するために、順方向本体バイアスを受信するように構成された1つまたは複数の本体バイアス入力を作ることを含む請求項45に記載のコンピュータ可読記録媒体。
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