JP2014518431A - 検知回路 - Google Patents
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Abstract
Description
101 検知増幅器
102 電流帰還バイアス型PMOSトランジスタ
104 負荷PMOSトランジスタ
106 第1の演算増幅器回路
108 第2の演算増幅器回路
110 クランプトランジスタ
111 メモリアレイ
112 メモリセル
120 第1の演算増幅器回路の出力
121 第1の演算増幅器回路の第1の入力
123 第1の演算増幅器回路の第2の入力
152 データ電圧
212 抵抗ベースのメモリ要素
216 アクセスNMOSトランジスタ
217 マルチプレクサトランジスタ
250 検知増幅器
Claims (25)
- 電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
負荷PMOSトランジスタと、
検知動作中、抵抗ベースのメモリ要素に対する電圧をクランプするように構成されたクランプトランジスタと
を含み、
前記負荷PMOSトランジスタのゲートは、制御電圧に応答する第1の入力と、前記負荷PMOSトランジスタのソース端子に結合され、前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御される、回路。 - 前記負荷PMOSトランジスタの出力に結合される入力を有する検知増幅器をさらに含む、請求項1に記載の回路。
- 前記クランプトランジスタは、マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタに結合され、第2の演算増幅器に結合される、請求項1に記載の回路。
- 前記抵抗ベースのメモリ要素は、メモリセル内のアクセストランジスタに直列に結合される磁気トンネル接合(MTJ)素子を含む、請求項1に記載の回路。
- 少なくとも1つの半導体ダイに統合される請求項1に記載の回路。
- 前記回路の前記トランジスタが統合された、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスをさらに含む、請求項1に記載の回路。
- 制御電圧に応答する第1の入力と、負荷pチャネル金属酸化物半導体(PMOS)トランジスタおよび電流帰還バイアス型PMOSトランジスタに結合される第2の入力とを有する演算増幅器の出力によって前記負荷PMOSトランジスタに印加されるゲート電圧を制御するステップ
を含む、方法。 - 前記第2の入力は、前記負荷PMOSトランジスタのソース端子、および電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される、請求項7に記載の方法。
- 前記ゲート電圧を制御するステップは、電子デバイスに統合されたプロセッサにおいて実行される、請求項7に記載の方法。
- 制御電圧に応答する第1の入力および負荷を提供するための手段のソース端子に結合される第2の入力を有する、演算増幅器の出力を介して制御されるゲート電圧に応答して負荷を提供するための手段と、
検知動作中に抵抗ベースのメモリ要素に印加された電圧をクランプするための手段であって、前記負荷を提供するための前記手段のドレイン端子に結合される、クランプするための手段と
を含む、装置。 - 前記第2の入力は、前記負荷を提供するための前記手段のソース端子に結合される、請求項10に記載の装置。
- 少なくとも1つの半導体ダイに統合された、請求項10に記載の装置。
- 提供するための前記手段およびクランプするための前記手段が統合された、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含む、請求項10に記載の装置。
- 第1の入力を演算増幅器に提供するためのステップであって、前記第1の入力は、制御電圧に応答する、ステップと、
第2の入力を前記演算増幅器に提供するためのステップであって、前記第2の入力は、負荷pチャネル金属酸化物半導体(PMOS)トランジスタおよび電流帰還バイアス型PMOSトランジスタに結合される、ステップと、
前記演算増幅器の出力によって、前記負荷PMOSトランジスタに印加されるゲート電圧を制御するためのステップと
を含む、方法。 - 前記第2の入力は、前記負荷PMOSトランジスタのソース端子、および電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される、請求項14に記載の方法。
- 前記第1の入力を提供するための前記ステップ、前記第2の入力を提供するための前記ステップ、および前記ゲート電圧を制御するための前記ステップは、電子デバイスに統合されたプロセッサによって実行される、請求項14に記載の方法。
- プロセッサによって実行可能な命令を記憶するコンピュータ可読記憶媒体であって、
制御電圧に応答する第1の入力と、負荷pチャネル金属酸化物半導体(PMOS)トランジスタおよび電流帰還バイアス型PMOSトランジスタに結合される第2の入力とを有する演算増幅器の出力によって前記負荷PMOSトランジスタに印加されるゲート電圧を制御しようとする、
コンピュータ可読記憶媒体。 - 前記第2の入力は、前記負荷PMOSトランジスタのソース端子、および電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される、請求項17に記載のコンピュータ可読記憶媒体。
- 前記プロセッサは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスに統合される、請求項17に記載のコンピュータ可読記憶媒体。
- 半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、
電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
負荷PMOSトランジスタと、
検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタと
を含み、
前記負荷PMOSトランジスタのゲートは、制御電圧に応答する第1の入力と、前記負荷PMOSトランジスタのソース端子に結合され、前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御される、ステップと、
前記設計情報をファイルフォーマットに適合するように変換するステップと、
前記変換された設計情報を含むデータファイルを生成するステップと
を含む方法。 - 前記データファイルは、GDSIIフォーマットを含む、請求項20に記載の方法。
- 前記データファイルは、GERBERフォーマットを含む、請求項20に記載の方法。
- 半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記半導体デバイスを製作するステップであって、前記半導体デバイスが、
電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
負荷PMOSトランジスタと、
検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタと
を含み、
前記負荷PMOSトランジスタのゲートは、制御電圧に応答する第1の入力と、前記負荷PMOSトランジスタのソース端子に結合され、前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御される、ステップと
を含む方法。 - 前記データファイルは、GDSIIフォーマットを有する、請求項23に記載の方法。
- 前記データファイルは、GERBERフォーマットを有する、請求項23に記載の方法。
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