CN106463165B - 双写字线sram单元 - Google Patents

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Abstract

一种静态随机存取存储器(SRAM)存储器单元包括一对交叉耦合的反相器以及耦合至该对交叉耦合的反相器中的第一反相器的第一节点的选通晶体管。选通晶体管的栅极耦合至第一字线。选通晶体管被配置成响应于第一字线信号而选择性地将位线耦合至第一反相器的第一节点。第一反相器具有耦合至第二字线的第二节点。第一字线和第二字线各自是能独立控制的。

Description

双写字线SRAM单元
优先权要求
本申请要求共同拥有的于2014年6月30日提交的美国非临时专利申请No.14/320,024的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
领域
本公开一般涉及双写字线存储器单元。
相关技术描述
技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。
计算设备可包括存储数据的存储器(例如，随机存取存储器(RAM))。存储器可包括作为存储元件的存储器单元。在该存储器处可能发生数据差错，从而使得从该存储器读取的数据不同于写入该存储器的数据。特定存储器单元处的数据差错可在值被写入到与该特定存储器单元共享公共字线或公共位线的另一存储器单元时发生。当公共字线或公共位线被用于向其他存储器单元发送信号时，特定存储器单元处的晶体管可触发并可修改存储在特定存储器单元的数据。这种类型的差错被称为半选择差错。
概述
公开了利用单个写位线和2个独立控制的写字线的7晶体管(7T)静态随机存取存储器(SRAM)存储器单元。7T存储器单元可在存储器写操作期间使用两阶段写操作。例如，在存储器写操作期间，第一写字线(WWL1)可被用于选择7T存储器单元的行(及其相关联的选通晶体管)而第二写字线(WWL2)和写位线(WBL)可被用于将值写入所选行的存储器单元。在特定实施例中，两阶段写操作的第一阶段可将逻辑“1”值(例如，“高”值)写入所选行的存储器单元。在两阶段写操作的第二阶段中，逻辑“0”值(例如，“低”值)可被选择性地写入要存储逻辑“0”值的存储器单元。
在特定实施例中，SRAM存储器单元包括一对交叉耦合的反相器。SRAM存储器单元还包括选通晶体管，其耦合至该对交叉耦合的反相器中的第一反相器的第一节点。选通晶体管具有耦合至第一字线的栅极。选通晶体管被配置成响应于第一字线信号而选择性地将位线耦合至第一反相器的第一节点。第一反相器具有耦合至第二字线的第二节点。第一字线和第二字线各自是能独立控制的。
在另一特定实施例中，一种方法包括在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间，将第一信号应用于第一字线以选择性地将位线耦合至该对交叉耦合的反相器中的第一反相器的第一节点。该方法还包括在写操作的第一阶段期间，将第二信号应用于耦合至第一反相器的第二节点的第二字线。第一信号独立于第二信号而生成。该方法还包括在写操作的第一阶段期间将第三信号应用于位线。
在另一特定实施例中，一种装备包括用于反相的第一装置。该装备还包括用于反相的第二装置。用于反相的第一装置和用于反相的第二装置是交叉耦合的。该装备还包括耦合至用于反相的第一装置的第一节点的用于切换的装置。用于切换的装置的控制输入耦合至第一字线。用于切换的装置响应于第一字线信号而选择性地将位线耦合至用于反相的第一装置的第一节点。用于反相的第一装置具有耦合至第二字线的第二节点。第一字线和第二字线各自是能独立控制的。
在特定实施例中，一种非瞬态计算机可读介质存储指令。该指令可由处理器执行以使得该处理器在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间，发起将第一信号应用于第一字线以选择性地将位线耦合至该对交叉耦合的反相器中的第一反相器的第一节点。该处理器还包括在写操作的第一阶段期间，发起将第二信号应用于耦合至第一反相器的第二节点的第二字线，其中第一信号独立于第二信号而生成。该处理器还包括在写操作的第一阶段期间发起将第三信号应用于字线。
由所公开的实施例中的至少一个实施例提供的一个特定益处是在不使存储器单元(例如，列半选单元)的数据保持稳定性降级的情况下降低动态功耗。例如，8晶体管(8T)存储器单元可能在写操作期间易受所选存储器行的半选存储器单元的半选差错的问题。为了补偿半选差错，可使用写回方案(也称为“读－修改－写”方案)。然而，应用于8T存储器单元的写回方案可导致总的写功率的显著增加，这包括在读操作期间使用的位线功率、用于写回未选单元的位线功率、以及用于写入所选单元的位线功率。为了解决与8T写回方案相关联的功耗，可使用针对存储器单元的单个写字线结构。然而，单个写字线结构针对写操作可能不能写入“强”逻辑“1”。相反，使用两阶段写操作的双写字线存储器单元可在不使存储器单元的数据读/保持稳定性降级的情况下在单个写字线结构中提供适当的写操作并且可提供针对存储器单元的写操作的降低的功耗。
本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。
附图简述
图1是解说双写字线存储器单元的特定实施例的框图；
图2是描绘包括双写字线存储器单元的存储器设备的一部分的特定实施例的示图；
图3是解说双写字线存储器单元的特定实施例的写操作输入信号的定时图；
图4是解说操作双写字线存储器单元的方法的特定实施例的流程图；
图5是解说包括双写字线存储器单元的通信设备的特定实施例的框图；以及
图6是用于制造包括双写字线存储器单元的电子设备的制造过程的特定解说性实施例的数据流图。
详细描述
参照图1，示出了双写字线存储器单元100的特定解说性实施例。双写字线存储器单元100包括第一反相器102、第二反相器104、第一写字线106、写位线108、第二写字线110、读字线112、读位线114、选通晶体管116和读缓冲器118。第一反相器102可包括与第一n型金属氧化物半导体(NMOS)晶体管122串联耦合的第一p型金属氧化物半导体(PMOS)晶体管120。第二反相器104可包括与第二NMOS晶体管126串联耦合的第二PMOS晶体管124。第一反相器102可与第二反相器104交叉耦合以形成一对交叉耦合的反相器。例如，第一反相器102的输入端可耦合至第二反相器104的输出端，而第二反相器104的输入端可耦合至第一反相器102的输出端。第一反相器102和第二反相器104可一起存储数据值(例如，双写字线存储器单元100的数据值)。该对交叉耦合的反相器、第一晶体管、和读缓冲器可对应于单个写位线存储器单元架构。双写字线存储器单元100可以是存储器阵列的行的一部分，如以下参照图2所描述的。
选通晶体管116可包括NMOS晶体管或PMOS晶体管。选通晶体管116可具有耦合至第一写字线106的栅极端子。因此，选通晶体管116可响应于第一写字线106。基于来自第一写字线106的信号，选通晶体管116可选择性地将写位线108耦合至第一节点128，第一节点128对应于第二反相器104的输入端(以及对应于第一反相器102的输出端)。当写位线108耦合至第二反相器104的输入端时，写位线108可使第一反相器102和第二反相器104存储值(例如，存储器单元数据值)。
第二写字线110可耦合至第一反相器102的晶体管的源极端子(例如，耦合至第一PMOS晶体管120的源极端子或耦合至第一NMOS晶体管122的源极端子)。第二写字线110可用于选择性地将信号应用于第一反相器102的晶体管的源极端子。第二写字线110和第一写字线106可以是能独立控制的。在第一实施例中，如图1中所解说的，选通晶体管116包括NMOS晶体管，其栅极端子耦合至第一写字线106，第二写字线110耦合至对应于第一NMOS晶体管122的源极端子的第二节点130，而第一NMOS晶体管122的漏极端子耦合至与第一节点128耦合的选通晶体管116。在第二实施例中，选通晶体管116包括PMOS晶体管且第二写字线110耦合至第一PMOS晶体管120的源极端子。
在操作期间，可在双写字线存储器单元100处执行两阶段写操作。在第一实施例中，两阶段写操作的第一阶段可包括将逻辑“1”值写入双写字线存储器单元100(例如，无论要在双写字线存储器单元100处存储的数据如何)。在第一实施例中，两阶段写操作的第二阶段可包括基于相应的数据值(例如，接收自执行单元的数据值)来选择性地将逻辑“0”写入双写字线存储器单元100。相应的数据值可从处理设备接收并且可对应于要在双写字线存储器单元100处存储的值(例如，存储器单元数据值)。因此，双写字线存储器单元100处写操作的第二阶段可基于相应的数据值随存储器单元而不同。在第二实施例中，两阶段写操作的第一阶段可包括将逻辑“0”值写入双写字线存储器单元100。在第二实施例中，两阶段写操作的第二阶段可包括基于相应的数据值来选择性地将逻辑“1”写入双写字线存储器单元100。
为了解说，在第一实施例中，在写操作的第一阶段期间，逻辑“1”值被写入双写字线存储器单元100。可通过将选择信号(例如，第一信号)提供给第一写字线106并将与逻辑“1”值对应的信号(例如，电压)提供给第二写字线110(例如，第二信号)并提供给写位线108(例如，第三信号)来写入逻辑“1”值。因此，可启用选通晶体管116并且写位线108可向第一节点128发送逻辑“1”。在写操作的第一阶段之前，当第二反相器104的输入端为逻辑“0”值时，第一NMOS晶体管122可被启用。当第一NMOS晶体管122被启用时，第一NMOS晶体管122可将第二写字线110的值(例如，逻辑“1”值)从第二节点130发送给第一节点128。因此，当第二反相器104的输入端的数据值从逻辑“0”值变为逻辑“1”值时，选通晶体管116和第一NMOS晶体管122两者都可将逻辑“1”值发送给第一节点128。与仅使用选通晶体管116将逻辑“1”值发送给第一节点128相比，使用选通晶体管116和第一NMOS晶体管122两者将逻辑“1”值发送给第一节点128可更快速地且带有更少平均漏泄电流地改变第二反相器104的输入端的值。在第二实施例中，在写操作的第一阶段期间，逻辑“0”值取代逻辑“1”值被写入双写字线存储器单元100(例如，写入第一节点128)。
在第一实施例中，在写操作的第二阶段期间，在逻辑“1”值已经被写入双写字线存储器单元100之后，可基于相应的数据值来将逻辑“0”值选择性地写入双写字线存储器单元100。可通过将与逻辑“0”值对应的信号(例如，电压)提供给第二写字线110(例如，第四信号)并提供给写位线108(例如，第五信号)来写入逻辑“0”。例如，当相应的数据值是逻辑“0”时，可将与逻辑“0”值对应的信号从写位线108发送给第一节点128。在该示例中，当相应的数据值是逻辑“1”时，不将逻辑“0”值从写位线108发送给第二反相器104的输入端。在第二实施例中，在写操作的第二阶段期间，在逻辑“0”值已经被写入双写字线存储器单元100之后，取代逻辑“0”值将逻辑“1”值选择性地写入第二反相器104的输入端。
读缓冲器118、读字线112和读位线114可被用于在双写字线存储器单元100处执行读操作。读缓冲器118可耦合至第一反相器102的第三节点132(例如，对应于第一反相器102的输入端)。在操作期间，读字线112处的值可指示与双写字线存储器单元100对应的读请求。基于读字线112处的值和第三节点132处的值，读缓冲器118可使读位线114处的值对应于第一节点128处的值。在特定实施例中，读缓冲器118包括耦合至源电压(例如，接地电压)的2个晶体管(例如，NMOS晶体管)。在特定实施例中，双写字线存储器单元100对应于7晶体管存储器单元架构。
通过利用与双写字线存储器单元100的两阶段写操作，可达成写功耗的降低并且可维持存储器单元的数据保持稳定性。另外，通过将两阶段写操作应用于双写字线存储器单元100，可在写操作期间达成位线电流漏泄的减少。
参照图2，示出了包括双写字线存储器单元的存储器设备200的一部分的特定实施例的细节并将其一般标示为200。存储器设备200可以静态随机存取存储器(SRAM))。存储器设备200可包括一个或多个双写字线存储器单元(例如，图2的双写字线存储器单元202、204、206或208)，其可形成双写字线存储器单元的阵列(即，“存储器阵列”)的一部分。双写字线存储器单元202、204、206和208可各自对应于图1的双写字线存储器单元100。
存储器设备200的存储器阵列的该部分的第一行201可包括双写字线存储器单元204(例如，图1的双写字线存储器单元100)。双写字线存储器单元204可与存储器阵列的第一行201的其他双写字线存储器单元(例如，双写字线存储器单元202)共享第一写字线210(例如，图1的第一写字线106)、第二写字线212(例如，图1的第二写字线110)和第一读字线214(例如，图1的读字线112)。双写字线存储器单元204还可与存储器阵列的存储器单元的一列的其他双写字线存储器单元(例如，双写字线存储器单元208)共享第一写位线226(例如，图1的写位线108)和第一读位线228(例如，图1的读位线114)。
存储器阵列的该部分的第二行203可包括双写字线存储器单元208(例如，图1的双写字线存储器单元100)。双写字线存储器单元208可与存储器阵列的存储器单元的第二行203的其他双写字线存储器单元(例如，双写字线存储器单元206)共享第三写字线216(例如，图1的第一写字线106)、第四写字线218(例如，图1的写字线110)和第二读字线220(例如，图1的读字线112)。双写字线存储器单元208还可与存储器阵列的存储器单元的一列的其他双写字线存储器单元(例如，双写字线存储器单元204)共享第一写位线226和第一读位线228。
在操作期间，可在存储器阵列的可选行处执行两阶段写操作，所选行包括双写字线存储器单元中的一个或多个双写字线存储器单元。可在一个以上所选行的双写字线存储器单元处执行两阶段写操作。例如，当选择第一行201时(例如，当选择信号被应用于写字线210时)，可在第一行201的双写字线存储器单元204和202处执行两阶段写操作。在第一实施例中，两阶段写操作的第一阶段可包括将逻辑“1”值写入第一行的每个单元(例如，无论要在每个单元处存储的数据如何)。
例如，第一阶段可包括将选择信号提供给第一写字线210(例如，图1的106处的第一信号)，并将与逻辑“1”值对应的信号(例如，电压)提供给第二写字线212(例如，图1的110处的第二信号)，并提供给写位线226和222(例如，图1的写位线108处的第三信号)。因此，第一行201的双写字线存储器单元202和204中的每一者的选通晶体管可将逻辑“1”值发送给第一反相器的第一节点。
为了解说，在第一阶段写操作之前，如果双写字线存储器单元204和202两者都存储逻辑“0”值，则第一阶段写操作的应用可将逻辑“1”值写入双写字线存储器单元204和202，无论要在每个单元处存储的数据如何。
在第一实施例中，两阶段写操作的第二阶段可包括基于多个数据值的相应数据值来选择性地将逻辑“0”写入第一行201的存储器单元。可从处理设备接收多个数据值并且这多个数据值可包括要在第一行201中的每个存储器单元处存储的值(例如，存储器单元数据值)。因此，写操作的第二阶段对于存储器单元的行的不同单元可以是不同的。
为了解说，对于第一行201而言，第二阶段可包括基于与双写字线存储器单元202和204相关联的相应数据值来将选择信号维持在第一写字线210(例如，图1的106处的第一信号)，选择性地将与逻辑“0”值对应的信号提供给第二写字线212(例如，图1的110处的第四信号)，选择性地将与逻辑“0”值对应的信号提供给写位线222(例如，图1的写位线108处的第六信号)，以及选择性地将与逻辑“1”值对应的信号提供给写位线226(例如，图1的写位线108处的第六信号)。例如，相应的数据值可从处理设备接收并且可对应于要在特定的双写字线存储器单元(例如，双写字线存储器单元204或202)处存储的值(例如，存储器单元数据值)。当相应的数据值是逻辑“0”时，与逻辑“0”值对应的信号可被发送给特定的双写字线存储器单元。当相应的数据值是逻辑“1”时，与逻辑“1值对应的信号可被发送给特定的双写字线存储器单元。
为了解说，在第一阶段写操作之前，双写字线存储器单元204和202两者可都存储逻辑“0”值。对于特定写操作而言，在逻辑“1”值要被写入双写字线存储器单元204而逻辑“0”值要被维持在第一行201中的其他存储器单元(例如，双写字线存储器单元202)处的情况下，应用第一阶段写操作可将逻辑“1”值写入双写字线存储器单元204和202两者。因此，当从处理单元接收的针对双写字线存储器单元204的相应数据值是与要存储在双写字线存储器单元204处的逻辑“1”对应的数据值时，应用第一阶段写操作将相应的数据值写入双写字线存储器单元204。在第二阶段写操作期间，为了将逻辑“0”值(例如，基于相应的数据值)写入双写字线存储器单元202，可经由与应用于写位线222的逻辑“0”值对应的信号(电压)将逻辑“0”值选择性地写入双写字线存储器单元202。在第二阶段写操作期间，可经由与应用于写位线226的逻辑“1”值对应的信号(例如，电压)将逻辑“1”值选择性地写入双写字线存储器单元204。
因此，在第一实施例中，第一阶段写操作可将逻辑“1”值写入所选行的所有单元，无论要在每个单元处存储的数据如何。第二阶段写操作可基于要存储在所选行的一个或多个所选存储器单元处的数据来选择性地将逻辑“0”写入该一个或多个存储器单元。在第二实施例中，两阶段写操作的第一阶段可包括将逻辑“0”值写入行的每个单元。在第二实施例中，两阶段写操作的第二阶段可包括基于要存储在所选行的一个或多个存储器单元处的数据来选择性地将逻辑“1”写入该一个或多个存储器单元。尽管图2中解说了两个双写字线存储器单元，但第一行201可包括两个以上双写字线存储器单元。当两个以上双写字线存储器单元是第一行201的一部分时，在第一实施例中，第一阶段将逻辑“1”写入所有存储器单元而第二阶段将“0”写入某些存储器单元。
在特定实施例中，可在执行两阶段写操作之前在存储器单元的所选行的双写字线存储器单元处执行读操作。另外，可在一个以上所选行的双写字线存储器单元处执行读操作。例如，在两阶段写操作之前，可在读字线214处提供可指示与第一行201的双写字线存储器单元对应的读请求的信号(例如，电压)。由第一行201的双写字线存储器单元(例如，双写字线存储器单元202和204)存储的数据值可被读取，从而致使在存储器阵列的读位线(例如，读位线(RBL)224和RBL 228)处感测相应值。在特定实施例中，读位线(例如，RBL 224和RBL 228)处的所读取数据值可被锁存或以其他方式捕获并且可由处理设备用于发送相应的数据值以供用于双写字线存储器单元的两阶段写操作的第二阶段。
使用两阶段写操作作为存储器阵列的写操作的一部分可使得能够维持在所选行的所选和半选存储器单元两者的数据保持稳定性。另外，通过利用与双写字线存储器单元的两阶段写操作，要在写操作期间翻转的电容可被减少并且可实现写操作期间切换功率的降低。
参照图3，图300中示出了存储器单元(诸如，双写字线存储器单元100)在两阶段写操作的第一实施例期间的操作的附加细节。图3解说了第一写字线(WWL1)、第二写字线(WWL2)和写位线(WBL)处的信号图300。WWL1可对应于图1的第一写字线106或图2的第一写字线210。WWL2可对应于图1的第二写字线110或图2的第二写字线212。WBL可对应于图1的写位线108或图2的写位线222或226。
如由图300所解说的，在写操作的第一阶段期间，与逻辑“1”值对应的信号可应用于WWL1(例如，第一信号)、WWL2(例如，第二信号)以及WBL(例如，第三信号)处。例如，参照图1，WWL1处的逻辑“1”的应用可使选通晶体管116能将应用于WBL 108的信号耦合至第一反相器102的第一节点128。因此，WBL 108将逻辑“1”值提供给第一反相器102的第一节点128。在写操作的第一阶段之前，如果第二反相器104的输入端为逻辑“0”值，则第一NMOS晶体管122可被启用。因此，第一NMOS晶体管122将在WWL2 110处应用的逻辑“1”值从第二节点130提供给第一节点128。因此，当WWL1、WWL2、WBL以及第二反相器104的输出端的数据值具有逻辑“1”值时，选通晶体管116和第一NMOS晶体管122两者都可将逻辑“1”值发送给第一节点128。
如由图300所解说的，在写操作的第二阶段期间，与逻辑“1”值对应的信号可应用于WWL1(例如，第一信号)而与逻辑“0”值对应的信号可应用于WWL2(例如，第四信号)。应用于WBL的值取决于要存储在特定存储器单元处的相应数据值。当相应的数据值(例如，接收自处理设备的值)是逻辑“0”时，与逻辑“0”对应的信号可被选择性地应用于WBL(例如，第五信号)。例如，参照图1，逻辑“0”可被应用WWL2 110。在WWL1处应用逻辑“1”可使选通晶体管116能将应用于WBL 108的信号耦合至第一反相器102的第一节点128。基于与将逻辑“0”值(例如，写“0”)写入双写字线存储器单元(例如，图1的双写字线存储器单元100，或图2的双写字线存储器单元202、204、206、208)对应的数据值，逻辑“0”可被选择性地应用于WBL。当对应的数据值为逻辑“1”时，逻辑“1”可被选择性地应用于WBL以将逻辑“1”值(例如，写“1”)写入双写字线存储器单元(例如，图1的双写字线存储器单元100，或图2的双写字线存储器单元202、204、206、208)。因此，当WWL1具有逻辑“1”值而WWL2具有逻辑“0”值时，WBL可基于分别与去往双写字线存储器单元的写“0”或写“1”对应的数据值来选择性地将逻辑“0”值或逻辑“1”值发送给第一节点128。
在特定实施例中，字线WWL1和WWL2中的一者或两者可以是“被提升”以改善写操作的性能的电压。例如，第一信号、第二信号或第一和第二信号两者可以是可在字线WWL1和WWL2处应用的电压提升信号(即，>Vdd)。在特定实施例中，大于Vdd的电压提升信号可应用于WWL1和WWL2两者。在另一实施例中，应用于WWL1的电压提升信号可以是大于Vdd的电压，而应用于WWL2的电压提升信号可以是小于Vss的电压。行方向的字线WWL1和WWL2的控制可实现电压提升，同时避免可在所选行的存储器单元处发生的列选择问题。
参照图4，示出了操作双写字线存储器单元的方法400的特定实施例。方法400可应用于SRAM双写字线存储器单元。方法400例如可应用于图1的双写字线存储器单元100。在另一示例中，方法400可被应用于形成图2的存储器设备200的存储器阵列的一部分的双写字线存储器单元(例如，双写字线存储器单元202、204、206、208)。可由图2的存储器设备200和/或图5的通信设备500来执行方法400。
方法400可包括在402的包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段。在第一阶段402期间，方法400可包括在403将第一信号应用于第一字线以选择性地将位线耦合至该对交叉耦合的反相器中的第一反相器的第一节点。例如，在第一实施例中，对应于逻辑“1”值的信号(例如，电压)可被提供给图1的第一写字线106以启用选通晶体管116。当被启用时，选通晶体管116将写位线108耦合至该对交叉耦合的反相器102、104中的第一反相器102的第一节点128。
在第一阶段402期间，方法400还包括在404将第二信号应用于耦合至第一反相器的第二节点的第二字线，其中第一信号独立于第二信号而生成。例如，在第一实施例中，对应于逻辑“1”值的第二信号(例如，电压)可被提供给图1的第二写字线110，第二写字线110耦合至第一反相器102的第二节点130。第二信号可具有与第一反相器102的源电压(例如，Vdd)对应的电压值。第一信号可独立于第二信号而生成以使第一信号在一个以上阶段(例如，在第一阶段和第二阶段期间)中保持在一逻辑值(例如，逻辑“1”)，而第二信号基于要存储在双写字线存储器单元100处的值来改变以用于不同阶段(例如，在第一阶段期间为逻辑“1”而在第二阶段期间为逻辑“0”)。
在第一阶段402期间，方法400还包括在405将第三信号应用于位线。例如，在第一实施例中，对应于逻辑”1”值的信号(例如，电压)可被提供给写位线108。因此，在第一阶段期间，可通过将与逻辑“1”值对应的信号(例如，电压)提供给第一写字线106(例如，第一信号)、第二写字线110(例如，第二信号)以及写位线108(例如，第三信号)来将逻辑“1”值写入双写字线存储器单元100。
方法400可包括在406的存储器单元的写操作的第二阶段。在第二阶段406期间，方法400可包括在407将第四信号应用于第二字线。例如，在第一实施例中，对应于逻辑“0”值的信号(例如，电压)可被提供给第二写字线110。
在第二阶段406期间，方法400还包括在408基于相应的数据值来将第五信号应用于位线。例如，在第一阶段期间逻辑“1”值已经被写入双写字线存储器单元100之后，可基于相应的数据值来将逻辑“0”值选择性地提供给写位线108以选择性地将逻辑“0”值写入双写字线存储器单元100。在特定实施例中，可基于相应的数据值将逻辑“1”值选择性地提供给写位线108以选择性地将逻辑“1”值写入双写字线存储器单元100。
尽管以上已经结合图1描述了图4的方法400，但方法400还可由图2的存储器设备200来执行。图4的方法400可由现场可编程门阵列(FPGA)设备、专用集成电路(ASIC)、处理单元(诸如中央处理单元(CPU))、数字信号处理器(DSP)、控制器、另一硬件设备、固件设备、或其任何组合来实现。作为示例，图4的方法可由执行指令的处理器或存储器控制器来执行，如关于图5所描述的。
参照图5，示出了包括双写字线存储器单元502的无线通信设备500的特定实施例。通信设备500包括耦合至存储器532的处理器512(例如，DSP)。存储器532包括作为存储器532的存储器阵列的一部分的一个或多个双写字线存储器单元502。在解说性实施例中，双写字线存储器单元502可对应于图1的双写字线存储器单元100。在另一解说性实施例中，存储器532可包括双写字线存储器单元的阵列，诸如图2的双写字线存储器单元202、204、206和208的阵列。
存储器532可以是存储计算机可执行指令504的非瞬态计算机可读介质，该指令可由处理器512执行以使得处理器512在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间，发起将第一信号应用于第一写字线(例如，图1的写字线106)以选择性地将写位线(例如，图1的写位线108)耦合至该对交叉耦合的反相器中的第一反相器(例如，图1的第一反相器102)的第一节点(例如，图1的第一节点128)。处理器512可进一步发起将第二信号应用于耦合至第一反相器的第二节点(例如，图1的第二节点130)的第二写字线(例如，图1的写字线110)，其中第一信号独立于第二信号而生成。处理器512可仍进一步发起将第三信号应用于写位线(例如，图1的写位线108)。
图5还示出了耦合至处理器512和显示器528的显示控制器526。编码器/解码器(CODEC)534也可耦合至处理器512。扬声器536和话筒538可耦合至CODEC 534。
图5还指示无线控制器540可被耦合至处理器512和天线542。在一特定实施例中，处理器512、显示控制器526、存储器532、CODEC 534以及无线控制器540被包括在系统级封装或片上系统设备522中。在特定实施例中，输入设备530和电源544耦合至片上系统设备522。此外，在一特定实施例中，如图5中所解说的，显示器528、输入设备530、扬声器536、话筒538、天线542和电源544在片上系统设备522外部。然而，显示器528、输入设备530、扬声器536、话筒538、天线542和电源544中的每一者可耦合至片上系统设备522的组件，诸如接口或控制器。
结合所描述的实施例，公开了一种可包括一对用于反相的交叉耦合装置(诸如，图1的一对交叉耦合的反相器102、104)、配置成导致反相的一个或多个其他设备或电路、或其任何组合的系统。该系统还可包括用于反相的第一装置(诸如，图1的第一反相器102)、配置成导致切换的一个或多个其他设备或电路、或其任何组合。该系统还可包括耦合至第一字线的用于切换的装置(诸如图1的选通晶体管116和第一反相器102)、配置成导致切换的一个或多个其他设备或电路、或其任何组合，其中该切换装置响应于第一字线信号而选择性地将位线耦合至用于反相的第一装置的第一节点，其中用于反相的第一装置具有耦合至第二字线的第二节点，并且其中第一字线和第二字线各自是能独立控制的。该系统可集成到至少一个管芯中，并且可集成到至少一个电子设备中。
上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造设备的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图6描绘了电子设备制造过程600的特定说明性实施例。
参照图6，示出了用于制造包括双写字线存储器单元的电子设备的制造过程600的特定实施例。物理设备信息602在制造过程600处(诸如在研究计算机606处)被接收。物理设备信息602可包括表示半导体设备(诸如，图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、或图5的双写字线存储器单元502、或其任何组合)的至少一个物理性质的设计信息。例如，物理设备信息602可包括经由耦合至研究计算机606的用户接口604输入的物理参数、材料特性、以及结构信息。研究计算机606包括耦合至计算机可读介质(诸如存储器610)的处理器608，诸如一个或多个处理核。存储器610可存储计算机可读指令，其可被执行以使处理器608将物理设备信息602转换成遵循某一文件格式并生成库文件612。
在特定实施例中，库文件612包括至少一个包括经转换的设计信息的数据文件。例如，库文件612可包括被提供与电子设计自动化(EDA)工具620联用的半导体设备的库，该半导体设备包括包含图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、或图5的双写字线存储器单元502或其任何组合的设备。
库文件612可在设计计算机614处与EDA工具620协同使用，设计计算机614包括耦合至存储器618的处理器616，诸如一个或多个处理核。EDA工具620可被存储为存储器618处的处理器可执行指令，以使设计计算机614的用户能够设计包括库文件612的图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、或图5的双写字线存储器单元502或其任何组合的电路。例如，设计计算机614的用户可经由耦合至设计计算机614的用户接口624来输入电路设计信息622。电路设计信息622可包括表示半导体设备(诸如，图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、或图5的双写字线存储器单元502、或其任何组合)的至少一个物理性质的设计信息。为了解说，电路设计属性可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体设备的物理属性的其他信息。
设计计算机614可被配置成转换设计信息(包括电路设计信息622)以遵循某一文件格式。为了解说，该文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。除了其他电路或者信息之外，设计计算机614还可被配置成生成包括经转换的设计信息的数据文件，诸如包括描述图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、或图5的存储器系统502、或其任何组合的信息的GDSII文件626。为了解说，数据文件可包括与片上系统(SOC)相对应的信息，该SOC包括图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、图5的双写字线存储器单元502、或其任何组合，并且在该SOC内还包括附加电子电路和组件。
GDSII文件626可以在制造过程628处被接收以根据GDSII文件626中的经转换信息来制造图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、图5的双写字线存储器单元502、或其任何组合。例如，设备制造过程可包括将GDSII文件626提供给掩模制造商630以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模632。制造过程628可包括耦合至存储器635的处理器634。掩模632可在制造过程628期间被用于生成一个或多个晶片633，晶片633可被测试并被分成管芯，诸如代表性管芯636。管芯636包括包含设备的电路，该设备包括图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、或图5的双写字线存储器单元502、或其任何组合。
管芯636可被提供给封装过程638，其中管芯636被纳入到代表性封装640中。例如，封装640可包括单个管芯636或多个管芯，诸如系统级封装(SiP)安排。封装640可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装640的信息可被分发给各产品设计者(诸如经由存储在计算机646处的组件库)。计算机646可包括耦合至存储器650的处理器648，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器650处以处理经由用户接口644从计算机646的用户接收的PCB设计信息642。PCB设计信息642可包括经封装半导体设备在电路板上的物理定位信息，与封装640对应的经封装半导体设备包括图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、图5的双写字线存储器单元502、或其任何组合。
计算机646可被配置成转换PCB设计信息642以生成数据文件，诸如具有包括经封装的半导体设备在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据的GERBER文件652，其中经封装的半导体设备对应于封装640，封装640包括图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、图5的双写字线存储器单元502、或其任何组合。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有GERBER格式以外的其他格式。
GERBER文件652可在板组装过程654处被接收并且被用于创建根据GERBER文件652内存储的设计信息来制造的PCB，诸如代表性PCB 656。例如，GERBER文件652可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 656可填充有电子组件(包括封装640)以形成代表性印刷电路组装件(PCA)658。
PCA 658可在产品制造过程660处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备662和第二代表性电子设备664。作为解说性而非限定性示例，电子设备662和664中的一者或多者可以是远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。作为另一解说性非限定性示例，第一代表性电子设备662、第二代表性电子设备664、或者这两者可选自下组：平板设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置的数据单元、以及计算机，其中集成了图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、图5的双写字线存储器单元502、或具有双写字线存储器单元的系统。尽管图6解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的单元。本公开的实施例可合适地用在包括包含存储器和片上电路系统的有源集成电路系统的任何设备中。
如制造过程600中所描述的，包括图1的双写字线存储器单元100、图2的存储器设备200的双写字线存储器单元阵列、图5的双写字线存储器单元502、或其任何组合的设备可以被制造、处理以及纳入到电子设备中。关于图1-6所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件612、GDSII文件626、以及GERBER文件652内，以及被存储在研究计算机606的存储器610、设计计算机614的存储器618、计算机646的存储器650、在各个阶段(诸如在板组装过程654处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模632、管芯636、封装640、PCA 658、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理设备设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，制造过程600可由单个实体执行、或者由执行制造过程600的各个阶段的一个或更多个实体来执行。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文所公开的实施例描述的方法或算法的各个步骤可直接用硬件、由处理器执行的软件模块或这两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质耦合至处理器以使该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (29)

1.一种静态随机存取存储器(SRAM)存储器单元，包括：
一对交叉耦合的反相器，其中所述一对交叉耦合的反相器中的每个反相器包括包含第一NMOS晶体管和第一PMOS晶体管的至少两个晶体管；以及
耦合至所述一对交叉耦合的反相器中的第一反相器的第一节点的选通晶体管，其中所述选通晶体管的栅极耦合至第一写字线，其中所述选通晶体管被配置成响应于第一字线信号而选择性地将写位线耦合至所述第一反相器的所述第一节点，其中所述第一反相器的任一晶体管的源极端子的第二节点耦合至第二写字线，其中所述第一写字线和所述第二写字线各自是能独立控制的。
2.如权利要求1所述的SRAM存储器单元，其特征在于，所述第一节点对应于所述第一反相器的输出端。
3.如权利要求1所述的SRAM存储器单元，其特征在于，所述第一反相器的所述第一NMOS晶体管的漏极端子耦合至所述选通晶体管。
4.如权利要求3所述的SRAM存储器单元，其特征在于，所述第一反相器的所述至少两个晶体管的第二晶体管是p型金属氧化物半导体(PMOS)晶体管。
5.如权利要求3所述的SRAM存储器单元，其特征在于，所述第一反相器的所述晶体管是n型金属氧化物半导体(NMOS)晶体管。
6.如权利要求1所述的SRAM存储器单元，其特征在于，进一步包括耦合至所述第一反相器的第三节点的读缓冲器，其中所述第三节点对应于所述第一反相器的输入端。
7.如权利要求6所述的SRAM存储器单元，其特征在于，所述一对交叉耦合的反相器、所述选通晶体管以及所述读缓冲器对应于7晶体管存储器单元架构。
8.如权利要求6所述的SRAM存储器单元，其特征在于，所述一对交叉耦合的反相器、所述选通晶体管以及所述读缓冲器对应于单个写位线存储器单元架构。
9.如权利要求1所述的SRAM存储器单元，其特征在于，所述第一写字线和所述第二写字线被配置成在写操作的第一阶段期间断言相同逻辑值而在所述写操作的第二阶段期间断言不同逻辑值。
10.如权利要求1所述的SRAM存储器单元，其特征在于，所述第一反相器的任一晶体管的所述源极端子的所述第二节点被配置成接收所述第二写字线的偏置电压。
11.如权利要求1所述的SRAM存储器单元，其特征在于，所述SRAM存储器单元集成于至少一个存储器阵列中。
12.如权利要求1所述的SRAM存储器单元，其特征在于，所述SRAM存储器单元集成于至少一个管芯中。
13.如权利要求1所述的SRAM存储器单元，其特征在于，进一步包括其中集成了所述一对交叉耦合的反相器和所述选通晶体管的设备，所述设备包括以下中的至少一者：移动电话、平板设备、机顶盒、音乐播放器、视频播放器、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元。
14.一种用于操作双写字线存储器单元的方法，包括：
在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间，其中所述一对交叉耦合的反相器的每个反相器包括至少两个晶体管：
将第一信号应用于第一写字线以选择性地将写位线耦合至所述一对交叉耦合的反相器中的第一反相器的第一节点；
将第二信号应用于耦合至所述第一反相器的任一晶体管的源极端子的第二节点的第二写字线，其中所述第一信号独立于所述第二信号而生成；以及
将第三信号应用于所述写位线。
15.如权利要求14所述的方法，其特征在于，所述第二信号具有与所述第一反相器的源电压对应的电压值。
16.如权利要求14所述的方法，其特征在于，所述第一信号、所述第二信号、或两者是电压提升信号。
17.如权利要求14所述的方法，其特征在于，所述存储器单元对应于静态随机存取存储器(SRAM)存储器单元。
18.如权利要求14所述的方法，其特征在于，将所述第一信号应用于所述第一写字线，将所述第二信号应用于所述第二写字线，以及将所述第三信号应用于所述写位线是由集成于电子设备中的处理器来发起的。
19.一种用于操作双写字线存储器单元的方法，包括：
在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间：
将第一信号应用于第一字线以选择性地将位线耦合至所述一对交叉耦合的反相器中的第一反相器的第一节点，其中所述第一节点对应于所述第一反相器的输出端；
将第二信号应用于耦合至所述第一反相器的第二节点的第二字线，其中所述第二节点对应于所述第一反相器的源极端子且所述第一信号独立于所述第二信号而生成；以及
将第三信号应用于所述位线；以及
在所述存储器单元的所述写操作的第二阶段期间：
将第四信号应用于所述第二字线；以及
基于数据值来将第五信号应用于所述位线。
20.如权利要求19所述的方法，其特征在于
在包括所述存储器单元的存储器行的每个存储器单元上执行所述存储器单元的所述写操作的所述第一阶段，
其中选择性地在所述存储器行的存储器单元上执行所述存储器单元的所述写操作的所述第二阶段，以及
其中所述存储器行的每个其他存储器单元存储相应的数据值。
21.如权利要求20所述的方法，其特征在于，所述存储器行集成到存储器阵列中。
22.如权利要求20所述的方法，其特征在于，所述写操作的所述第一阶段对应于将逻辑高值写入所述存储器行的每个存储器单元，并且其中所述写操作的所述第二阶段对应于选择性地将逻辑低值写入所述存储器行的存储器单元。
23.如权利要求20所述的方法，其特征在于，所述写操作的所述第一阶段对应于将逻辑低值写入所述存储器行的每个存储器单元，并且其中所述写操作的所述第二阶段对应于选择性地将逻辑高值写入所述存储器行的存储器单元。
24.一种用于操作双写字线存储器单元的装备，包括：
包括第一对晶体管的用于反相的第一装置；
包括第二对晶体管的用于反相的第二装置，其中所述用于反相的第一装置和所述用于反相的第二装置是交叉耦合的；以及
耦合至所述用于反相的第一装置的第一节点的用于切换的装置，其中所述用于切换的装置的控制输入端耦合至第一写字线，其中所述用于切换的装置响应于第一字线信号而选择性地将写位线耦合至所述用于反相的第一装置的所述第一节点，其中所述用于反相的第一装置的任一晶体管的源极端子的第二节点耦合至第二写字线，其中所述第一写字线和所述第二写字线各自是能独立控制的。
25.如权利要求24所述的装备，其特征在于，所述装备被集成到至少一个管芯中。
26.如权利要求24所述的装备，其特征在于，进一步包括其中集成有所述用于反相的第一装置和所述用于反相的第二装置的设备，所述设备包括以下中的至少一者：移动电话、平板设备、机顶盒、音乐播放器、视频播放器、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元。
27.一种存储指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
在包括一对交叉耦合的反相器的存储器单元的写操作的第一阶段期间，其中所述一对交叉耦合的反相器的每个反相器包括至少两个晶体管：
发起将第一信号应用于第一写字线以选择性地将写位线耦合至所述一对交叉耦合的反相器中的第一反相器的第一节点；
发起将第二信号应用于耦合至所述一对交叉耦合的反相器中的所述第一反相器的任一晶体管的源极端子的第二节点的第二写字线，其中所述第一信号独立于所述第二信号而生成；以及
发起将第三信号应用于所述写位线。
28.如权利要求27所述的非瞬态计算机可读介质，其特征在于，所述非瞬态计算机可读介质集成于至少一个管芯中。
29.如权利要求27所述的非瞬态计算机可读介质，其特征在于，进一步包括其中集成有所述非瞬态计算机可读介质的设备，所述设备包括以下中的至少一者：移动电话、平板设备、机顶盒、音乐播放器、视频播放器、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163524B2 (en) 2016-06-22 2018-12-25 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US10049727B2 (en) 2016-06-22 2018-08-14 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US9761304B1 (en) 2016-09-27 2017-09-12 International Business Machines Corporation Write-bitline control in multicore SRAM arrays
US9837143B1 (en) 2016-10-12 2017-12-05 International Business Machines Corporation NAND-based write driver for SRAM
US10790013B1 (en) * 2017-06-30 2020-09-29 Synopsys, Inc. Read-write architecture for low voltage SRAMs
CN110310689A (zh) * 2018-03-20 2019-10-08 中芯国际集成电路制造(上海)有限公司 双端口静态随机存取存储器单元及包括其的电子设备
TWI704575B (zh) * 2019-10-24 2020-09-11 修平學校財團法人修平科技大學 具高存取速度之７ｔ靜態隨機存取記憶體
US11955171B2 (en) 2021-09-15 2024-04-09 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1875428A (zh) * 2003-10-27 2006-12-06 日本电气株式会社 半导体存储装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001344977A (ja) 2000-05-29 2001-12-14 Nec Microsystems Ltd 半導体記憶装置
US6787835B2 (en) * 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
US7259986B2 (en) * 2005-03-25 2007-08-21 International Business Machines Corporation Circuits and methods for providing low voltage, high performance register files
US7289354B2 (en) * 2005-07-28 2007-10-30 Texas Instruments Incorporated Memory array with a delayed wordline boost
JP4978473B2 (ja) * 2005-12-27 2012-07-18 富士通株式会社 Ｓｒａｍ回路、及び、これを用いたバッファ回路
JP2008027493A (ja) * 2006-07-19 2008-02-07 Toshiba Corp 半導体記憶装置
US7609541B2 (en) 2006-12-27 2009-10-27 Freescale Semiconductor, Inc. Memory cells with lower power consumption during a write operation
US7408800B1 (en) 2007-05-03 2008-08-05 International Business Machines Corporation Apparatus and method for improved SRAM device performance through double gate topology
US7660150B2 (en) * 2007-12-31 2010-02-09 Texas Instruments Incorporated Memory cell having improved write stability
TWI419160B (zh) 2009-01-07 2013-12-11 Univ Nat Chiao Tung 靜態隨機存取記憶體裝置
US8654568B2 (en) * 2009-08-24 2014-02-18 Texas Instruments Incorporated 10T SRAM cell with near dual port functionality
US8094505B2 (en) * 2009-10-09 2012-01-10 Intel Corporation Method and system to lower the minimum operating voltage of a memory array
US20110149661A1 (en) 2009-12-18 2011-06-23 Rajwani Iqbal R Memory array having extended write operation
US9865330B2 (en) 2010-11-04 2018-01-09 Qualcomm Incorporated Stable SRAM bitcell design utilizing independent gate FinFET
US8625333B2 (en) 2011-02-22 2014-01-07 Lsi Corporation Memory device having memory cells with write assist functionality
US20130083591A1 (en) 2011-09-29 2013-04-04 John J. Wuu Alternating Wordline Connection in 8T Cells for Improving Resiliency to Multi-Bit SER Upsets
US9142274B2 (en) 2012-01-30 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Tracking for write operations of memory devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1875428A (zh) * 2003-10-27 2006-12-06 日本电气株式会社 半导体存储装置

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Publication number Publication date
US9336863B2 (en) 2016-05-10
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WO2016003589A1 (en) 2016-01-07

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