CN102902350A - 一种具有极低待机功耗的芯片 - Google Patents

Abstract

本发明公开了一种具有极低待机功耗的芯片，该芯片包括待机常开区电路，数字核心区电路，实时时钟电路，电平转换电路；实时时钟电路使用第一电源，数字核心区电路和待机常开机电路使用第二电源；所述待机常开区电路用于在待机模式的时候处理唤醒请求，唤醒所述芯片，使其进入工作模式；所述数字核心区电路是芯片的核心，在工作模式的时候该部分电路正常工作；所述实时时钟电路完成系统时钟的维护、用于产生连续中断以及进行定时，该电路待机模式时仍正常工作。本发明使能获得规模很小的待机电路。

Description

一种具有极低待机功耗的芯片

技术领域

本发明涉及一种微电子技术领域，具体的说是一种低功耗SOC技术。通过采用上述架构，可以得到待机功耗很低的SOC芯片。

背景技术

随着集成电路技术的快速发展，以平板电脑，智能手机为代表的电子消费类产品快速普及，基于深亚微米的超大规模片上系统（System on Chip,SoC）技术已经成为21世纪最受瞩目的关键技术之一，用户对此类产品的各项性能要求越来越高。许多过去必须在高性能PC（Personal Computer）上处理的复杂任务，诸如电子邮件、网页浏览、摄像照像、媒体播放等应用功能都可以在移动终端上进行。目前，高性能SoC产品在市场上层出不穷，由于这类产品功耗较大导致系统续航能力弱、发热严重。因此如何降低系统整体功耗，延长系统使用时间已成为整个SoC产业亟需解决的问题。于是要求集成电路设计人员在设计SoC芯片时，将待机模式下的功耗作为一个主要设计指标加以考虑。

对于一个典型的CMOS数字集成电路，功耗主要分为跳变功耗、短路功耗、漏电功耗三部分。跳变功耗由CMOS门的输出端电容充放电产生，短路功耗由电路中信号变换时造成的瞬态开路电流产生，漏电功耗主要是由静电流、漏电流等因素产生。在一个SoC系统芯片中，动态功耗是整体功耗的主要来源。但随着工艺的进步，尤其进入65纳米后，静态功耗所占比例将大幅度提高。

传统上的低功耗技术都是从降低系统的动态功耗入手，通过时钟门控单元对系统的各模块时钟进行控制，当某种应用条件下不需要该模块工作的时候，将该模块的时钟关闭，减少了电路不必要的跳转，降低系统动态功耗。由于在待机模式下，绝大部分模块会长时间不工作，通过电源门控技术将不工作的模块电源关断，降低系统动态功耗的时候同时降低系统静态功耗。保留少部分的电路用于控制整个芯片的低功耗工作方式，处理软件的低功耗请求，使系统进入待机模式，同时当需要系统工作的时候，唤醒整个系统进入工作模式，该部分电路称为功耗管理单元。该技术的特点是功耗管理单元与数字核心区共用一个线性稳压源，当芯片进入待机模式时，关闭线性稳压源给数字核心区的供电，保留给功耗管理单元的供电，使功耗管理单元处于正常工作模式。在待机模式下的线性稳压源仍然工作，本身消耗了很大的功耗。同时功耗管理单元的很大部分逻辑并不处于工作模式，但也依然有电源供电，同样消耗了很大部分功耗。这种低功耗架构可以在一定程度上降低待机模式下的功耗，但芯片并不能得到极低的待机功耗。

发明内容

技术问题：本发明的目的在于针对现有低功耗芯片架构的不足，提出一种有效的，具有极低待机功耗的芯片。通过采用该芯片，使得芯片在待机模式下消耗极少的功耗，有效延长待机时间。同时有两种唤醒源可供选择，当有唤醒信号时，唤醒系统，重新正常工作。

技术方案：为解决上述技术问题，本发明提供了一种具有极低待机功耗的芯片，该芯片包括待机常开区电路，数字核心区电路，实时时钟电路，电平转换电路；

实时时钟电路使用第一电源，数字核心区电路和待机常开机电路使用第二电源；

所述待机常开区电路用于在待机模式的时候处理唤醒请求，唤醒所述芯片，使其进入工作模式；

所述数字核心区电路是芯片的核心，在工作模式的时候该部分电路正常工作；

所述实时时钟电路完成系统时钟的维护、用于产生连续中断以及进行定时，该电路待机模式时仍正常工作；

在实时时钟电路与数字核心区电路之间设有第一电平转换电路，在待机常开区电路与数字核心区电路之间设有第二电平转换电路；

所述第一电平转换电路和第二电平转换电路负责将不同电压域的信号电平进行转换，满足电压域信号电平要求。

优选的，所述待机常开区电路包括待机模式状态机模块，唤醒模块，时钟产生模块，常开区复位模块，常开通用输入输出模块；待机常开区电路由片外3.3V电源供电，在任何情况下均不断电；，待机常开区电路中每个模块均有一个时钟信号，使得该模块正常工作；

所述待机模式状态机用于接收外部的待机请求信号，当接收到进入待机模式的信号时，将工作模式切换到待机模式；

所述唤醒模块用于接收唤醒信号，当其检测到有唤醒信号时，芯片恢复到工作模式；

所述时钟产生模块用于提供待机常开区所有模块的时钟信号；同时在芯片进入待机模式的时候，使用门控时钟技术关闭待机常开区中的除常开通用输入输出模块之外所有模块的时钟；

所述常开区复位模块用于为芯片提供复位信号，完成系统的复位；

所述常开通用输入输出模块用于在待机模式的时候为芯片提供唤醒请求，使芯片进入工作模式。

优选的，所述数字核心区电路包括内核处理器、存储器、直接内存访问模块、智能卡接口、通用异步收发器模块、串行总线、可关闭区通用输入输出模块、USB接口、数字核心区功耗管理模块、安全数字输入输出卡（SDIO）模块、A/D转换器、高性能总线、外设总线；

内核处理器、存储器、直接内存访问模块连接到高性能总线上，智能卡接口、通用异步收发器模块、串行总线、可关闭区通用输入输出模块、USB接口、数字核心区功耗管理模块、安全数字输入输出卡（SDIO）模块、A/D转换器连接到外设总线上，外设总线再通过总线接口连接到高性能总线上；在芯片工作时，内核处理器通过高性能总线访问数字核心区中的模块；

数字核心区电路由1个1.8V线性稳压源供电，在待机模式下，该1.8V线性稳压源的使能端被切断，包括该稳压源在内的数字核心区电路电源均关闭。

优选的，所述实时时钟电路由3V电池供电；同时在待机模式下，提供定时唤醒功能；在进入待机模式前，设置唤醒时间，当前时间到达唤醒时间时，发出唤醒信号，由待机常开区中的唤醒模块唤醒整个系统，使其退出待机模式，进入工作模式。

有益效果：本发明的核心思想是把待机常开区从数字核心区片中划分出来，并且通过片外电源给该部分电路供电。由于数字核心区电源在待机模式下不再供电，因此可以直接将线性稳压源关闭，数字核心区不再消耗任何功耗，从而获得了极低的待机功耗。将该低功耗架构应用到一款已经设计出来的芯片中，得到的待机功耗小于2.6uA，该发明的优点与显著效果。

附图说明

图1为SoC整体框架结构图；

图2为数字核心区电路框架结构图；

图3为常开区待机电路框架结构图；

图4为待机模式状态转换示意图。

具体实施方式

下面结合附图，对本发明做进一步说明。

本发明的核心思想是把常开区待机电路从数字核心区片中划分出来，并且通过片外电源给该部分电路供电。由于数字核心区电源在待机模式下不再供电，因此可以直接将线性稳压源关闭，数字核心区不再消耗任何功耗，从而获得了极低的待机功耗。将该低功耗架构应用到一款已经设计出来的芯片中，得到的待机功耗小于2.6uA，可以说明该发明的优点与显著效果。

本发明提供的具有极低待机功耗的芯片，该芯片包括待机常开区电路，数字核心区电路，实时时钟电路，电平转换电路；

实时时钟电路使用第一电源，数字核心区电路和待机常开机电路使用第二电源；

所述待机常开区电路用于在待机模式的时候处理唤醒请求，唤醒所述芯片，使其进入工作模式；

所述数字核心区电路是芯片的核心，在工作模式的时候该部分电路正常工作；

所述实时时钟电路完成系统时钟的维护、用于产生连续中断以及进行定时，该电路待机模式时仍正常工作；

在实时时钟电路与数字核心区电路之间设有第一电平转换电路，在待机常开区电路与数字核心区电路之间设有第二电平转换电路；

所述第一电平转换电路和第二电平转换电路负责将不同电压域的信号电平进行转换，满足电压域信号电平要求。

所述待机常开区电路包括待机模式状态机模块，唤醒模块，时钟产生模块，常开区复位模块，常开通用输入输出模块；待机常开区电路由片外3.3V电源供电，在任何情况下均不断电；，待机常开区电路中每个模块均有一个时钟信号，使得该模块正常工作；

所述待机模式状态机用于接收外部的待机请求信号，当接收到进入待机模式的信号时，将工作模式切换到待机模式；

所述唤醒模块用于接收唤醒信号，当其检测到有唤醒信号时，芯片恢复到工作模式；

所述时钟产生模块用于提供待机常开区所有模块的时钟信号；同时在芯片进入待机模式的时候，使用门控时钟技术关闭待机常开区中的除常开通用输入输出模块之外所有模块的时钟；

所述常开区复位模块用于为芯片提供复位信号，完成系统的复位；

所述常开通用输入输出模块用于在待机模式的时候为芯片提供唤醒请求，使芯片进入工作模式。

所述数字核心区电路包括内核处理器、存储器、直接内存访问模块、智能卡接口、通用异步收发器模块、串行总线、可关闭区通用输入输出模块、USB接口、数字核心区功耗管理模块、安全数字输入输出卡（SDIO）模块、A/D转换器、高性能总线、外设总线；

内核处理器、存储器、直接内存访问模块连接到高性能总线上，智能卡接口、通用异步收发器模块、串行总线、可关闭区通用输入输出模块、USB接口、数字核心区功耗管理模块、安全数字输入输出卡（SDIO）模块、A/D转换器连接到外设总线上，外设总线再通过总线接口连接到高性能总线上；在芯片工作时，内核处理器通过高性能总线访问数字核心区中的模块；

数字核心区电路由1个1.8V线性稳压源供电，在待机模式下，该1.8V线性稳压源的使能端被切断，包括该稳压源在内的数字核心区电路电源均关闭。

所述实时时钟电路由3V电池供电；同时在待机模式下，提供定时唤醒功能；在进入待机模式前，设置唤醒时间，当前时间到达唤醒时间时，发出唤醒信号，由待机常开区中的唤醒模块唤醒整个系统，使其退出待机模式，进入工作模式。

本方案针对现有的SoC芯片低功耗架构中待机功耗较大的问题，创作性的提出了一种具有极低待机功耗的SoC芯片架构。参考图1，本发明将整个SoC芯片划分为待机常开区电路，数字核心区电路，实时时钟电路，电平转换电路四个模块。并且前三个模块分别由片外3.3V电源、1.8V线性稳压源、3V电池供电，而电平转换电路由3.3V和1.8V两路电源供电。

图2是数字核心区电路，该部分电路是整个芯片的核心，包括了内核处理器、存储器、智能卡接口、通用异步收发器、串行总线、直接内存访问模块、可关闭区通用输入输出模块、USB接口、SDIO模块、A/D转换模块、数字核心区功耗管理模块、高性能总线、外设总线。内核处理器、存储器、直接内存访问模块连接到高性能总线上，智能卡接口、通用异步收发器模块、串行总线、可关闭区通用输入输出模块、USB接口、数字核心区功耗管理模块、安全数字输入输出卡（SDIO）模块、A/D转换器连接到外设总线上，外设总线再通过总线接口连接到高性能总线上。在芯片工作时，内核处理器通过高性能总线访问数字核心区中的模块。

在工作模式的时候，数字核心区功耗管理单元与常开区功耗管理单元配合完成芯片的功耗管理功能，使得系统能按照应用场景的不同运用不同的低功耗技术，达到降低功耗的目的。数字核心区电路由1个1.8V线性稳压源供电，在待机模式下，该1.8V线性稳压源的使能端被切断，包括该稳压源在内的数字核心区电源均关闭。由于稳压源的关闭，数字核心区的电路将不再消耗任何的功耗。

图3是常开区待机电路，该部分电路主要负责待机模式的时候处理唤醒请求，唤醒整个芯片，使其进入工作模式；包括待机模式状态机，唤醒模块，时钟产生模块，常开区复位模块，常开通用输入输出GPIO模块。常开区待机电路工作方式如下：当软件判定系统当前任务已经处理完，并且在相当长一段时间内不再处理任务，就可以配置软件寄存器，使得系统进入待机模式。

当常开区待机电路得到系统发出的待机请求时，待机模式状态机按照设定的状态流程，参见图4，处理该待机请求。第一步利用门控时钟技术将数字核心区中各模块的时钟切掉，使这些模块不再工作。第二步将常开区待机电路的时钟由原来的8MHZ高速时钟切换为32KHZ低速时钟，降低待机电路的动态功耗。第三步将片外的8MHZ高速晶振关闭，降低这部分电路的功耗。由于待机模式下会关闭数字核心区电源，电源的关闭会导致该部分电路的输出信号出现不定态，所以第四步加入隔离单元（isolation）,将数字核心区的输出信号与常开去待机电路和实时时钟电路隔离。第五步是关闭数字核心区中的线性稳压源，使得包括该线性稳压源在内的数字核心区电路均处于没有供电的状态，整个数字核心区在待机模式下不消耗任何功耗。第六步是通过常开区复位电路对数字核心区电路进行复位，使得其在唤醒的时候系统处于复位状态，避免系统唤醒时整个芯片由于不定状态而不能正常工作。第七步是通过常开区时钟产生模块对32KHZ时钟进行分频，产生4KHZ时钟给常开区待机电路使用，同时利用时钟门控将常开区待机电路除常开GPIO模块之外的所有电路时钟，尽最大可能地降低待机功耗。

唤醒模块检测到唤醒信号唤醒整个系统，然后使能系统时钟，打开数字核心区的线性稳压源，复位整个芯片，系统进入正常工作模式，这样就退出了待机模式，整个电路恢复到正常工作状态。唤醒信号由实时时钟定时唤醒或者常开区GPIO的电平唤醒产生，这方面的技术已经很成熟，可以直接利用。

图1描述中的实时时钟电路为系统提供时、分、秒、日历、定时等时间信息，该部分电路由外部3V电池供电。同时在待机模式下，提供定时唤醒功能。在进入待机模式前，设置唤醒时间，当前时间到达唤醒时间时，发出唤醒信号，由常开区唤醒模块唤醒整个系统，使其退出待机模式，进入工作模式。

由于常开区待机电路、数字核心区电路、实时时钟电路处于不同的电压域，彼此间的通信需要电平转换电路，因此在各电压域之间需要插入电平转换电路，这种技术在SOC中已经很成熟，可以很方便地应用到这种低功耗架构中。

如图2和图3，本发明将传统的芯片功耗管理单元分成两部分，一部分在待机常开区中，负责处理待机模式下的功耗管理。一部分在数字核心区中，负责工作模式时系统的低功耗处理。这样的划分非常有效的减少了常开区的电路规模，使得系统具有较小的待机电路。同时待机常开区的供电不需要线性稳压源，直接利用片外电源供电，这样可以在待机模式下完全关闭芯片的线性稳压源，得到极低的待机功耗。

本实用将整个SoC芯片划分为待机常开区电路，数字核心区电路，实时时钟电路，电平转换电路四个模块。并且前三个模块分别由片外3.3V电源、片内1.8V线性稳压源、3V电池供电，而电平转换电路由3.3V和1.8V两路电源供电。通过这样的架构搭建，获得了规模很小的待机电路，从而得到了极低的待机功耗。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (4)

1.一种具有极低待机功耗的芯片，其特征在于，该芯片包括待机常开区电路，数字核心区电路，实时时钟电路，电平转换电路；

实时时钟电路使用第一电源，数字核心区电路和待机常开机电路使用第二电源；

所述待机常开区电路用于在待机模式的时候处理唤醒请求，唤醒所述芯片，使其进入工作模式；

所述数字核心区电路是芯片的核心，在工作模式的时候该部分电路正常工作；

所述实时时钟电路完成系统时钟的维护、用于产生连续中断以及进行定时，该电路待机模式时仍正常工作；

在实时时钟电路与数字核心区电路之间设有第一电平转换电路，在待机常开区电路与数字核心区电路之间设有第二电平转换电路；

所述第一电平转换电路和第二电平转换电路负责将不同电压域的信号电平进行转换，满足电压域信号电平要求。

2.根据权利要求1所述的具有极低待机功耗的芯片，其特征在于，所述待机常开区电路包括待机模式状态机模块，唤醒模块，时钟产生模块，常开区复位模块，常开通用输入输出模块；待机常开区电路由片外3.3V电源供电，在任何情况下均不断电；，待机常开区电路中每个模块均有一个时钟信号，使得该模块正常工作；

所述待机模式状态机用于接收外部的待机请求信号，当接收到进入待机模式的信号时，将工作模式切换到待机模式；

所述唤醒模块用于接收唤醒信号，当其检测到有唤醒信号时，芯片恢复到工作模式；

所述时钟产生模块用于提供待机常开区所有模块的时钟信号；同时在芯片进入待机模式的时候，使用门控时钟技术关闭待机常开区中的除常开通用输入输出模块之外所有模块的时钟；

所述常开区复位模块用于为芯片提供复位信号，完成系统的复位；

所述常开通用输入输出模块用于在待机模式的时候为芯片提供唤醒请求，使芯片进入工作模式。

3.根据权利要求1所述的具有极低待机功耗的芯片，其特征在于，所述数字核心区电路包括内核处理器、存储器、直接内存访问模块、智能卡接口、通用异步收发器模块、串行总线、可关闭区通用输入输出模块、USB接口、数字核心区功耗管理模块、安全数字输入输出卡模块、A/D转换器、高性能总线、外设总线；

内核处理器、存储器、直接内存访问模块连接到高性能总线上，智能卡接口、通用异步收发器模块、串行总线、可关闭区通用输入输出模块、USB接口、数字核心区功耗管理模块、安全数字输入输出卡模块、A/D转换器连接到外设总线上，外设总线再通过总线接口连接到高性能总线上；在芯片工作时，内核处理器通过高性能总线访问数字核心区中的模块；

数字核心区电路由1个1.8V线性稳压源供电，在待机模式下，该1.8V线性稳压源的使能端被切断，包括该稳压源在内的数字核心区电路电源均关闭。

4.根据权利要求1所述的具有极低待机功耗的芯片，其特征在于，所述实时时钟电路由3V电池供电；同时在待机模式下，提供定时唤醒功能；在进入待机模式前，设置唤醒时间，当前时间到达唤醒时间时，发出唤醒信号，由待机常开区中的唤醒模块唤醒整个系统，使其退出待机模式，进入工作模式。

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