CN110011656B - 一种无毛刺时钟振荡器电路 - Google Patents

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Abstract

本发明提供一种无毛刺时钟振荡器电路，第一至第三触发器的输出端、数据输入端顺次连接；第一与门其中一输入端连接第三触发器输出端，另一输入端连接第一触发器的数据输入端；第一与门的输出端连接OSC电路输入端；第一至第三触发器时钟输入端、锁存器时钟输入端、第二与门其中一输入端及OSC电路输出端相互连接；第二触发器输出端与第三触发器数据输入端共同连接至反相器输入端；反相器输出端连接锁存器数据输入端；锁存器输出端与第二与门另一输入端连接。本发明在基本OSC电路的基础上，增加了控制信号PD的处理电路，从而避免了关闭信号与OSC输出时钟不同步时可能引起输出到系统的时钟有毛刺，从而引起系统误动作的问题，增加了系统的可靠性。

Description

一种无毛刺时钟振荡器电路
技术领域
本发明涉及集成电路制造领域，特别是涉及一种无毛刺时钟振荡器电路。
背景技术
来自系统控制OSC的开关信号PD与OSC的输出信号CLOCK_OUT不同步时(大多情况如此)，OSC的输出时钟可能产生毛刺，从而引起系统的误动作。图1为存在毛刺的OSC可能的输出波形示意图。
一般地，为了降低芯片功耗，在待机或者低功耗模式下，系统可以选择关闭内置的OSC；而关闭信号与OSC输出时钟不同步时可能引起输出到系统的时钟有毛刺，从而引起系统误动作。
因此，为了解决上述问题，需要提出一种新的电路。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种无毛刺时钟振荡器电路，用于解决现有技术中来自系统控制OSC的开关信号PD与OSC的输出不同步时，OSC的输出时钟可能产生毛刺，从而引起系统的误动作的问题。
为实现上述目的及其他相关目的，本发明提供一种无毛刺时钟振荡器电路，至少包括：第一至第三触发器；第一、第二与门；OSC电路、反相器及锁存器；所述第一至第三触发器的SET端相互连接；所述第一触发器的Q输出端连接所述第二触发器的数据输入端D，所述第二触发器的Q输出端连接所述第三触发器的数据输入端D；所述第一与门的其中一个输入端连接所述第三触发器的Q输出端，其另一输入端连接所述第一触发器的所述数据输入端D；所述第一与门的输出端连接所述OSC电路的输入端；所述第一至第三触发器的时钟输入端、所述锁存器的时钟输入端、所述第二与门的其中一个输入端以及所述OSC电路的输出端相互连接；所述第二触发器的Q输出端与所述第三触发器的数据输入端D共同连接至所述反相器的输入端；所述反相器的输出端连接所述锁存器的数据输入端D；所述锁存器的Q输出端与所述第二与门的另一输入端连接。
优选地，所述第一至第三触发器还分别具有Q非输出端以及分别具有复位清零端CLR。
优选地，所述第一至第三触发器的SET端连接共同上电复位信号POR。
优选地，所述第一触发器的数据输入端D和所述第一与门的另一输入端共同连接一开关信号PD。
优选地，所述第一至第三触发器的时钟输入端、所述锁存器的时钟输入端、所述第二与门的其中一个输入端以及所述OSC电路的输出端连接同一时钟输入信号。
优选地，所述第二与门输出端输出时钟信号CLOCK_OUT。
优选地，所述上电复位信号POR用于通过输入至所述第一至第三触发器的SET端，来初始化所述第一至第三触发器为状态1。
优选地，所述开关信号PD用于控制OSC电路工作与否，当所述开关信号PD为高电平时，所述OSC电路关闭工作；当所述开关信号PD为低电平时，所述OSC电路开启工作。
优选地，当所述开关信号PD为低电平时，所述OSC电路输出无毛刺的时钟信号。
优选地，当所述开关信号PD为高电平时，所述OSC电路关闭。
如上所述，本发明的无毛刺时钟振荡器电路，具有以下有益效果：通过在基本OSC电路的基础上，增加了控制信号PD的处理电路，从而避免了关闭信号与OSC输出时钟不同步时可能引起输出到系统的时钟有毛刺，从而引起系统误动作的问题，增加了系统的可靠性。
附图说明
图1显示为存在毛刺的OSC可能的输出波形示意图；
图2显示为本发明的无毛刺时钟振荡器电路结构示意图；
图3显示为本发明的无毛刺时钟振荡器电路中各信号的波形示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参考图2至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2所示，图2显示为本发明的无毛刺时钟振荡器电路结构示意图。从图2可以看出，本发明的所述无毛刺时钟振荡器电路，在本实施例中包括：第一至第三触发器；亦即第一触发器100，第二触发器101，第三触发器102。还包括第一、第二与门，亦即第一与门103与第二与门104；还包括OSC电路、反相器105及锁存器LATCH。
如图2所示，所述第一至第三触发器的SET端相互连接，也就是说，所述第一触发器100的SET端、所述第二触发器101的SET端以及第三触发器102的SET端彼此相互连接。
本发明中，所述第一触发器100至所述第三触发器102分别具有数据输入端D，如图2所示，所述第一触发器100和第二触发器101都分别具有Q输出端。所述第一触发器100的Q输出端连接所述第二触发器101的数据输入端D，所述第二触发器101的Q输出端连接所述第三触发器102的数据输入端D。
如图2所示，本实施例中，进一步地，所述第一至第三触发器还分别具有Q非输出端以及分别具有复位清零端CLR。也就是说，所述第一触发器100还具有Q非输出端和复位清零端CLR，所述第二触发器101具有Q非输出端和复位清零端CLR；所述第三触发器102具有Q非输出端和复位清零端CLR。
本实施例中，所述第一至第三触发器的SET端相互连接，并且进一步地，如图2所示，所述第一至第三触发器的SET端连接共同上电复位信号POR。也就是说，所述第一触发器100的SET端、所述第二触发器101的SET端以及第三触发器102的SET端彼此相互连接，并且都共同被输入所述上电复位信号POR。优选地，所述上电复位信号POR用于通过输入至所述第一至第三触发器的SET端，来初始化所述第一至第三触发器为状态1。
如图2所示，本发明的所述无毛刺时钟振荡器电路还包括：所述第一与门103的其中一个输入端连接所述第三触发器102的Q输出端，所述第三触发器102的Q输出端输出PD_3信号至所述第一与门103的其中一个所述输入端。如图2所示，所述第一与门103的另一输入端连接所述第一触发器100的所述数据输入端D，本实施例中进一步地，所述第一触发器100的数据输入端D和所述第一与门103的另一输入端共同连接一开关信号PD。所述第一与门103的输出端连接所述OSC电路的输入端，所述第一与门103的输出端输出信号PD_DEL至所述OSC电路的输入端。
如图2所示，本发明的所述无毛刺时钟振荡器电路还包括：所述第一至第三触发器的时钟输入端、所述锁存器的时钟输入端、所述第二与门的其中一个输入端以及所述OSC电路的输出端相互连接。也就是说，所述第一触发器100的时钟输入端、所述第二触发器101的时钟输入端、所述第三触发器102的时钟输入端彼此相互连接，并且同时连接于所述锁存器LATCH的时钟输入端、所述第二与门104的其中一个输入端以及所述OSC电路的输出端。
如图2所示，本实施例中进一步地，所述第一至第三触发器的时钟输入端、所述锁存器的时钟输入端、所述第二与门的其中一个输入端以及所述OSC电路的输出端连接同一时钟输入信号。也就是说，所述第一触发器100的时钟输入端、所述第二触发器101的时钟输入端、所述第三触发器102的时钟输入端、所述第二与门104的其中一个输入端、所述OSC电路的输出端同时被输入一个时钟输入信号CLOCK_INT。
本发明中，所述第二触发器101的Q输出端与所述第三触发器102的数据输入端D共同连接至所述反相器105的输入端；所述反相器105的输出端连接所述锁存器LATCH的数据输入端D；所述锁存器LATCH的Q输出端与所述第二与门104的另一输入端连接。
本实施例中优选地，所述第二与门104的输出端为时钟输出端，输出时钟信号CLOCK_OUT。
参考图3，图3显示为图3显示为各信号的波形示意图。本发明的所述无毛刺时钟振荡器电路的工作原理为：
上电复位信号POR输入至所述第一至第三触发器的SET端，用于初始化该三各触发器，将其状态初始化为“1”。当所述上电复位信号POR输出为高电平时，所述三个触发器不工作。当所述上电复位信号POR的输出状态为“0”低电平时有效，输入至所述第一至第三触发器的SET端，用于开启所述触发器。开关信号PD用于控制所述OSC电路工作与否，当所述上电复位信号POR为低电平时，并且当所述开关信号PD为高电平时，所述OSC电路关闭；当所述上电复位信号POR为低电平时，并且当所述开关信号PD为低电平时，由于所述第一与门103的其中一个输入端输入所述开关信号PD，所述开关信号PD为低电平时，所述第一与门103亦输出低电平的PD_DEL信号至所述OSC电路。所述OSC电路开启工作，所述OSC电路会输出时钟信号CLOCK_INT。
当所述OSC电路会输出时钟信号CLOCK_INT时，所述第一至第三触发器的时钟输入端接收来自所述OSC电路的时钟信号，当所述时钟信号CLOCK_INT为低电平时，所述第一触发器100的数据输入端D将其数据派送至该第一触发器100的Q输出端；由于所述第一触发器100的Q输出端与所述第二触发器101的数据输入端D连接，因此，所述第一触发器100的Q输出端输出的数据信号PD_1会传输至所述第二触发器101的数据输入端D，所述第二触发器101的数据输入端D将该数据信号派送至该第二触发器101的Q输出端；由于所述第二触发器101的Q输出端与所述第三触发器102的数据输入端D连接，因此，同理，所述第二触发器101的Q输出端传输数据信号PD_2至所述第三触发器102的数据输入端D，同理，该数据被所述第三触发器102的数据输入端D派送至其Q输出端，所述第三触发器102的Q输出端输出数据信号PD_3至所述第一与门103的其中一个输入端。因此，所述第一与门103的两个输入端中，一个输入端接收所述开关信号PD，另一输入端接收所述信号PD_3，将信号同步输出至所述OSC电路，因此在所述上电复位信号POR为低电平、所述开关信号PD亦为低电平时，所述第一与门103输出信号PD_DEL为低电平，所述OSC电路工作。
基于上述状态，当所述OSC电路处于工作状态时，由于所述第二触发器101的Q输出端与所述反相器105的输入端相连接，所述数据信号PD_2被传输至所述反相器105的输入端，经所述反相器105输出至所述锁存器LATCH的数据输入端D。另一方面，该锁存器LATCH的时钟输入端接收来自所述OSC电路的时钟信号CLOCK_INT，当该时钟信号CLOCK_INT为低电平时，所述锁存器LATCH的数据输入端D的数据信号PD_2会被派送至其Q输出端，Q输出端输出数据信号PD_4至所述第二与门104的其中一个输入端，所述第二与门104的另一输入端接收所述时钟信号CLOCK_INT，当所述时钟信号CLOCK_INT位低电平时，输出为低电平的信号，所述第二与门104的输出端输出时钟信号CLOCK_OUT的波形图如图3所示。
如图3所示，在以上状态下，当所述开关信号PD为低电平时，所述OSC电路输出无毛刺的时钟信号。
综上所述，本发明通过在基本OSC电路的基础上，增加了控制信号PD的处理电路，从而避免了关闭信号与OSC输出时钟不同步时可能引起输出到系统的时钟有毛刺，从而引起系统误动作的问题，增加了系统的可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种无毛刺时钟振荡器电路，其特征在于，至少包括：
第一至第三触发器；第一、第二与门；OSC电路、反相器及锁存器；
所述第一至第三触发器的SET端相互连接；所述第一触发器的Q输出端连接所述第二触发器的数据输入端D，所述第二触发器的Q输出端连接所述第三触发器的数据输入端D；所述第一与门的其中一个输入端连接所述第三触发器的Q输出端，其另一输入端连接所述第一触发器的所述数据输入端D；所述第一与门的输出端连接所述OSC电路的输入端；
所述第一至第三触发器的时钟输入端、所述锁存器的时钟输入端、所述第二与门的其中一个输入端以及所述OSC电路的输出端相互连接；
所述第二触发器的Q输出端与所述第三触发器的数据输入端D共同连接至所述反相器的输入端；所述反相器的输出端连接所述锁存器的数据输入端D；所述锁存器的Q输出端与所述第二与门的另一输入端连接；
所述第一至第三触发器的SET端连接共同上电复位信号POR；所述第一触发器的数据输入端D和所述第一与门的另一输入端共同连接一开关信号PD；所述开关信号PD用于控制OSC电路工作与否，当所述上电复位信号POR为低电平时，并且当所述开关信号PD为高电平时，所述OSC电路关闭工作；当所述开关信号PD为低电平时，所述OSC电路开启工作；当所述开关信号PD为低电平时，所述OSC电路输出无毛刺的时钟信号；当所述开关信号PD为高电平时，所述OSC电路关闭。
2.根据权利要求1所述的无毛刺时钟振荡器电路，其特征在于：所述第一至第三触发器还分别具有Q非输出端以及分别具有复位清零端CLR。
3.根据权利要求2所述的无毛刺时钟振荡器电路，其特征在于：所述第一至第三触发器的时钟输入端、所述锁存器的时钟输入端、所述第二与门的其中一个输入端以及所述OSC电路的输出端连接同一时钟输入信号。
4.根据权利要求3所述的无毛刺时钟振荡器电路，其特征在于：所述第二与门输出端输出时钟信号CLOCK_OUT。
5.根据权利要求2所述的无毛刺时钟振荡器电路，其特征在于：所述上电复位信号POR用于通过输入至所述第一至第三触发器的SET端，来初始化所述第一至第三触发器为状态1。
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