CN117200765B - 一种消除毛刺的时钟选择电路 - Google Patents
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Abstract
本发明公开了一种消除毛刺的时钟选择电路，涉及时钟选择电路技术领域，锁存器模块的数据D接SEL，且锁存器模块的输出Q产生用于控制选择器的选择信号，RST_SYNC_N和RESET与非后接锁存器模块的时钟。选择信号SEL经过锁存器latch后控制消除毛刺的选择器，latch的数据D接选择信号SEL，RST_SYNC_N和RESET的与非后接latch的时钟，输出D产生用于控制消除毛刺的选择器的选择信号，保证选择信号在复位的时候被锁存住，不会在复位的时候进行时钟切换，规避输出时钟产生毛刺，消除毛刺的选择器的选择信号SEL会被两路时钟采样一次后进行选择，保证时钟在选择时，不会突然跳变，产生毛刺。
Description
技术领域
本发明涉及时钟选择电路技术领域，更具体地说，它涉及一种消除毛刺的时钟选择电路。
背景技术
在高速时钟电路设计中，需要对时钟进行切换。普通的选择器电路，会导致时钟切换时产生毛刺。由于毛刺的存在，使得时钟信号无法满足触发器的脉冲宽度的要求。
某些情况下，计数器会多计数了一次，甚至导致整个芯片功能错误。
发明内容
针对现有技术存在的不足，本发明的目的在于提供一种消除毛刺的时钟选择电路；
为实现上述目的，本发明提供了如下技术方案：一种消除毛刺的时钟选择电路，包括RESET（复位信号）、CLKO、SEL（选择信号）、反相器、D触发器模块1、D触发器模块2、赋初始值D触发器模块1、赋初始值D触发器模块2、恒定1模块、选择器、锁存器模块；
D触发器模块1的时钟与D触发器模块2的时钟相同，且D触发器模块1的时钟与D触发器模块2的时钟信号均接CLKO；
RESET经过反相器后控制D触发器模块1和D触发器模块2的RB（反向复位信号）；
D触发器模块1的数据信号D接恒定1模块，且D触发器模块1输出的Q接D触发器模块2的数据信号D；
D触发器模块1和D触发器模块2的RB接RESET的非，且D触发器模块1和D触发器模块2输出的反向信号QB控制赋初始值D触发器模块1和赋初始值D触发器模块2的RB；
赋初始值D触发器模块1的数据信号D接恒定1模块，且赋初始值D触发器模块1的输出Q接赋初始值D触发器模块2的D，赋初始值D触发器模块2的时钟接CLKOUT，且赋初始值D触发器模块2的QB输出信号的非为真正使用的反向复位信号RST_SYNC_N；
赋初始值D触发器模块1的时钟接最终选择后的时钟CLKOUT；
锁存器模块的数据D接SEL，且锁存器模块的输出Q产生用于控制选择器的选择信号，RST_SYNC_N和RESET与非后接锁存器模块的时钟，保证选择信号在复位的时候被锁存住，不会在复位的时候进行始终切换，规避输出时钟产生毛刺；
选择器的RB接RST_SYNC_N，且选择器的CLKO（时钟0）接一路时钟CLKO，并且选择器的CLK1（时钟1）接一路时钟CLK1，并且选择器的输出接CLKOUT。
进一步的，赋初始值D触发器模块1和赋初始值D触发器模块2均采用赋初始值的D触发器，保证没有时钟的时候，Q输出为1，QB输出为0，使得没时钟时，RST_SYNC_N为0，从而把选择器复位，不会出现错误工作。
进一步的，选择器采用消除毛刺的选择器。
与现有技术相比，本发明具备以下有益效果：
本发明通过四级触发器，可以实现外部RESET（复位信号）由1变为0时和输入时钟同步，保证复位信号变成0，芯片正常工作时，不会产生毛刺。同时外部RESET（复位信号）由0变为1时，也会被输出时钟采样，从而保证电路复位时，会延后一个输出时钟周期，保证输出时钟不会存在毛刺。同时解决了没有时钟时，电路处于复位状态，也不会产生毛刺；
消除毛刺的选择器的选择信号SEL会被两路时钟采样一次后进行选择，保证时钟在选择时，不会突然跳变，产生毛刺。
附图说明
图1为一种消除毛刺的时钟选择电路中同步的复位信号产生电路图；
图2为本发明中同步的选择电路图；
图3为本发明中TIE0和TIE1电路图；
图4为本发明中D触发器电路的电路图；
图5为本发明中赋初始值D触发器电路的电路图；
图6为本发明中锁存器电路的电路图；
图7为本发明中消除毛刺的选择器电路的电路图。
具体实施方式
参照图1所示，一种消除毛刺的时钟选择电路，包括RESET（复位信号）、CLKO、SEL（选择信号）、反相器、D触发器模块1、D触发器模块2、赋初始值D触发器模块1、赋初始值D触发器模块2、恒定1模块、恒定0模块、选择器、锁存器模块；
恒定0模块的输出接赋初始值D触发器模块1和接赋初始值D触发器模块2的TIE_L，恒定1模块的输出接D触发器模块1的D和赋初始值D触发器模块2的D，同时恒定1模块的输出接赋初始值D触发器模块1和接赋初始值D触发器模块2的TIE_H；CLK0接D触发器模块1和D触发器模块2的CLK，RESET接反相器的输入，反相器的输出接D触发器模块1和D触发器模块2的RB，CLKOUT接赋初始值D触发器模块1和接赋初始值D触发器模块2的CLK，D触发器模块1的Q接D触发器模块2的D，D触发器模块2的QB接赋初始值D触发器模块1的RB和赋初始值D触发器模块2的RB，赋初始值D触发器模块1的Q接赋初始值D触发器模块2的D，赋初始值D触发器模块2的QB接RST_SYNC_N，为消除毛刺的选择器使用的复位信号的非。
参照图2所示，RST_SYNC_N接消除毛刺的选择器的RB，SEL接锁存器模块的D，RESET和RST_SYNC_N接与非门的输入，与非门的输出接锁存器模块的CLK，CLK0接消除毛刺的选择器的CLK0，CLK1接消除毛刺的选择器的CLK1；
CLKOUT接消除毛刺的选择器的CLKOUT，且其为最终的输出。
参照图3所示，TIE0电路中，PMOS管PM1的源端接VDD，PM1的栅和漏接在一起，并接NMOS管NM1的栅，NM1的源端接地，NM1的漏端接TIE0；
TIE1电路中，NMOS管NM2的源接地，NM2的栅和漏接在一起，并接PMOS管PM2的栅，PM2的源接电源，PM2的漏接TIE1。
参照图4所示，D触发器模块1与D触发器模块2的电路：
CLK1接反相器1的输入，反相器1的输出接反相器2的输入，并接NMOS管NM1的栅，PMOS管PM2的栅，PMOS管PM3的栅，NMOS管NM4的栅；反相器2的输出接PMOS管PM1的栅，NMOS管NM2的栅，NMOS管NM3的栅，PMOS管PM4的栅；D接反相器3的输入，反相器3的输出接NM1的源和PM1的源，NM1和PM1的漏接在一起，并接反相器4的输入，PM2的源和NM2的源，反相器4的输出接NM3的源和PM3的源，以及与非门1的输入，与非门1的另一个输入接RB，与非门1的输出接NM2和PM2的漏，NM3和PM3的漏接在一起，并接与非门2的输入，以及NM4的源和PM4的源；与非门2的另一个输入接RB，与非门2的输出接反相器5的输入和反相器6的输入，反相器5的输出接NM4的漏和PM4的漏以及反相器7的输入，反相器6的输出接Q，反相器7的输出QB。
参照图5所示，赋初始值D触发器模块1与赋初始值D触发器模块2的电路：
CLK1接反相器1的输入，反相器1的输出接反相器2的输入，并接NMOS管NM1的栅，PMOS管PM2的栅，PMOS管PM3的栅，NMOS管NM4的栅；反相器2的输出接PMOS管PM1的栅，NMOS管NM2的栅，NMOS管NM3的栅，PMOS管PM4的栅；D接反相器3的输入，反相器3的输出接NM1的源和PM1的源，NM1和PM1的漏接在一起，并接反相器4的输入，PM2的源和NM2的源，NMOS管NM5的漏，NM5的栅接TIE_H，NM5的源接地；反相器4的输出接NM3的源和PM3的源，以及与非门1的输入，PMOS管PM5的漏，PM5的栅接TIE_L，PM5的源接电源；与非门1的另一个输入接RB，与非门1的输出接NM2和PM2的漏，NM3和PM3的漏接在一起，并接与非门2的输入，NM4的源和PM4的源以及PMOS管PM6的漏，PM6的栅接TIE_L，PM6的源接电源；与非门2的另一个输入接RB，与非门2的输出接反相器5的输入和反相器6的输入，NMOS管NM6的漏，NM6的栅接TIE_H，NM6的源接地；反相器5的输出接NM4的漏和PM4的漏以及反相器7的输入，反相器6的输出接Q，反相器7的输出接QB。NM5、PM5、NM6和PM6的尺寸都比较小，不影响触发器的正常工作。
参照图6所示，锁存器模块的电路：
CLK接反相器1的输入，反相器1的输出接反相器2的输入，并接PMOS管PM1的栅，NMOS管NM2的栅；反相器2的输出接NMOS管NM1的栅，PMOS管PM2的栅；D接NM1的源和PM1的源，NM1的漏和PM1的漏接在一起，并接反相器3的输入、NM2的源和PM2的源；反相器3的输出接反相器4的输入和反相器5的输入，反相器5的输出接NM2的漏、PM2的漏和反相器6的输入，反相器4的输出接Q，反相器6的输出接QB。
参照图7所示，消除毛刺的选择器的电路：
SEL接或非门1的输入，反相器1的输入，CLK0接D触发器模块1的CLK、反相器3的输入和与非门1的输入，CLK1接D触发器模块3的CLK、反相器2的输入和与非门2的输入，D触发器模块4的Q接或非门1的输入和与非门2的输入；或非门1的输出接D触发器模块1的D，D触发器模块1的Q接D触发器模块2的D，反相器3的输出接D触发器模块2的CLK，D触发器模块2的Q接与非门1的输入和或非门2的输入；D触发器模块1的RB、D触发器模块2的RB、D触发器模块3的RB以及D触发器模块4的RB均接RB；反相器1的输出接或非门2的输入，或非门2的输出接D触发器模块3的D，D触发器模块3的Q接D触发器模块4的D，反相器2的输出接D触发器模块4的CLK；与非门1的输出接与非门3的输入，与非门2的输出接与非门3的输入，与非门3的输出接CLKOUT。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本模板的保护范围。
Claims (4)
1.一种消除毛刺的时钟选择电路，其特征在于，包括RESET、CLKO、SEL、反相器、第一级触发器模块、第二级触发器模块、第三级触发器模块、第四级触发器模块、选择器、锁存器模块；
锁存器模块的数据D接SEL，且锁存器模块的输出Q产生用于控制选择器的选择信号，RST_SYNC_N和RESET与非后接锁存器模块的时钟；
选择器的RB接RST_SYNC_N，且选择器的CLKO（时钟0）接一路时钟CLKO，并且选择器的CLK1（时钟1）接一路时钟CLK1，并且选择器的输出接CLKOUT;
第一级触发器模块的时钟与第二级触发器模块的时钟信号均接CLKO；
第一级触发器模块的数据信号D接恒定1模块，且第一级触发器模块输出的Q接第二级触发器模块的数据信号D；
第一级触发器模块和第二级触发器模块的RB接RESET的非，且第一级触发器模块和第二级触发器模块输出的QB控制第三级触发器模块和第四级触发器的RB；
第三级触发器模块的数据信号D接恒定1模块，且第三级触发器模块的输出Q接第四级触发器模块的D，第四级触发器的时钟接CLKOUT；
第三级触发器模块的时钟接最终选择后的时钟CLKOUT；
第四级触发器的QB输出信号为真正使用的反向复位信号RST_SYNC_N。
2.根据权利要求1所述的一种消除毛刺的时钟选择电路，其特征在于，第一级触发器模块的时钟与第二级触发器模块的时钟相同。
3.根据权利要求1所述的一种消除毛刺的时钟选择电路，其特征在于，第三级触发器模块和第四级触发器均采用赋初始值的D触发器；
在没有时钟的时候，第三级触发器模块和第四级触发器的Q输出为1，且QB输出为0。
4.根据权利要求1所述的一种消除毛刺的时钟选择电路，其特征在于，选择器采用消除毛刺的选择器。
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