CN205450193U - 一种信号环路检测电路 - Google Patents

Abstract

本实用新型公开一种信号环路检测电路，通过计数器产生特定的计数信号序列并配合巧妙的逻辑运算电路，计数信号依次为：01、00、10、11，逻辑运算电路设计为：在集成电路上电或启动时，输出的控制信号check_ok＝1；信号环路为完整状态时，检测完成后输出的控制信号check_ok＝1；信号环路为切断状态时，检测完成后输出的控制信号check_ok＝0；仅在计数器的计数信号为11时，输出的检测完成信号check_ready＝1，此时输出的控制信号check_ok有效。本实用新型可以在集成电路进行初始化信息配置时，通过检测信号环路是否完整，进入不同的工作模式，进而选择加载不同的配置信息。

Description

一种信号环路检测电路

技术领域

本实用新型涉及电子电路技术领域，具体涉及例如在上电或启动时检测集成电路信号环路完整性的检测电路。

背景技术

众所周知，同一款芯片，由于生产工艺的细微不同，不同生产批次的芯片性能会有所差异，进而影响芯片的功能，导致芯片最终的良率很低。在测试阶段，可以通过调整芯片的初始化配置参数，改善芯片的性能，提高良率。但是在使用阶段，芯片的初始化配置信息不希望被更改，以免影响芯片的正常功能。这样，我们希望在生产测试阶段开放芯片初始化配置参数的修改权限，而在正常使用阶段禁止对其进行修改。

一般，会通过一个控制信号来管理芯片的访问权限。可以通过很多手段产生这样一个控制信号，但是，最可靠、最简单的办法是通过一根物理信号连线的状态来产生此控制信号。在生产测试阶段保持物理信号环路完整，在芯片测试完成后，切断此物理信号连线，使信号环路断开。这样，芯片内部就需要一个信号环路检测电路，根据信号环路完整性的状态，产生一个控制信号。

实用新型内容

本实用新型提供了一种信号环路检测电路，通过检测信号环路的断开或连接状态，产生相应控制信号，从而使集成电路完成不同的功能。本实用新型的目的由以下技术方案实现：

一种信号环路检测电路，用于在上电或启动时对集成电路信号环路完整性进行检测，其特征在于：包括时钟单元、计数器和逻辑运算电路；时钟单元为计数器提供时钟，计数器在集成电路复位完成后开始计数，依次产生：01、00、10、11的计数信号，计数器的高位计数信号check_cnt[1]作为输出检测信号check_out提供给信号环路的输入端；逻辑运算电路对计数器的低位计数信号check_cnt[0]、高位计数信号check_cnt[1]、所述检测信号check_out及信号环路输出端提供的输入检测信号check_in进行逻辑运算并输出控制信号check_ok和检测完成信号check_ready，逻辑运算电路设计为：在集成电路上电或启动时，输出的控制信号check_ok＝1；信号环路为完整状态时，检测完成后输出的控制信号check_ok＝1；信号环路为切断状态时，检测完成后输出的控制信号check_ok＝0；仅在计数器的计数信号为11时，输出的检测完成信号check_ready＝1，此时输出的控制信号check_ok有效。

作为具体的技术方案，所述逻辑运算电路包括异或门、异或非门、或门、第一与门、第二与门及D触发器；所述计数器的低位计数信号check_cnt[0]和高位计数信号check_cnt[1]分别接入异或门的两个输入，异或非门的两个输入端分别接所述高位计数信号check_cnt[1]和输入检测信号check_in，异或门的输出和异或非门的输出连接或门的两个输入端，或门的输出作为第一与门的一个输入；所述时钟单元的输出连接D触发器的CP端，D触发器的Q端连接第一与门的另一个输入，第一与门的输出连接D触发器的D端，D触发器的Q端作为控制信号check_ok的输出端；计数器的低位计数信号check_cnt[0]和高位计数信号check_cnt[1]分别接入第二与门，第二与门的输出端作为检测完成信号check_ready的输出端。

本实用新型提供的信号环路检测电路及方法，通过计数器产生特定的计数信号序列并配合巧妙的逻辑运算电路，当集成电路在进行初始化信息配置时，通过检测信号环路是否完整，进入不同的工作模式，进而选择加载不同的配置信息。

附图说明

图1为本实用新型实施例提供的信号环路检测电路与集成电路信号环路配合的示意图。

图2本实用新型实施例提供的信号环路检测电路的结构图。

具体实施方式

以下结合附图对本实用新型的实施例进行详细说明。

如图1及图2所示，本实施例提供的信号环路检测电路用于对在上电或启动时对集成电路信号环路完整性进行检测，包括时钟单元、计数器和逻辑运算电路。逻辑运算电路包括异或门、异或非门、或门、第一与门、第二与门及D触发器。

时钟单元为计数器提供时钟，计数器为两位计数器，计数器的低位计数信号check_cnt[0]和高位计数信号check_cnt[1]分别接入异或门的两个输入，高位计数信号check_cnt[1]还作为输出检测信号check_out接入信号环路的输入端；异或非门的两个输入端分别接高位计数信号check_cnt[1]和输入检测信号check_in，输入检测信号check_in由信号环路的输出端提供；异或门的输出和异或非门的输出连接或门的两个输入端，或门的输出作为第一与门的一个输入，时钟的输出连接D触发器的CP端，D触发器的Q端连接第一与门的另一个输入，第一与门的输出连接D触发器的D端，D触发器的Q端作为控制信号check_ok的输出端；计数器的低位计数信号check_cnt[0]和高位计数信号check_cnt[1]还分别接入第二与门，第二与门的输出端作为检测完成信号check_ready的输出端。

上述环路检测电路的工作原理及方法如下：

集成电路内部的环路检测电路输出检测信号check_out，通过集成电路外围的环路电路后，送回给检测电路作为输入检测信号check_in。如果集成电路外围的信号环路没有断开，那么集成电路内部的信号环路检测电路在检测完成后check_ok＝1；如果集成电路外围的信号环路被切断，那么集成电路内部的信号环路检测电路在检测完成后check_ok＝0。这样，在集成电路测试阶段保持外围环路完整，使控制信号check_ok＝1，开放集成电路初始化配置参数的修改权限；在集成电路测试完成后，切断外围环路，使控制信号check_ok＝0，保证集成电路在使用阶段初始化配置参数不被更改。

具体地，检测电路受四个信号的控制：check_cnt[0]、check_cnt[1]、check_out和check_in。在集成电路上电或启动时check_ok＝1，计数器check_cnt的复位值为‘01’，在复位后check_cnt依次产生：01、00、10、11。check_cnt计数到‘11’后停止计数，表明检测过程完成，此时检测完成信号check_ready＝1，即check_ready＝check_cn[0]&check_cn[1]。输出检测信号check_out＝check_cnt[1]，即输出check_cnt的最高位。根据电路可知，如果check_cnt＝01或check_cnt＝10时，信号check_cn[0]和check_cn[1]在通过‘异或门’和‘或门’后，送给D触发器的值为1，使check_ok＝1。这样，在check_cnt＝01或check_cnt＝10时，检测电路不受环路信号check_out和check_in的影响，也就是不对信号环路进行检测。

如果信号环路电路没有断开的话，当check_cnt＝00或check_cnt＝11时，check_in＝check_out。信号check_out和check_in在通过‘异或非门’和‘或门’后，送给D触发器的值为1，使check_ok＝1。

如果信号环路电路断开的话，当check_cnt＝00或check_cnt＝11时，检测电路会对外围环路完整性做两次检测。因为check_out＝check_cnt[1]，两次检测check_out信号会依次送出值0和1。因此，不论check_in信号的初始值为0或1，总有一次电路检测时check_out/＝check_in，这样，信号check_out和check_in在通过‘异或非门’和‘或门’后，送给D触发器的值为0，使check_ok＝0。因为check_ok信号又反馈给D触发器，使check_ok信号始终保持为0。

如上所述，信号环路检测电路在上电或启动时，通过检测集成电路外围信号环路的连接或断开状态，送出控制信号check_ok。在信号环路电路没有断开时，控制信号check_ok＝1；在信号环路电路断开时，控制信号check_ok＝0。检测完成信号check_ready用来指示检测过程有没有完成，只有在检测结束后，控制信号才起作用。

上述实施例仅为充分公开而非限制本实用新型，凡是依据本实用新型创新主旨且未经创造性劳动即可获得的等效技术特征替换及增减，均应属于本实用新型涵盖范围。

Claims (2)

1.一种信号环路检测电路，用于在上电或启动时对集成电路信号环路完整性进行检测，其特征在于：包括时钟单元、计数器和逻辑运算电路；时钟单元为计数器提供时钟，计数器在集成电路复位完成后开始计数，依次产生：01、00、10、11的计数信号，计数器的高位计数信号check_cnt[1]作为输出检测信号check_out提供给信号环路的输入端；逻辑运算电路对计数器的低位计数信号check_cnt[0]、高位计数信号check_cnt[1]、所述检测信号check_out及信号环路输出端提供的输入检测信号check_in进行逻辑运算并输出控制信号check_ok和检测完成信号check_ready，逻辑运算电路设计为：在集成电路上电或启动时，输出的控制信号check_ok＝1；信号环路为完整状态时，检测完成后输出的控制信号check_ok＝1；信号环路为切断状态时，检测完成后输出的控制信号check_ok＝0；仅在计数器的计数信号为11时，输出的检测完成信号check_ready＝1，此时输出的控制信号check_ok有效。

2.根据权利要求1所述的信号环路检测电路，其特征在于：所述逻辑运算电路包括异或门、异或非门、或门、第一与门、第二与门及D触发器；所述计数器的低位计数信号check_cnt[0]和高位计数信号check_cnt[1]分别接入异或门的两个输入，异或非门的两个输入端分别接所述高位计数信号check_cnt[1]和输入检测信号check_in，异或门的输出和异或非门的输出连接或门的两个输入端，或门的输出作为第一与门的一个输入；所述时钟单元的输出连接D触发器的CP端，D触发器的Q端连接第一与门的另一个输入，第一与门的输出连接D触发器的D端，D触发器的Q端作为控制信号check_ok的输出端；计数器的低位计数信号check_cnt[0]和高位计数信号check_cnt[1]分别接入第二与门，第二与门的输出端作为检测完成信号check_ready的输出端。