JP2008306317A - ビットクロック生成回路、ビットクロック位相補正方法および非接触ｉｃカード - Google Patents

Abstract

【課題】入力変形ミラー符号化信号に同期したビットクロックを簡単な回路構成で生成する。
【解決手段】マスターカウンタ＆エッジウインドウ発生部１１３に、ローカルクロックＣＬＫ（１３．５６ＭＨｚ）をカウントクロックとして供給する。入力変形ミラー符号化信号ＭＣＳのビット周波数は、１０６ｋＨｚである。発生部１１３は、カウント値が０，６４を含む前後所定の範囲のエッジ検出ウインドウＥＤＷ０，ＥＤＷ１を発生する。リセットカウンタ１１４，１１５は、ウインドウＥＤＷ０，ＥＤＷ１内のエッジ検出出力ＤＥＤでクリアされ、信号ＭＣＳのビット周期の開始位置に対応したリセットパルスＲＥＰ０，ＲＥＰ１を出力し、マスターカウンタをクリアする。カウント値に基づいて得られるビットクロックＢＣＫ等は、信号ＭＣＳに同期したものとなる。アナログＰＬＬ回路を用いてビットクロックを得るものに比べて、簡単な回路構成となる。
【選択図】図２

Description

この発明は、ビットクロック生成回路、ビットクロック位相補正方法および非接触ＩＣカードに関する。詳しくは、この発明は、入力変形ミラー符号化信号のビットクロックの２Ｎ倍の周波数を持つローカルクロックがカウントクロックとして供給され、ビットクロックに関連したカウント値が得られる２Ｎ進のマスターカウンタを用い、そのカウント値および入力変形ミラー符号化信号の立ち下がりエッジに基づいて、当該マスターカウンタをクリアすることにより、入力変形ミラー符号化信号に同期したビットクロックを簡単な回路構成で生成できるようにしたビットクロック生成回路等に係るものである。

ＩＣカードとして非接触ＩＣカードが知られている。この非接触ＩＣカードにあっては、カード内部にアンテナの役目を果たすコイルが内蔵されており、端末のリーダ／ライタから発生している磁界にかざすことで、データを送受信できる。この非接触ＩＣカードは、例えば、乗車カード、電子マネー等の用途に利用されている。

図４は、非接触ＩＣカードの構成例を示している。図４に示す非接触ＩＣカード２００は、アンテナ２０１と、アナログフロントエンド２０２と、アナログＰＬＬ(Phase Locked Loop)回路２０３と、デジタル処理部２０４とで構成されている。

アナログフロントエンド２０２は、アンテナ２０１を通じて受信した変調信号を検波して符号化信号を得、この符号化信号をデジタル処理部２０４に供給する。また、このアナログフロントエンド２０２は、デジタル処理部２０４で得られる符号化信号を変調してアンテナ２０１から送信する。

アナログＰＬＬ回路２０３は、上述したようにアンテナ２０１を通じて受信した変調信号に含まれるキャリア（搬送波信号）を参照して符号化信号に同期したビットクロックを生成し、デジタル処理部２０４に供給する。デジタル処理部２０４は、アナログＰＬＬ回路２０３で生成されるビットクロックを用いて、上述したようにアナログフロントエンド２０２で得られた符号化信号の復号化等の処理を行う。

デジタル処理部２０４は、復調部２０５、パケット解析＆メモリＩ／Ｆ２０６、メモリ２０７および変調部２０８を有している。復調部２０５は、アナログフロントエンド２０２で得られる符号化信号に対して復号化の処理を施して受信パケット（デジタルデータ）を得る。

パケット解析＆メモリＩ／Ｆ２０６は、復調部２０５で得られる受信パケットのパケット解析を行って種々の受信情報（制御情報、メモリ２０７への書き込み情報など）を得る。パケット解析＆メモリＩ／Ｆ２０６は、制御情報に基づいて、メモリ２０７への情報の書き込み、メモリ２０７からの情報の読み出し等の処理を行う。また、パケット解析＆メモリＩ／Ｆ２０６は、制御情報に基づいて、送信パケット（デジタルデータ）を生成して変調部２０８に供給する。変調部２０８は、パケット解析＆メモリＩ／Ｆ２０６から供給される送信パケットを符号化し、符号化信号をアナログフロントエンド２０２に供給する。

図４に示す非接触ＩＣカード２００の動作を簡単に説明する。

受信動作を説明する。アンテナ２０１で受信された、図示しないリーダライタからの変調信号はアナログフロントエンド２０２に供給されて検波される。このアナログフロントエンド２０２で検波されて得られる符号化信号はデジタル処理部２０４の復調部２０５に供給される。

また、アナログフロントエンド２０２では、変調信号からキャリアが抽出される。このキャリアはアナログＰＬＬ回路２０３に供給される。このアナログＰＬＬ回路２０３では、キャリアを参照信号として、上述の符号化信号に同期したビットクロックが生成される。このビットクロックはデジタル処理部２０４に供給され、符号化信号を処理する際に用いられる。

デジタル処理部２０４の復調部２０５では、アナログフロントエンド２０２で得られる符号化信号に対して復号化の処理が施され、受信パケット（デジタルデータ）が得られる。この受信パケットはパケット解析＆メモリＩ／Ｆ２０６に供給される。パケット解析＆メモリＩ／Ｆ２０６では、受信パケットのパケット解析が行われ、種々の受信情報（制御情報、メモリ２０７への書き込み情報など）が得られる。そして、パケット解析＆メモリＩ／Ｆ２０６では、制御情報に基づいた処理、例えば、メモリ２０７への情報の書き込み、メモリ２０７からの情報の読み出し等が行われる。

送信動作を説明する。パケット解析＆メモリＩ／Ｆ２０６では、制御情報に基づいて、種々の送信情報が含まれた送信パケット（デジタルデータ）が生成される。この送信パケットは変調部２０８に供給される。この変調部２０８では、送信パケットに対して符号化の処理が行われる。この変調部２０８で得られる符号化信号は、アナログフロントエンド２０２に供給される。アナログフロントエンド２０２では変調部２０８から供給される符号化信号が変調され、変調信号はアンテナ２０１から図示しないリーダライタに送信される。

図４に示す非接触ＩＣカード２００においては、受信時にアナログフロントエンド２０２で得られる符号化信号に同期したビットクロックを得るために、アナログＰＬＬ回路２０３を備えており、回路規模が大きくなると共に、消費電力が大きくなる等の問題点があった。

例えば、特許文献１には、アナログＰＬＬ回路を用いずに、入力符号化信号に同期したビットクロック信号を生成することが記載されている。
特開２０００−１５１５６９号公報

ところで、非接触ＩＣカードに関連して、「ISO/IEC 14443 TypeA」の規格がある。この規格では、リーダライタから非接触ＩＣカードには、変形ミラー符号化信号が１００％ＡＳＫ変調されて送られてくる。因みに、非接触ＩＣカードからリーダライタには、ＯＯＫ(On/Off Keying)・マンチェスタ符号化信号が負荷変調されて送信される。

ここで、１００％ＡＳＫ変調信号の詳細について、図５を参照して、説明する。図５(ｂ)は１００％ＡＳＫ変調信号の一例を示し、図５（ａ）は対応するデータを示し、図５（ｃ）は対応する変形ミラー符号化信号を示している。１００％ＡＳＫ変調信号では、キャリアの瞬断部分はポーズと呼ばれ、このポーズの位置によってデータの符号化が行われる。１００％ＡＳＫ変調信号では、次の、３種類のシーケンスが規定される。なお、ｆｃはキャリア周波数である。

シーケンスＸ：半ビット持続時間（64/fc）の遅延時間の後、“ポーズ”させる。
シーケンスＹ：全ビット持続時間（128/fc）、無変調状態にする。
シーケンスＺ：ビット持続時間の最初に“ポーズ”させる。

そして、上述のシーケンスを用いて、符号化が次のように規定されている。
論理“１”（“bit１”）：シーケンスＸ
論理“０”（“bit０”）：シーケンスＹ ただし、次の例外が存在する。

ａ）二つ以上“０”が連続する場合、２番目以降は、シーケンスＺが用いられる。
ｂ）通信開始ビット（スタートビット）の次が“０”の場合にはシーケンスＺを用い、その後に連続する“０”にもシーケンスＺを用いる。

通信開始ビット：シーケンスＺ
通信終了ビット：シーケンスＹの次の論理“０”
無信号状態：少なくとも二つ以上のシーケンスＹ

上述したように、リーダライタから非接触ＩＣカードに送られてくる１００％ＡＳＫ変調信号にはキャリアが瞬断されたポーズが存在する。そのため、図４に示すように、アナログＰＬＬ回路２０３で変調信号に含まれるキャリア（搬送波信号）を参照して符号化信号に同期したビットクロックを生成するものにあっては、位相同期制御が難しくなる。

上述の特許文献１には、入力符号化信号が上述の変形ミラー符号化信号である場合については、何ら言及されていない。

この発明の目的は、入力変形ミラー符号化信号に同期したビットクロックを簡単な回路構成で生成することにある。

この発明の概念は、
入力変形ミラー符号化信号に基づいて、該入力変形ミラー符号化信号に同期したビットクロックを生成するビットクロック生成回路であって、
上記ビットクロックの２Ｎ倍（Ｎは正の整数）の周波数を持つローカルクロックがカウントクロックとして供給され、上記ビットクロックに関連したカウント値を出力する２Ｎ進のマスターカウンタと、
上記入力変形ミラー符号化信号の立ち下がりエッジを検出するエッジ検出部と、
上記マスターカウンタのカウント値が０およびＮの近傍における上記エッジ検出部の検出出力に基づいて、上記マスターカウンタをクリアするクリア制御部と
を備えることを特徴とするビットクロック生成回路にある。

この発明においては、入力変形ミラー符号化信号に基づいて、この入力変形ミラー符号化信号に同期したビットクロックが生成される。この入力変形ミラー符号化信号は、例えば、非接触ＩＣカードで受信された１００％ＡＳＫ変調を検波することで得られたものである。この変形ミラー符号化信号の立ち下がりエッジは、従来周知のように、ビット周期の前半開始位置あるいは後半開始値に存在する。

そのため、この発明においては、ビットクロックの２Ｎ倍（Ｎは正の整数）の周波数を持つローカルクロックがカウントクロックとして供給され、ビットクロックに関連したカウント値を出力する２Ｎ進のマスターカウンタが用いられる。このマスターカウンタは、そのカウント値が０およびＮの近傍で検出された入力変形ミラー符号化信号の立ち下がりエッジに基づいてクリアされる。

例えば、マスターカウンタは、そのカウント値が０を含む前後所定の範囲に存在する入力変形ミラー符号化信号の立ち下がりエッジからローカルクロックの２Ｎ個目のタイミングでクリアされると共に、そのカウント値がＮを含む前後所定の範囲に存在する入力変形ミラー符号化信号の立ち下がりエッジからローカルクロックのＮ個目のタイミングでクリアされる。これにより、マスタークロックのカウント値は入力変形ミラー符号化信号に同期するように補正され、従って、マスタークロックのカウント値に基づいて、入力変形ミラー符号化信号に同期したビットクロックを得ることが可能となる。

この発明によれば、入力変形ミラー符号化信号のビットクロックの２Ｎ倍の周波数を持つローカルクロックがカウントクロックとして供給され、ビットクロックを得るためのカウント値が得られる２Ｎ進のマスターカウンタを用い、そのカウント値および入力変形ミラー符号化信号の立ち下がりエッジに基づいて、当該マスターカウンタをクリアするものであり、入力変形ミラー符号化信号に同期したビットクロックを簡単な回路構成で生成できる。

以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としての非接触ＩＣカード１００の構成例を示している。この非接触ＩＣカード１００は、「ISO/IEC 14443 TypeA」の規格に対応したものであって、この非接触ＩＣカード１００には、図示しないリーダライタから、変形ミラー符号化信号が１００％ＡＳＫ変調されて得られたＡＳＫ変調信号が送られてくる。

この非接触ＩＣカード１００は、アンテナ１０１と、アナログフロントエンド１０２と、水晶発振器１０３と、デジタル処理部１０４とで構成されている。アナログフロントエンド１０２は、アンテナ１０１を通じて受信したＡＳＫ変調信号を検波して変形ミラー符号化信号ＭＣＳを得、この変形ミラー符号化信号ＭＣＳをデジタル処理部１０４に供給する。また、このアナログフロントエンド１０２は、デジタル処理部１０４で得られるＯＯＫ(On/Off Keying)・マンチェスタ符号化信号を負荷変調して、図示しないリーダライタに送る。

水晶発振器１０３は、ローカルクロックＬＣＫを発生し、このローカルクロックＬＣＫをデジタル処理部１０４に供給する。ローカルクロックＬＣＫは、上述したようにアナログフロントエンド１０２で得られる変形ミラー符号化信号ＭＣＳのビットクロックの１２８倍の周波数を持つ。ここで、変形ミラー符号化信号ＭＣＳのビットクロックの周波数は１０６ｋＨｚであり、ローカルクロックＬＣＫの周波数は１３．５６ＭＨｚである。

デジタル処理部１０４は、ビットクロック生成回路１０５、復調部１０６、パケット解析＆メモリＩ／Ｆ１０７、メモリ１０８および変調部１０９を有している。ビットクロック生成回路１０５は、上述したアナログフロントエンド１０２で得られる変形ミラー符号化信号ＭＣＳに同期したビットクロック等のタイミング信号を生成し、デジタル処理部１０４の復調部１０６およびその他の必要箇所に供給する。復調部１０６は、アナログフロントエンド１０２で得られる変形ミラー符号化信号ＭＣＳに対して復号化の処理を施して受信パケット（デジタルデータ）を得る。

パケット解析＆メモリＩ／Ｆ１０７は、復調部１０６で得られる受信パケットのパケット解析を行って種々の受信情報（制御情報、メモリ１０８への書き込み情報など）を得る。パケット解析＆メモリＩ／Ｆ１０７は、制御情報に基づいて、メモリ１０８への情報の書き込み、メモリ１０８からの情報の読み出し等の処理を行う。また、パケット解析＆メモリＩ／Ｆ１０７は、制御情報に基づいて、送信パケット（デジタルデータ）を生成して変調部１０９に供給する。変調部１０９は、パケット解析＆メモリＩ／Ｆ１０７から供給される送信パケットをＯＯＫ・マンチェスタ符号化し、符号化信号をアナログフロントエンド１０２に供給する。

図１に示す非接触ＩＣカード１００の動作を簡単に説明する。

受信動作を説明する。アンテナ１０１で受信された、図示しないリーダライタからのＡＳＫ変調信号はアナログフロントエンド１０２に供給されて検波される。このアナログフロントエンド１０２で得られる変調ミラー符号化信号ＭＣＳはデジタル処理部１０４の復調部１０６に供給される。

また、アナログフロントエンド１０２で得られる変調ミラー符号化信号ＭＣＳはビットクロック生成回路１０５に供給される。このビットクロック生成回路１０５では、変調ミラー符号化信号ＭＣＳに基づいて、当該変調ミラー符号化信号ＭＣＳに同期したビットクロック等のタイミング信号が生成され、復調部１０６およびその他の必要箇所に供給される。

デジタル処理部１０４の復調部１０６では、アナログフロントエンド１０２で得られる変形ミラー符号化信号ＭＣＳに対して復号化の処理が施され、受信パケット（デジタルデータ）が得られる。この受信パケットはパケット解析＆メモリＩ／Ｆ１０７に供給される。パケット解析＆メモリＩ／Ｆ１０７では、受信パケットのパケット解析が行われ、種々の受信情報（制御情報、メモリ１０８への書き込み情報など）が得られる。そして、パケット解析＆メモリＩ／Ｆ１０７では、制御情報に基づいた処理、例えば、メモリ１０８への情報の書き込み、メモリ１０８からの情報の読み出し等が行われる。

送信動作を説明する。パケット解析＆メモリＩ／Ｆ１０７では、制御情報に基づいて、種々の送信情報が含まれた送信パケット（デジタルデータ）が生成される。この送信パケットは変調部１０９に供給される。この変調部１０９では、送信パケットに対して符号化の処理が行われる。この変調部１０９で得られる符号化信号は、アナログフロントエンド１０２に供給される。アナログフロントエンド１０２では変調部１０９から供給される符号化信号が変調され、変調信号はアンテナ１０１から図示しないリーダライタに送信される。

次に、デジタル処理部１０４のビットクロック生成回路１０５の構成の詳細を説明する。図２は、ビットクロック生成回路１０５の構成例を示している。このビットクロック生成回路１０５は、スタートビット検出部１１１と、エッジ検出部１１２と、マスターカウンタ＆エッジウインドウ発生部１１３と、リセットカウンタ１１４，１１５とを有している。

スタートビット検出部１１１には、アナログフロントエンド１０２（図１参照）で得られる変形ミラー符号化信号ＭＣＳが供給される。このスタートビット検出部１１１は、この変形ミラー符号化信号ＭＣＳからスタートビット（Start bit）を検出し、スタートビットフラグＳＢＦを発生する。このスタートビットフラグＳＢＦは、アンド回路１２１に供給されると共に、インバータ１２２を介してアンド回路１２３に供給される。

エッジ検出部１１２にも、アナログフロントエンド１０２で得られる変形ミラー符号化信号ＭＣＳが供給される。このエッジ検出部１１１は、この変形ミラー符号化信号ＭＣＳから立ち下がりエッジを検出する。上述の図５（ｃ）に示すように、変形ミラー符号化信号ＭＣＳの立ち下がりエッジは、ビット周期の前半開始位置あるいは後半開始値に存在する。このエッジ検出部１１２で得られるエッジ検出出力ＤＥＤは、アンド回路１２１に供給されると共に、アンド回路１２３に供給される。

マスターカウンタ＆エッジウインドウ発生部１１３のクロック端子には、水晶発振器１０３（図１参照）で発生されるローカルクロックＬＣＫ（１３．５６ＭＨｚ）が供給される。このマスターカウンタ＆エッジウインドウ発生部１１３は、アナログフロントエンド１０２（図１参照）で得られる変形ミラー符号化信号ＭＣＳのビット周期に対応したカウント値を得、当該カウント値に基づいてビットクロックＢＣＫおよび変形ミラー符号化信号ＭＣＳのサンプリングタイミングパルスＳＴＰを出力する。

このサンプリングタイミングパルスＳＴＰは、サンプリング＆ラッチ回路１６１に供給される。このサンプリング＆ラッチ回路１６１は、復調部１０６（図１参照）を構成しており、アナログフロントエンド１０２（図１参照）で得られる変形ミラー符号化信号ＭＣＳを、ンプリングタイミングパルスＳＴＰでサンプリングしてラッチし、ラッチ出力ＭＣＳ′を出力する。復調部１０６では、このラッチ出力ＭＣＳ′に基づいて、変形ミラー符号化信号ＭＣＳの復号化を行って、受信パケット（デジタルデータ）を得るようになされている。

また、このマスターカウンタ＆エッジウインドウ発生部１１３は、上述のカウント値に基づいて、カウント値が０を含む前後所定の範囲のエッジ検出ウインドウ（“bit０”エッジ検出ウインドウ）ＥＤＷ０を発生すると共に、カウント値が６４を含む前後所定の範囲のエッジ検出ウインドウ（“bit１”エッジ検出ウインドウ）ＥＤＷ１を発生する。この意味で、マスターカウンタ＆エッジウインドウ発生部１１３は、第１のウインドウ発生部、第２のウインドウ発生部を構成している。

上述したように、変形ミラー符号化信号ＭＣＳの場合、“bit１”の場合は、必ずビット周期の後半開始位置に立ち下がりエッジがあると共に、“bit０”の場合は、前のビットによって、ビット周期の前半開始位置に立ち下がりエッジがあったり、あるいは立ち下がりエッジがなかったりする。上述のエッジ検出ウインドウＥＤＷ０は、変形ミラー符号化信号ＭＣＳの“bit０”に関連した立ち下がりエッジが現れる付近に発生される。また、上述のエッジ検出ウインドウＥＤＷ１は、変形ミラー符号化信号ＭＣＳの“bit１”に関連した立ち下がりエッジが現れる付近に発生される。

リセットカウンタ１１４のクロック端子には、水晶発振器１０３（図１参照）で発生されるローカルクロックＬＣＫ（１３．５６ＭＨｚ）が供給される。このリセットカウンタ１１４は、第１のリセットカウンタを構成する。このリセットカウンタ１１４は、マスターカウンタ＆エッジウインドウ発生部１１３で発生されるエッジ検出ウインドウＥＤＷ０内に存在する、上述の変形ミラー符号化信号ＭＣＳの立ち下がりエッジによりクリアされ、カウント値が「１２８」となるとき、リセットパルスＲＥＰ０を出力する。

この場合、マスターカウンタ＆エッジウインドウ発生部１１３で発生されるエッジ検出ウインドウＥＤＷ０はアンド回路１２４に供給される。また、このアンド回路１２４には、アンド回路１２１の出力が供給される。そして、このアンド回路１２４の出力が、リセットカウンタ１１４のクリア端子に供給される。

また、リセットカウンタ１１５のクロック端子には、水晶発振器１０３（図１参照）で発生されるローカルクロックＬＣＫ（１３．５６ＭＨｚ）が供給される。このリセットカウンタ１１５は、第２のリセットカウンタを構成する。このリセットカウンタ１１５は、マスターカウンタ＆エッジウインドウ発生部１１３で発生されるエッジ検出ウインドウＥＤＷ１内に存在する、上述の変形ミラー符号化信号ＭＣＳの立ち下がりエッジによりクリアされ、カウント値が「６４」となるとき、リセットパルスＲＥＰ１を出力する。

この場合、マスターカウンタ＆エッジウインドウ発生部１１３で発生されるエッジ検出ウインドウＥＤＷ１はアンド回路１２５に供給される。また、このアンド回路１２５には、アンド回路１２１の出力が供給される。そして、このアンド回路１２５の出力が、リセットカウンタ１１５のクリア端子に供給される。

ビットエッジ検出フラグ発生部１１６は、エッジ検出ウインドウＥＤＷ０内に立ち下がりエッジあった場合、その立ち下がりエッジの検出時点から、当該立ち下がりエッジによるリセットパルスＲＥＰ０が発生されるまでの期間、およびエッジ検出ウインドウＥＤＷ１内に立ち下がりエッジあった場合、その立ち下がりエッジの検出時点から、当該立ち下がりエッジによるリセットパルスＲＥＰ１が発生されるまでの期間、オン状態となるビットエッジ検出フラグＢＥＤＦを発生する。

この場合、ビットエッジ検出フラグ発生部１１６には、アンド回路１２４の出力、アンド回路１２５の出力、リセットカウンタ１１４から出力されるリセットパルスＲＥＰ０、およびリセットカウンタ１１５から出力されるリセットパルスＲＥＰ１が、フラグ状態のタイミング制御信号として供給される。

このビットエッジ検出フラグＢＥＤＦは、リセットカウンタ１１４，１１５からリセットパルスＲＥＰ０，ＲＥＰ１が出力される第１の状態では、マスターカウンタ＆エッジウインドウ発生部１１３を当該リセットパルスＲＥＰ０，ＲＥＰ１でクリアし、リセットカウンタ１１４，１１５からリセットパルスＲＥＰ０，ＲＥＰ１が出力されない第２の状態では、マスターカウンタ＆エッジウインドウ発生部１１３をキャリー出力ｃｏでクリアするために、用いられる。

すなわち、ビットエッジ検出フラグ発生部１１６で発生されるビットエッジ検出フラグＢＥＤＦは、インバータ１２６を介してアンド回路１２７に供給される。このアンド回路１２７には、マスターカウンタ＆エッジウインドウ発生部１１３のキャリー出力ｃｏがオア回路１２８を介して供給される。そして、アンド回路１２７の出力はオア回路１２９に供給される。このオア回路１２９には、リセットカウンタ１１４，１１５から出力されるリセットパルスＲＥＰ０，ＲＥＰ１も供給される。そして、このオア回路１２９の出力は、マスターカウンタ＆エッジウインドウ発生部１１３のクリア端子に供給される。

ここで、ビットエッジ検出フラグ発生部１１６は、クリア制御部を構成している。また、アンド回路１２７、オア回路１２８，１２９は、クリア信号供給部を構成している。

なお、マスターカウンタ＆エッジウインドウ発生部１１３のカウント値は、変形ミラー符号化信号ＭＣＳのスタートビットでクリアされる。そのため、アンド回路１２３の出力は、オア回路１２８、アンド回路１２７およびオア回路１２９を介してマスターカウンタ＆エッジウインドウ発生部１１３のクリア端子に供給される。

次に、図２に示すビットビットクロック生成回路１０５の動作を、図３のタイミングチャートを参照して説明する。

アナログフロントエンド１０２（図１参照）で得られる、図３（ａ）に示すような変形ミラー符号化信号ＭＣＳは、スタートビット検出部１１１に供給される。このスタートビット検出部１１１では、当該変形ミラー符号化信号ＭＣＳからスタートビットが検出され、図３（ｃ）に示すように、スタートビットフラグＳＢＦが得られる。このスタートビットフラグＳＢＦは、インバータ１２２を介してアンド回路１２３に供給される。

また、アナログフロントエンド１０２（図１参照）で得られる、図３（ａ）に示すような変形ミラー符号化信号ＭＣＳは、エッジ検出部１１２に供給される。このエッジ検出部１１２では、当該変形ミラー符号化信号の立ち下がりエッジが検出され、図３（ｄ）に示すように、エッジ検出出力ＤＥＤが得られる。このエッジ検出出力ＤＥＤは、アンド回路１２３に供給される。

そのため、変形ミラー符号化信号ＭＣＳのスタートビットにおける立ち下がりエッジのエッジ検出出力ＥＤＥは、アンド回路１２３、オア回路１２８、アンド回路１２７およびオア回路１２９を介して、マスターカウンタ＆エッジウインドウ発生部１１３のクリア端子に供給される。そのため、当該マスターカウンタ＆エッジウインドウ発生部１１３を構成するマスターカウンタは、変形ミラー符号化信号ＭＣＳのスタートビットにおける立ち下がりエッジの時点でクリアされ、その後は、ローカルクロックＬＣＫによりカウントアップされていく。

そして、このマスターカウンタ＆エッジウインドウ発生部１１３からは、図３（ｆ）に示すように、カウント値が０を含む前後所定の範囲のエッジ検出ウインドウ（“bit０”エッジ検出ウインドウ）ＥＤＷ０が発生される。このエッジ検出ウインドウＥＤＷ０はアンド回路１２４に供給される。また、このマスターカウンタ＆エッジウインドウ発生部１１３からは、図３（ｅ）に示すように、カウント値が６４を含む前後所定の範囲のエッジ検出ウインドウ（“bit１”エッジ検出ウインドウ）ＥＤＷ１が発生される。このエッジ検出ウインドウＥＤＷ１はアンド回路１２５に供給される。

また、上述したようにスタートビット検出部１１１で発生されたスタートビットフラグＳＢＦはアンド回路１２１に供給される。また、このアンド回路１２１には、エッジ検出部１１２からのエッジ検出出力ＥＤＥが供給される。そのため、エッジ検出部１１２からのエッジ検出出力ＥＤＥのうち、スタートビットフラグＳＢＦがオン状態にある期間のエッジ検出出力ＥＤＥは、アンド回路１２４，１２５に供給される。

そして、エッジ検出部１１２からのエッジ検出出力ＥＤＥのうち、エッジ検出ウインドウＥＤＷ０がオン状態にある期間で発生されるエッジ検出出力ＥＤＥが、アンド回路１２４を介してリセットカウンタ１１４のクリア端子に供給され、当該リセットカウンタ１１４は、図３（ｇ）に示すようなタイミングでクリアされ、その後は、ローカルクロックＬＣＫによりカウントアップされていく。このようにリセットカウンタ１１４がクリアされるタイミングは、上述のアナログフロントエンド１０２から得られる変形ミラー符号化信号ＭＣＳにおけるビット周期の前半開始位置の時点である。

そして、リセットカウンタ１１４からは、図３（ｈ）に示すように、そのカウント値が「１２８」となる時点で、リセットパルスＲＥＰ０が出力される。この場合、リセットカウンタ１１４のカウント値が「１２８」となる時点は、上述のアナログフロントエンド１０２から得られる変形ミラー符号化信号ＭＣＳにおけるビット周期の開始位置である。

このようにリセットカウンタ１１４から出力されるリセットパルスＲＥＰ０は、オア回路１２９を介してマスターカウンタ＆エッジウインドウ発生部１１３のクリア端子に供給される。これにより、マスターカウンタ＆エッジウインドウ発生部１１３を構成するマスターカウンタのカウント値は、アナログフロントエンド１０２から得られる変形ミラー符号化信号ＭＣＳのビット周期の開始位置で「０」にリセットされる。

また、エッジ検出部１１２からのエッジ検出出力ＥＤＥのうち、エッジ検出ウインドウＥＤＷ１がオン状態にある期間で発生されるエッジ検出出力ＥＤＥが、アンド回路１２５を介してリセットカウンタ１１５のクリア端子に供給され、当該リセットカウンタ１１５は、図３（ｉ）に示すようなタイミングでクリアされ、その後は、ローカルクロックＬＣＫによりカウントアップされていく。このようにリセットカウンタ１１５がクリアされるタイミングは、上述のアナログフロントエンド１０２から得られる変形ミラー符号化信号ＭＣＳにおけるビット周期の後半開始位置となる。

そして、リセットカウンタ１１５からは、図３（ｊ）に示すように、そのカウント値が「６４」となる時点で、リセットパルスＲＥＰ１が出力される。この場合、リセットカウンタ１１５のカウント値が「６４」となる時点は、上述のアナログフロントエンド１０２から得られる変形ミラー符号化信号ＭＣＳにおけるビット周期の開始位置である。

このようにリセットカウンタ１１５から出力されるリセットパルスＲＥＰ１は、オア回路１２９を介してマスターカウンタ＆エッジウインドウ発生部１１３のクリア端子に供給される。これにより、マスターカウンタ＆エッジウインドウ発生部１１３を構成するマスターカウンタのカウント値は、アナログフロントエンド１０２から得られる変形ミラー符号化信号ＭＣＳのビット周期の開始位置で「０」にリセットされる。

また、ビットエッジ検出フラグ発生部１１６には、アンド回路１２４の出力、アンド回路１２５の出力、リセットカウンタ１１４から出力されるリセットパルスＲＥＰ０、およびリセットカウンタ１１５から出力されるリセットパルスＲＥＰ１が、フラグ状態のタイミング制御信号として供給される。そして、このビットエッジ検出フラグ発生部１１６では、図３（ｋ）に示すように、エッジ検出ウインドウＥＤＷ０内に立ち下がりエッジあった場合、その立ち下がりエッジの検出時点から、当該立ち下がりエッジによるリセットパルスＲＥＰ０が発生されるまでの期間、およびエッジ検出ウインドウＥＤＷ１内に立ち下がりエッジあった場合、その立ち下がりエッジの検出時点から、当該立ち下がりエッジによるリセットパルスＲＥＰ１が発生されるまでの期間、オン状態となるビットエッジ検出フラグＢＥＤＦが発生される。

このビットエッジ検出フラグＢＥＤＦは、インバータ１２６を介してアンド回路１２７に供給される。そのため、リセットカウンタ１１４，１１５からリセットパルスＲＥＰ０，ＲＥＰ１が出力される第１の状態では、マスターカウンタ＆エッジウインドウ発生部１１３のマスターカウンタは、キャリー出力ｃｏでクリアされることなく、リセットパルスＲＥＰ０，ＲＥＰ１でクリアされる。一方、リセットカウンタ１１４，１１５からリセットパルスＲＥＰ０，ＲＥＰ１が出力されない第２の状態では、マスターカウンタ＆エッジウインドウ発生部１１３のマスターカウンタはキャリー出力ｃｏでクリアされる。

上述したように、図２に示すビットクロック生成回路１０５では、マスターカウンタ＆エッジウインドウ発生部１１３のマスターカウンタは、リセットカウンタ１１４，１１５から出力されるリセットパルスＲＥＰ０，ＲＥＰ１によりクリアされ、当該マスターカウンタのカウント値は、アナログフロントエンド１０２から得られる変形ミラー符号化信号ＭＣＳのビット周期の開始位置で「０」にリセットされる。そのため、このカウント値に基づいて、マスターカウンタ＆エッジウインドウ発生部１１３から出力されるビットクロックＢＣＫ（図３（ｌ）参照）およびサンプリングタイミングパルスＳＴＰ（図３（ｂ）参照）は、アナログフロントエンド１０２から得られる変形ミラー符号化信号ＭＣＳに同期したものとなる。

この場合、変形ミラー符号化信号ＭＣＳの構造から、最大で１．５ビット周期以内に素早くビットクロックＢＣＫの位相補正が行われる。そのため、ローカルクロックＬＣＫの周波数とＡＳＫ変調信号のキャリア周波数の差がある程度大きい場合でも、ビットクロックＢＣＫの位相補正ができ、正しくデータを補正できる。

図２に示すビットクロック生成回路１０５は、変形ミラー符号化信号ＭＣＳのビットクロックの１２８倍の周波数を持つローカルクロックＬＣＫがカウントクロックとして供給され、ビットクロックに関連したカウント値が得られる１２８進のマスターカウンタを用い、そのカウント値および変形ミラー符号化信号ＭＣＳの立ち下がりエッジに基づいて、当該マスターカウンタをクリアする構成としたものであり、変形ミラー符号化信号ＭＣＳに同期したビットクロックＢＣＫ等を簡単な回路構成で生成できる。

なお、上述実施の形態においては、マスターカウンタ＆エッジウインドウ発生部１１３がマスターカウンタとエッジウインドウ発生部を含む構成としたものであるが、これらマスターカウンタとエッジウインドウ発生部とが別個に構成されるものであってもよい。

また、上述実施の形態においては、アンド回路１２４，１２５、リセットカウンタ１１４，１１５により、マスターカウンタをクリアするクリア制御部を構成したものであるが、クリア制御部はこのような構成に限定されるものではない。つまり、クリア制御部は、マスターカウンタのカウント値が０および６４の近傍におけるエッジ検出部１１２の検出出力ＤＥＤに基づいて当該マスターカウンタのカウント値をクリアするように構成されていればよい。

また、上述実施の形態においいては、リセットカウンタ１１４から出力されるリセットパルスＲＥＰ０およびリセットカウンタ１１５から出力されるリセットパルスＲＥＰ１の双方を用いるものを示したが、リセットパルスＲＥＰ０あるいはリセットパルスＲＥＰ１のいずれかを用いる構成であってもよい。その場合、変形ミラー符号化信号ＭＣＳに対するビットクロックＢＣＫの同期がずれた場合、再同期させるための時間が多少長くかかることが予想されるが、その代わり、回路規模を小さくできる。

また、上述実施の形態においては、この発明を「ISO/IEC 14443 TypeA」の規格に対応した非接触ＩＣカード１００に適用したものを示したが、この発明は、変形ミラー符号化信号を復号化するその他の装置にも同様に適用できることは勿論である。

この発明は、入力変形ミラー符号化信号に同期したビットクロックを簡単な回路構成で生成でき、例えば、「ISO/IEC 14443 TypeA」の規格に対応した非接触ＩＣカードに適用できる。

この発明の実施の形態としての非接触ＩＣカードの構成例を示すブロック図である。 非接触ＩＣカードのビットクロック生成回路の構成例を示すブロック図である。 ビットクロック生成回路の動作を説明するためのタイミングチャートである。 従来の非接触ＩＣカードの構成例を示すブロック図である。 リーダライタから非接触ＩＣカードに送信される、変形ミラー符号化信号の１００％ＡＳＫ変調信号を説明するための図である。

符号の説明

１００・・・非接触ＩＣカード、１０１・・・アンテナ、１０２・・・アナログフロントエンド、１０３・・・水晶発振器、１０４・・・デジタル処理部、１０５・・・ビットクロック生成回路、１０６・・・復調部、１０７・・・パケット解析＆メモリＩ／Ｆ、１０８・・・メモリ、１０９・・・変調部、１１１・・・スタートビット検出部、１１２・・・エッジ検出部、１１３・・・マスターカウンタ＆エッジウインドウ発生部、１１４，１１５・・・リセットカウンタ、１１６・・・ビットエッジ検出フラグ発生部

Claims (4)

1. 入力変形ミラー符号化信号に基づいて、該入力変形ミラー符号化信号に同期したビットクロックを生成するビットクロック生成回路であって、
   上記ビットクロックの２Ｎ倍（Ｎは正の整数）の周波数を持つローカルクロックがカウントクロックとして供給され、上記ビットクロックに関連したカウント値を出力する２Ｎ進のマスターカウンタと、
   上記入力変形ミラー符号化信号の立ち下がりエッジを検出するエッジ検出部と、
   上記マスターカウンタのカウント値が０およびＮの近傍における上記エッジ検出部の検出出力に基づいて、該マスターカウンタをクリアするクリア制御部と
   を備えることを特徴とするビットクロック生成回路。
2. 上記クリア制御部は、
   上記マスターカウンタのカウント値に基づいて、該カウント値が０を含む前後所定の範囲でエッジ検出ウインドウを発生する第１のウインドウ発生部と、
   上記マスターカウンタのカウント値に基づいて、該カウント値がＮを含む前後所定の範囲でエッジ検出ウインドウを発生する第２のウインドウ発生部と、
   上記エッジ検出部で検出され、上記第１のウインドウ発生部で発生されたエッジ検出ウインドウ内に存在する上記立ち下がりエッジによりクリアされ、上記ローカルクロックがカウントクロックとして供給され、カウント値が２Ｎとなるときリセットパルスを出力する第１のリセットカウンタと、
   上記エッジ検出部で検出され、上記第２のウインドウ発生部で発生されたエッジ検出ウインドウ内に存在する上記立ち下がりエッジによりクリアされ、上記ローカルクロックがカウントクロックとして供給され、カウント値がＮとなるときリセットパルスを出力する第２のリセットカウンタと、
   上記エッジ検出部で、直前のビットクロック期間において、上記第１のウインドウ発生部で発生されたエッジ検出ウインドウ内、または上記第２のウインドウ発生部で発生されたエッジ検出ウインドウ内に、上記エッジ検出部で上記立ち下がりエッジが検出されるか否かに基づき、検出される第１の状態では、上記第１のリセットカウンタまたは上記第２のリセットカウンタより出力されるリセットパルスを上記マスターカウンタにクリア信号として供給し、検出されない第２の状態では、上記マスターカウンタのキャリー出力を該マスターカウンタのクリア信号として供給するクリア信号供給部とを有する
   ことを特徴とする請求項１に記載のビットクロック生成回路。
3. 入力変形ミラー信号に同期したビットクロックを、上記ビットクロックの２Ｎ倍（Ｎは正の整数）の周波数を持つローカルクロックがカウントクロックとして供給される２Ｎ進のマスターカウンタを用いて生成するビットクロック生成回路におけるビットクロック位相補正方法であって、
   上記マスターカウンタのカウント値が０を含む前後所定の範囲に存在する上記入力変形ミラー符号化信号の立ち下がりエッジから上記ローカルクロックの２Ｎ個目のタイミングで上記マスターカウンタをクリアすると共に、
   上記マスターカウンタのカウント値がＮを含む前後所定の範囲に存在する上記入力変形ミラー符号化信号の立ち下がりエッジから上記ローカルクロックのＮ個目のタイミングで上記マスターカウンタをクリアする
   ことを特徴とするビットクロック位相補正方法。
4. １００％ＡＳＫ変調された変形ミラー符号化信号を受信する非接触ＩＣカードであって、
   受信された上記１００％ＡＳＫ変調信号を検波して得られた上記変形ミラー符号化信号を復号化してデジタルデータを得る復調部と、
   上記復調部で得られたデジタルデータを処理するデジタル処理部と、
   上記変形ミラー符号化信号に基づいて、該変形ミラー符号化信号に同期したビットクロックを生成するビットクロック生成回路とを備え、
   上記ビットクロック生成回路は、
   上記ビットクロックの２Ｎ倍（Ｎは正の整数）の周波数を持つローカルクロックがカウントクロックとして供給され、上記ビットクロックに関連したカウント値を出力する２Ｎ進のマスターカウンタと、
   上記入力変形ミラー信号の立ち下がりエッジを検出するエッジ検出部と、
   上記マスターカウンタのカウント値および上記エッジ検出部の検出出力に基づいて、上記マスターカウンタをクリアするクリア制御部とを有する
   ことを特徴とする非接触ＩＣカード。