TWI463813B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係有關當使用符合ISO/IEC 14443或ISO/IEC 18092和ISO/IEC 15693,ISO/IEC 18000-3等等之通訊系統時，自載波產生時脈(clock)訊號的半導體裝置，ISO/IEC 14443與ISO/IEC 18092為供近旁性(proximity)用的標準，而ISO/IEC 15693與ISO/IEC 18000-3為供鄰近性(vicinity)用的標準。
近年來，識別技術以受眾人所注目，其中，ID(識別號碼)被指定給各個物件，以便顯露出其上之供於生產管理等等使用的資訊(諸如，歷史)。最重要的是，已經發展出能夠無線資料發送/接收的半導體裝置。做為此種半導體裝置，特別是，RFID(射頻識別)標籤(也被稱為ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤、無線晶片、或詢答器)等等開始被導入公司、市場等等。
將提出使用符合ISO/IEC 15693(為RFID標準的其中一種)之通訊系統的先前技術做為例子，此通訊系統藉由脈波位置調變法來將資料編碼，其使用13.56MHz之頻率而以100%或10%來調變載波，並且改變調變的位置來辨識資料。以100%來調變載波之情況的例子係顯示於圖3A中，且以10%來調變載波之情況的例子係顯示於圖3B 中。具有100%之調變程度的載波包含沒有振幅的狀態，而具有10%之調變程度的載波包含以10%來改變振幅的狀態。
參照圖4A來說明被稱為4PPM(脈波位置調變法)之方法，其為符合ISO/IEC 15693之脈波位置調變法的其中一種。
在圖4A中，矩形部分表示具有13.56MHz之頻率的載波，並且矩形之間的線表示經調變的部分，藉由在75.52μs之期間中9.44μs之經調變部分的個別位置來決定二位元值“00”,“01”,“10”，及“11”；和框碼“SOF”及“EOF”。注意，EOF之期間為37.76μs。
在圖4A中，“SOF”為表示框之開始的訊號，並且被送出於資料被送出之前，而“EOF”為表示框之結合的訊號，並且被送出於資料被送出之後。
發送側讀寫器藉由脈波位置調變法以將旗標訊號和諸如命令之資料編碼，將具有經編碼之資料的載波調變，並且將經調變的載波送至RFID標籤。接收側RFID標籤將經調變的載波解碼，並且讀出脈波位置以獲取資料。
下面參照圖4B來說明取得RFID標籤側之資料的一般方法。注意，在藉由脈波位置調變法而以100%來調變載波之狀態送出資料。在圖4B的例子中，二位元值“00”,“01”,“10”，及“11”當做“SOF”之後的資料被送出，而“SOF”當做開始訊號被送出。
注意，參考時脈訊號係與以100%來加以調變之載波 的部分同步。此外，時脈訊號的一半周期和以100%調變之載波的寬度具有相同的長度。如圖4B所示，設置有以時脈訊號來實施二位元計數(計數1和計數2)之計數器，計數器自“00”到“11”重複地計數，而“00”表示在“SOF”中以100%調變的第一位置。各資料段係調變以100%之時序對應於計數器值，依據當載波被調變以100%時所取得之計數器值，可以從以脈波位置調變法所調變的訊號中取得資料。
RFID標籤需要參考時脈訊號，以自載波中提取出資料。然而，能夠從天線被RFID標籤所接收到之訊號僅為載波，以及藉由解調變該載波所取得之經解調變的訊號。因此，用以偵測解調變載波之時序的參考時脈訊號(在下文中，該時序也被稱為脈波位置)需要被產生於RFID標籤中。
PLL(鎖相迴路)電路能夠被用來取得參考時脈訊號，PLL電路偵測介於輸入訊號與輸出訊號之間的相位差，並且控制VCO(電壓控制振盪器)，而自VCO中產生輸出訊號，使得能夠取得具有頻率與輸入訊號之頻率精確地同步之輸出訊號。
能夠藉由使用PLL電路而取得與經解調變之訊號同步的載波或波形以產生供RFID標籤之內部操作使用的時脈訊號。舉例來說，在專利文獻1(日本公告專利申請案第2008-010849號)的圖9中揭示有使用PLL電路來產生時脈訊號之RFID標籤。
[參考資料]
[專利文獻1]：日本公告專利申請案第2008-010849號
諸如RFID標籤之半導體裝置接收自讀寫器送出的載波，將載波整流、平滑化和儲存於電容器中，以使用其做為半導體裝置中的電源。因為對半導體裝置的尺寸大小有限制，所以顯著大的電容器不能夠被形成於其中。因此，對半導體裝置的電源有限制。
注意，PLL電路通常係複雜且在尺寸上係大的，並且消耗多的電力；因此，PLL電路不適合被併合於具有受限之電源供應的半導體裝置中，像是RFID標籤。因此，如果可以自載波產生時脈訊號而沒有使用PLL電路，那麼將會是不錯的選擇；然而，卻也會有下面的問題。
在藉由將其部分係調變以100%之載波分頻(dividing)而產生時脈訊號的情況中，載波在載波係調變以100%之周期的期間沒有振幅。因為沒有振幅，所以藉由分頻載波所取得之時脈訊號在該周期期間並不改變，使得所取得之時脈訊號的脈波寬度變得更長。
參照圖5及圖6所示之模擬結果來說明脈波寬度變得更長之樣態。
圖6例舉圖5之虛線部分400的放大視圖，其表示模擬結果。
在圖5中，藉由以兩個8次來分頻載波而產生時脈訊號。因為載波在載波係調變以100%之周期401的期間沒有振幅，所以被一分為2的各個波形(第一分頻載波到第七分頻載波)保持相同而沒有改變。所產生之時脈訊號在載波係調變以100%之周期的期間也不改變，因此，所產生之時脈訊號具有其脈波寬度變得更長的波形402。
為了偵測載波中之調變的時序(脈波位置)，需要以固定的周期計數之計數器，和其周期並不因以固定的周期計數而改變之時脈訊號。
然而，如上所提出者，藉由100%調變所取得之時脈訊號的周期(時序)因為脈波寬度變得較長而改變於載波以100%調變之期間，因而，係調變以100%之位置不能夠被精確地讀出。然後，為了從自讀寫器送出之載波(無線電波)中精確地讀出資料，其周期並不改變之時脈訊號需要從其部分係調變以100%之載波中被產生出。
因此，藉由將其部分係調變以100%之載波分頻所取得的時脈訊號需要被修正。換言之，需要藉由使在圖5中時脈訊號之波形變得較更長的部分之時脈訊號強制地反相(inverting)其一半周期，以產生所想要的時脈訊號。
在使用10%調變的情況中，半導體裝置(例如，RFID標籤)能夠連續地接收載波，這是因為其低的調變程度，不像100%調變的情況。因此，當藉由將其部分係調變以100%之載波分頻而產生時脈訊號時，時脈訊號的脈波寬度並不會變得更長，不像上述之100%調變的情況。因此， 不需要在載波的調變期間，將時脈訊號強制地反相(inverting)半個周期的修正。
此外，經調變之載波的斜率(如圖3A及圖3B中以α1和α2所示)可能視讀寫器之結構或讀寫器之規格而不同。在此，為當載波被解調變時，用以決定經解調變之訊號具有低電位(在下文中，被稱為Low)或高電位(在下文中，被稱為High)之邊界(border)的電位(在下文中，被稱為臨界值)視半導體裝置中所產生之電源供應電壓的位準而改變。因此，當半導體裝置中所產生之電源供應電壓由於通訊距或環境而改變時，臨界值改變。特別是，在經調變之載波的斜率係平緩(gradual)的情況中，如果臨界值改變於當載波被解調變時，則對應於載波中之經調變部分的經解調變之訊號的寬度(脈波寬度)可能會更容易地改變。
在對應於載波中之經調變部分的經解調變訊號之寬度(脈波寬度)變得比正常更短的情況中，重複與對應於經調變部分的經解調變訊號之上升同步的固定周期做為載波中之基準的脈波被產生而被使用做為時脈訊號。然後，在經解調變訊號的下降之後，時脈訊號在經解調變訊號的下降之前上升。也就是說，因為時脈訊號在經解調變訊號變成Low之前變成High，所以不需要在將經解調變訊號變成Low的時序時使時脈訊號反相的修正。換言之，不需要在載波的調變期間，將時脈訊號強制地反相半個周期的修正。
如上所述，在某些情況下，不需要藉由分頻載波所取得之時脈訊號的修正：其部分係調變以10%之載波被輸入的情況；及對應於載波中之經調變部分的經解調變訊號之寬度(脈波寬度)比正常更短的情況。因此，如果藉由分頻載波所取得之訊號總是被修正於載波被調變的周期中，則所想要的時脈訊號不被取得。
鑒於上述條件，本發明之目的在於提供半導體裝置，其具有簡單的電路結構、小的尺寸和低的電力耗損，並且能夠產生所想要的時脈訊號。
依據本發明之其中一實施例的半導體裝置包含一時脈產生電路，其藉由將經調變之載波分頻而產生時脈訊號。該時脈產生電路具有下面的特徵。
該時脈產生電路包含除法器電路和修正電路，該除法器電路藉由將載波分頻而產生第一分頻訊號，該修正電路具有藉由將由除法器電路所分頻之該訊號進一步分頻而產生第二分頻訊號，並且在該載波之該調變的期間，實施用以使該第二分頻訊號反相於對應於該時脈訊號之一半周期的周期中之修正的功能。況且，該修正電路具有選擇該修正是否必要的功能。
該修正是否被實施的該選擇能夠藉由使用設定修正訊號和重設修正訊號來予以控制，該設定修正訊號和該重設修正訊號係藉由使用載波和藉由使該載波解調變所產生之經解調變的訊號而被產生。
注意，該第一分頻訊號之周期可對應於該時脈訊號的 一半周期。
對於調變載波，能夠切換100%調變法和10%調變法。
為本發明之其中一實施例的半導體裝置可符合ISO/IEC15693通訊標準。
在為本發明之其中一實施例的半導體裝置中，該除法器電路和該修正電路可具有D型正反器。
為本發明之其中一實施例的半導體裝置可為RFID標籤。
即使當使用10%調變法時，也能夠產生具有固定周期之時脈訊號。除此之外，即使對應於載波中之經調變部分的經解調變訊號之寬度(脈波寬度)改變，也能夠產生在某一位準具有固定周期之時脈訊號。
藉由將具有上述功能之該時脈產生電路併合入於諸如RFID標籤之半導體裝置中，即使當由諸如RFID標籤之該半導體裝置所產生之根據載波的電力更大或更小程度地改變時，也能夠產生所想要的時脈訊號。因此，能夠實現具有寬廣的操作範圍之半導體裝置。
此外，在100%調變和10%調變的兩種情況中，能夠產生具有固定周期之時脈訊號，使得正確地反應之半導體裝置能夠被實現。
在下文中將參照附圖來說明所揭示之本發明的實施 例。注意，習於此技藝者可很容易了解到，本發明可以用許多不同的模式來予以實施，並且在此所揭示之細節能夠以各種方式來予以修正，而沒有違離本發明之目的和範圍。因此，本發明不應該被建構為限制於下面的實施例之說明。在實施例之所有圖式中，相同組件或具有相同功能之組件係以相似的參考數字來予以表示，並且將不最進一步的解說。
[實施例1]
參照圖1及圖2A和2B來說明為本發明的其中一個實施例之半導體裝置中所設置之時脈產生電路的結構和操作。圖1顯示一例，而在此例中，為本發明的其中一個實施例之半導體裝置為RFID標籤。在圖1中，時脈產生電路105包含訊號產生電路107、除法器電路106、修正判斷電路108、和修正電路230，圖2A例舉圖1所示之RFID標籤之各訊號的波形，由圖2A中之虛線所包圍之部分的放大視圖係顯示於圖2B中。
天線100和共振電容器101接收自讀寫器發射出之載波，所接收到之載波109被輸入至解調變電路104和時脈產生電路105，解調變電路104根據其部分係調變以100%或10%之載波109而產生經解調變的訊號110。
訊號產生電路107根據經解調變的訊號110與即將被輸入至修正判斷電路108之初始同步訊號313和修正時序訊號112而產生同步訊號111，用以決定除法器電路106 的操作時序。
除法器電路106驅動載波109，直到取得所想要之時脈訊號116的一半周期為止。在那時，藉由將載波109分頻所取得之訊號117係根據自訊號產生電路107所輸出之同步訊號111而與經解調變的訊號110同步。除此之外，除法器電路106輸出判斷時序訊號113和加算(count-up)訊號119。
初始同步訊號313、修正時序訊號112、判斷時序訊號113和時脈訊號116被輸入至修正判斷電路108，修正判斷電路108判斷實施設定修正或重設修正，並且產生設定修正訊號114或重設修正訊號115。
藉由以某一時序來維持修正判斷電路108中之時脈訊號110的狀態，並且以判斷時序訊號113的時序來維持時脈訊號116的狀態，以判斷實施設定修正或重設修正。藉由視適當而固定該決定的時序，修正判斷電路能夠視適當而判斷實施設定修正或重設修正，並且產生所想要的時脈訊號116，即使當經解調變的訊號之寬度(脈波寬度)，其對應於載波109中之經調變的部分，做某種程度地波動。
輸出自除法器電路106之訊號117和輸出自修正判斷電路之設定修正訊號114與重設修正訊號115被輸入至修正電路230。當修正訊號(設定修正訊號114或重設修正訊號115)並非有效(active)時，修正電路230接收且進一步分頻輸出自除法器電路106之訊號117，並且將訊 號117輸出做為時脈訊號116。
當設定修正訊號114係有效時，修正電路230使時脈訊號116處於意謂High之設定狀態中。另一方面，當重設修正訊號115係有效時，修正電路230使時脈訊號116處於意謂Low之重設狀態中。
因此，設定修正訊號114與重設修正訊號115讓修正電路230能夠強制地改變其輸出訊號的狀態。按照如此之方式所取得的時脈訊號116並不具有較長的脈波寬度，並且能夠產生具有固定周期之時脈訊號116，而這對RFID標籤中之各電路來說是必要的。
在此實施例中，RFID標籤係顯示為半導體裝置的一例。然而，本發明並不限於RFID標籤，並且能夠被應用到根據載波而產生時脈訊號的半導體裝置。
[實施例2]
詳細敘述為本發明的其中一個實施例之半導體裝置中所設置之時脈產生電路105的各電路結構。
圖7A例舉圖1所示之訊號產生電路107的電路結構之例子，經解調變的訊號110和重設訊號409被輸入至訊號產生電路107，並且訊號產生電路107產生同步訊號111、修正時序訊號112、及初始同步訊號313。
圖7A所示之訊號產生電路107具有D型正反器204、D型正反器206、AND電路205、NAND電路208、NAND電路209、反相器207、緩衝器210、緩衝器211、 及緩衝器212。D型正反器204和D型正反器206具有非同步的負設定(negative set)，並且它們構成二位元的計數器。第一級D型正反器204的端子QB係電連接至第二級D型正反器206的端子CLK，第二級D型正反器206的輸出端子QB係電連接至第二級D型正反器206的輸入端子D，自第一級D型正反器204的輸出端子QB輸出的訊號和自第二級D型正反器206的輸出端子Q輸出的訊號被輸入至AND電路205，並且在實施AND運算之後，自AND電路205輸出的訊號被輸入至第一級D型正反器204的輸入端子D。
經解調變的訊號110被輸入至第一級D型正反器204的端子CLK、反相器207和緩衝器210，係藉由使經解調變的訊號110放大所取得之緩衝器210的輸出訊號被輸入至除法器電路106，做為同步訊號111。
NAND電路208之兩個輸入端子的其中一個端子係電連接至第一級D型正反器204的輸出端子Q，並且另一個端子係電連接至反相器207的輸出。NAND電路208的輸出訊號被緩衝器212所放大，並且被輸入至修正判斷電路108，做為初始同步訊號313。初始同步訊號313為藉由在包含於經解調變的訊號110之多個脈波(載波中的調變部分，亦即，對應於經解調變的訊號中之Low部分的脈波)中僅除去第一個脈波所取得的訊號(見圖2A)。
NAND電路209之兩個輸入端子的其中一個端子係電連接至第一級D型正反器204的輸出端子QB，並且另一 個端子係電連接至反相器207的輸出。NAND電路209的輸出訊號被緩衝器211所放大，並且被輸入至修正判斷電路108，做為修正時序訊號112。修正時序訊號112為藉由除去除了第一個脈波以外之多個脈波(載波中的調變部分，亦即，對應於經解調變的訊號中之Low部分的脈波)所取得的訊號(見圖2A)。
圖7B例舉修正判斷電路108之電路結構的例子。修正時序訊號112、判斷時序訊號113、初始同步訊號313、訊號117和時脈訊號116被輸入至修正判斷電路108，並且修正判斷電路108產生設定修正訊號114及重設修正訊號115。
圖7B所示之修正判斷電路108具有D型正反器220、D型正反器221、AND電路227、NAND電路223、NAND電路225、反相器222、OR電路224及OR電路226。D型正反器220和D型正反器221具有非同步的負設定。
在D型正反器220中，時脈訊號116被輸入至端子R，且訊號117被輸入至端子CLK。在D型正反器221中，判斷時序訊號113被輸入至端子D、初始同步訊號313被輸入至端子R，且訊號117被輸入至端子CLK。
反相器222的輸出係電連接至D型正反器220的輸出端子Q，NAND電路223之兩個輸入端子的其中一個端子係電連接至反相器222的輸出，並且另一個端子係電連接至D型正反器221的輸出端子Q，OR電路224之兩個輸 入端子的其中一個端子係電連接至NAND電路223的輸出，並且修正時序訊號112被輸入至另一個端子，OR電路224的輸出訊號被輸入至修正電路230，做為設定修正訊號114。
NAND電路225之兩個輸入端子的其中一個端子係電連接至D型正反器220的輸出端子Q，並且另一個端子係電連接至D型正反器221的輸出端子Q，OR電路226之兩個輸入端子的其中一個端子係電連接至NAND電路225的輸出，並且修正時序訊號112被輸入至另一個端子。在實施與初始同步訊號313的AND運算之後，自OR電路226輸出之訊號被輸入至修正電路230，做為重設修正訊號115。
藉由鎖存判斷時序訊號113與訊號117所取得之訊號能夠取得自D型正反器221的輸出端子Q。在輸出自D型正反器221的輸出端子Q之訊號為High的周期是設定修正訊號114和重設修正訊號115的其中一者能夠被輸出的周期。另一方面，在輸出自D型正反器221的輸出端子Q之訊號為Low的周期是設定修正訊號114和重設修正訊號115皆不能夠被輸出的周期。輸出自D型正反器221的輸出端子Q之訊號讓設定修正訊號114或重設修正訊號115能夠被產生，設定修正訊號114或重設修正訊號115被輸入至修正電路230，使得修正電路230能夠僅選擇適合的時序，而後實施修正。
藉由鎖存時脈訊號116與訊號117所取得之訊號能夠 取得自D型正反器220的輸出端子Q。時脈訊號116被等於輸入至修正電路230之訊號117的訊號所鎖存，使得D型正反器220能夠輸出具有自修正電路230輸出之時脈訊號116的先前狀態之訊號。當自D型正反器220輸出之訊號為High時，時脈訊號116的先前狀態為High。當自D型正反器220輸出之訊號為Low時，時脈訊號116的先前狀態為Low。當自D型正反器220輸出之訊號為High時，重設修正訊號115能夠被輸出。當自D型正反器220輸出之訊號為Low時，設定修正訊號114能夠被輸出。
當D型正反器220之輸出端子Q的輸出為Low時，來自D型正反器221的輸出端子Q之輸出為High，且修正時序訊號112為Low，為低態有效(active-low)訊號之設定修正訊號114被輸出。
當來自D型正反器220之輸出端子Q的輸出為High時，來自D型正反器221的輸出端子Q之輸出為High，且修正時序訊號112為Low，為低態有效(active-low)訊號之重設修正訊號115被輸出。
圖8A例舉例舉依據除法器電路106之電路結構的例子。除法器電路106分頻載波，除法器電路106的分頻因數(division factor)被設定，以便使109的脈波寬度等於所想要之時脈訊號116的一半周期。注意，所想要之時脈訊號116的周期實際上係等於載波之經調變脈波之寬度的兩倍。因此，除法器電路106具有n個(n為自然數)級的正反器(也被稱為頻率除頻器)，n級之正反器的每 一個正反器輸出具有輸入至輸入端子之訊號的一半頻率。
依據通訊系統的ISO/IEC 15693標準，具有13.56MHz之頻率的載波之脈波位置調變的調變寬度為約9.44μs，13.56MHz的一半周期為約73.74ns；因此，脈波位置調變的調變寬度為13.56MHz之一半周期的256倍。當8個級的正反器被串級連接時，能夠獲得到具有和脈波位置調變之調變寬度相同寬度的一半脈波。因為修正電路230(稍後將做說明)具有以一個級來分頻的功能，所以除法器電路106具有7個級的正反器。除法器電路106具有7級之正反器的情況將被說明於下，而該7個級的正反器為D型正反器240、D型正反器241、D型正反器242、D型正反器243、D型正反器244、D型正反器245、及D型正反器246。
該7個級的D型正反器240到246使用具有非同步的負設定之D型正反器，具有5個級的D型正反器240到244之除法器電路具有非同步除法器電路的結構。在具有5個級的除法器電路為同步除法器電路的情況中，D型正反器240的端子CLK係電連接至D型正反器241到244的端子CLK，而D型正反器241到244為較下層的級，因而增加功率損耗。雖然具有5個級的D型正反器240到244之除法器電路具有非同步除法器電路的結構，以便減少功率損耗，但是如果不考慮功率損耗，也可以使用同步除法器電路的結構。
在為具有7個級之除法器電路的除法器電路106中， 2個級的D型正反器245和D型正反器246為同步的除法器電路，這是因為D型正反器245和D型正反器246需要與修正電路230同步，並且和即將被輸入至修正判斷電路108之判斷時序訊號113與即將被輸入至修正電路230之加算訊號119相關。
第一級D型正反器240到第五級D型正反器244之各者的輸出端子QB係電連接至下一級之D型正反器的端子CLK，自輸出端子Q和輸出端子QB輸出的訊號在與輸入至端子CLK之訊號的上升之時序相同的時間被反相。
第六級D型正反器245和第七級D型正反器246之各者的端子CLK係電連接至第五級D型正反器244的輸出端子QB，第六級D型正反器245的端子D係電連接至第七級D型正反器246的輸出端子QB。藉由在EXOR電路247中對自第六級D型正反器245之輸出端子Q輸出的訊號和自第七級D型正反器246之輸出端子Q輸出的訊號實施EXOR運算所取得之訊號被輸入至第七級D型正反器246的的端子D。因此，第七級D型正反器246係包含在與自第五級D型正反器244的輸出端子QB輸出之訊號的上升同步之除以2(divide-by-2)電路中。
來自第六級D型正反器245之輸出端子Q的訊號和來自第七級D型正反器246之輸出端子Q的訊號被輸入至OR電路248，而在OR電路248中，對那些訊號實施OR運算。藉由OR運算所取得之輸出訊號被輸出做為判斷時序訊號113，來自第六級D型正反器245之輸出端子Q 的訊號和來自第七級D型正反器246之輸出端子Q的訊號被輸入至AND電路249，對那些訊號實施AND運算。藉由AND運算所取得之輸出訊號被輸出做為加算訊號119。
圖8B例舉修正電路230之電路結構的例子。設定修正訊號114、重設修正訊號115、加算訊號119和訊號117被輸入至修正電路230，並且修正電路230產生時脈訊號116。
圖8B所示之修正電路230具有D型正反器232、EXOR電路231和緩衝器233，D型正反器232為具有非同步的負設定和非同步的負重設(negative reset)之D型正反器。
加算訊號119被輸入至EXOR電路231之兩個輸入端子的其中一個輸入端子，且另一個輸入端子係電連接至D型正反器232的輸出端子Q，D型正反器232的端子D係電連接至EXOR電路231的輸出，且訊號117被輸入至D型正反器232的端子CLK。
設定修正訊號114被輸入至D型正反器232的端子S，且重設修正訊號115被輸入至D型正反器232的端子R，緩衝器233的輸入係電連接至D型正反器232的端子Q，緩衝器233的輸出被輸出做為時脈訊號116。
EXOR電路231和D型正反器232構成一個級的同步除法器電路。因為加算訊號119和自除法器電路106輸出之訊號117被輸入至同步除法器電路，所以該同步除法器 電路為第八個級中之除法器電路連同除法器電路106。當設定修正訊號114或重設修正訊號115不被輸入時，該同步除法器電路用做為同步除法器電路。
當設定修正訊號114為低態有效的訊號時，D型正反器232的端子Q為High，並且在設定狀態中。D型正反器232的端子Q係電連接至緩衝器233，使得為緩衝器233之輸出訊號的時脈訊號116係High。除此之外，當重設修正訊號115為低態有效的訊號時，D型正反器232的端子Q為Low，並且在重設狀態中。時脈訊號116係在重設狀態中，換言之，時脈訊號116為Low。D型正反器232的端子Q係電連接至緩衝器233，使得為緩衝器233之輸出訊號的時脈訊號116係Low。
D型正反器232之輸出訊號的狀態被設定修正訊號114和重設修正訊號115所強迫而改變，在如此之情形下所取得的時脈訊號116並沒有較長的脈波寬度，並且能夠產生在為其後之電路所需要之某一位準具有固定周期的時脈訊號116。
注意，此實施例可以自由地和其他實施例的任何一個實施例相結合。
[實例1]
說明圖1所示之為本發明的其中一個實施例之半導體裝置的實例，其係真正所製造者。圖9例舉為本發明的其中一個實施例之半導體裝置的電路佈局，其相當於光罩的 遮罩佈局。在圖9中，和圖1相同的部分係以相同的參考數字來予以表示，且省略其說明。
實例1可以自由地和第一實施例到第九實施例相結合。
此申請案係主張於2008年9月30日向日本專利局提出申請之日本專利申請序號第2008-252073號案的優先權，其整個內容在此被併入當做參考資料。
100‧‧‧天線
101‧‧‧共振電容器
104‧‧‧解調變電路
105‧‧‧時脈產生電路
106‧‧‧除法器電路
107‧‧‧訊號產生電路
108‧‧‧修正判斷電路
109‧‧‧載波
110‧‧‧經解調變的訊號
111‧‧‧同步訊號
112‧‧‧修正時序訊號
113‧‧‧判斷時序訊號
114‧‧‧設定修正訊號
115‧‧‧重設修正訊號
116‧‧‧時脈訊號
117‧‧‧訊號
119‧‧‧加算訊號
204‧‧‧D型正反器
205‧‧‧AND電路
206‧‧‧D型正反器
207‧‧‧反相器
208‧‧‧NAND電路
209‧‧‧NAND電路
210‧‧‧緩衝器
211‧‧‧緩衝器
212‧‧‧緩衝器
220‧‧‧D型正反器
221‧‧‧D型正反器
222‧‧‧反相器
223‧‧‧NAND電路
224‧‧‧OR電路
225‧‧‧NAND電路
226‧‧‧OR電路
227‧‧‧NAND電路
230‧‧‧修正電路
231‧‧‧EXOR電路
232‧‧‧D型正反器
233‧‧‧緩衝器
240‧‧‧D型正反器
241‧‧‧D型正反器
242‧‧‧D型正反器
243‧‧‧D型正反器
244‧‧‧D型正反器
245‧‧‧D型正反器
246‧‧‧D型正反器
247‧‧‧EXOR電路
248‧‧‧OR電路
249‧‧‧NAND電路
313‧‧‧初始同步訊號
在附圖中：圖1係例舉依據本發明一個實施例之半導體裝置的電路結構之方塊圖；圖2A及2B係例舉依據本發明一個實施例之半導體裝置的驅動方法之圖形；圖3A及3B係例舉載波之100%調變和10%調變的圖形；圖4A及4B係例舉4PPM之脈波位置調變法的圖形；圖5係例舉習知時脈訊號之波形的圖形；圖6係例舉圖5所示之波形的部分之放大視圖；圖7A及7B係分別例舉依據本發明一個實施例之訊號產生電路和修正判斷電路的特定例子之圖形；圖8A及8B係分別例舉依據本發明一個實施例之除法器電路和修正電路的特定例子之圖形；及圖9係例舉依據本發明一個實施例之半導體裝置的電 路佈局之圖形。
100‧‧‧天線
101‧‧‧共振電容器
104‧‧‧解調變電路
105‧‧‧時脈產生電路
106‧‧‧除法器電路
107‧‧‧訊號產生電路
108‧‧‧修正判斷電路
109‧‧‧載波
110‧‧‧經解調變的訊號
111‧‧‧同步訊號
112‧‧‧修正時序訊號
113‧‧‧判斷時序訊號
114‧‧‧設定修正訊號
115‧‧‧重設修正訊號
116‧‧‧時脈訊號
117‧‧‧訊號
119‧‧‧加算訊號
230‧‧‧修正電路
313‧‧‧初始同步訊號

Claims (23)

  1. 一種半導體裝置，包含：時脈產生電路，係組構成產生時脈訊號，該時脈產生電路包括：除法器電路，係組構成藉由將載波分頻而輸出判斷時序訊號和第一分頻訊號；修正判斷電路，係組構成輸出設定修正訊號和重設修正訊號；及修正電路，係組構成藉由將該第一分頻訊號進一步分頻而輸出第二分頻訊號，其中，該修正電路係組構成藉由使用該設定修正訊號或該重設修正訊號，用以在相當於該時脈訊號之一半周期的周期中實施使該第二分頻訊號反相的修正，並且其中，該修正判斷電路係組構成依據該判斷時序訊號而選擇該修正是否被實施。
  2. 如申請專利範圍第1項之半導體裝置，其中，該第一分頻訊號的該周期相當於該時脈訊號的該一半周期。
  3. 如申請專利範圍第1項之半導體裝置，其中，在100%調變與10%調變的兩種情況中皆產生具有固定周期之該時脈訊號。
  4. 如申請專利範圍第1項之半導體裝置，其中，100%調變和10%調變被切換以調變該載波。
  5. 如申請專利範圍第1項之半導體裝置，其中，該半導體裝置符合ISO/IEC 15693通訊標準。
  6. 如申請專利範圍第1項之半導體裝置，其中，該除法器電路和該修正電路各自包括D型正反器。
  7. 如申請專利範圍第1項之半導體裝置，其中，該半導體裝置為RFID標籤。
  8. 一種半導體裝置，包含：時脈產生電路，其產生時脈訊號，該時脈產生電路包括：除法器電路，係組構成藉由將載波分頻而輸出判斷時序訊號和第一分頻訊號；訊號產生電路，係組構成輸出初始同步訊號和修正時序訊號；修正判斷電路，係組構成根據該初始同步訊號和該修正時序訊號而輸出設定修正訊號和重設修正訊號；及修正電路，係組構成藉由將該第一分頻訊號分頻而輸出第二分頻訊號，其中，該修正電路具有藉由使用該設定修正訊號和該重設修正訊號，用以在相當於該時脈訊號之一半周期的周期中實施使該第二分頻訊號反相的修正之功能，並且其中，該修正判斷電路係組構成依據該判斷時序訊號而選擇該修正是否被實施。
  9. 如申請專利範圍第8項之半導體裝置，其中，該第一分頻訊號的該周期相當於該時脈訊號的該一半周期。
  10. 如申請專利範圍第8項之半導體裝置，其中，在100%調變與10%調變的兩種情況中皆產生具有固定周期之 該時脈訊號。
  11. 如申請專利範圍第8項之半導體裝置，其中，100%調變和10%調變被切換以調變該載波。
  12. 如申請專利範圍第8項之半導體裝置，其中，該半導體裝置符合ISO/IEC 15693通訊標準。
  13. 如申請專利範圍第8項之半導體裝置，其中，該除法器電路和該修正電路各自包括D型正反器。
  14. 如申請專利範圍第8項之半導體裝置，其中，該半導體裝置為RFID標籤。
  15. 如申請專利範圍第8項之半導體裝置，其中，該訊號產生電路係組構成輸出同步訊號，並且其中，該除法器電路的操作時序係依據該同步訊號來予以決定。
  16. 一種半導體裝置，包含：解調變電路，係組構成根據載波而輸出經解調變的訊號；及時脈產生電路，其產生時脈訊號，該時脈產生電路包括：除法器電路，係組構成藉由將該載波分頻而輸出判斷時序訊號和第一分頻訊號；訊號產生電路，係組構成根據該經解調變的訊號而輸出初始同步訊號和修正時序訊號；修正判斷電路，係組構成根據該初始同步訊號和該修正時序訊號而輸出設定修正訊號和重設修正訊號；以 及修正電路，係組構成藉由將該第一分頻訊號分頻而輸出第二分頻訊號，其中，該修正電路具有藉由使用該設定修正訊號和該重設修正訊號，用以在相當於該時脈訊號之一半周期的周期中實施使該第二分頻訊號反相的修正之功能，並且其中，該修正判斷電路係組構成依據該判斷時序訊號而選擇該修正是否被實施。
  17. 如申請專利範圍第16項之半導體裝置，其中，該第一分頻訊號的該周期相當於該時脈訊號的該一半周期。
  18. 如申請專利範圍第16項之半導體裝置，其中，在100%調變與10%調變的兩種情況中皆產生具有固定周期之該時脈訊號。
  19. 如申請專利範圍第16項之半導體裝置，其中，100%調變和10%調變被切換以調變該載波。
  20. 如申請專利範圍第16項之半導體裝置，其中，該半導體裝置符合ISO/IEC 15693通訊標準。
  21. 如申請專利範圍第16項之半導體裝置，其中，該除法器電路和該修正電路各自包括D型正反器。
  22. 如申請專利範圍第16項之半導體裝置，其中，該半導體裝置為RFID標籤。
  23. 如申請專利範圍第16項之半導體裝置，其中，該訊號產生電路係組構成輸出同步訊號，並且 其中，該除法器電路的操作時序係依據該同步訊號來予以決定。
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