JP5461132B2 - 半導体装置 - Google Patents

Description

本発明は近接型の規格ＩＳＯ／ＩＥＣ１４４４３やＩＳＯ／ＩＥＣ１８０９２、近傍型の規格ＩＳＯ／ＩＥＣ１５６９３、ＩＳＯ／ＩＥＣ１８０００−３などで規格している通信方式を使用する際に、搬送波からクロック信号を生成する半導体装置に関する。

近年、個々の対象物にＩＤ（個体識別番号）を与えることで、その対象物の履歴等の情報を明確にし、生産・管理等に役立てるといった個体認識技術が注目されている。その中でも、非接触でデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置として、特に、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグ、無線チップ、トランスポンダともよばれる）等が企業内、市場等で導入され始めている。

ＲＦＩＤの規格の一つにＩＳＯ／ＩＥＣ１５６９３がある。この規格の通信方法を例に背景技術を述べる。この通信方法は１３．５６ＭＨｚの搬送波に１００％もしくは１０％の変調をかけ、変調位置を変えることでデータを判別するパルス位置変調方式を用いてデータ符号化を行っている。１００％の変調の例を図３（Ａ）に示し、１０％の変調の例を図３（Ｂ）に示す。変調度が１００％の搬送波は振幅がない状態を含み、変調度が１０％の搬送波は振幅が１０％変化した状態を含む。

ＩＳＯ／ＩＥＣ１５６９３で規定されているパルス位置変調方式のうち、４中１と呼ばれるパルス位置変調方式を、図４（Ａ）を用いて説明する。

図４（Ａ）中の長方形の塗りつぶしている部分が１３．５６ＭＨｚの搬送波を表しており、長方形と長方形の間の線は、変調がある部分を表している。９．４４μｓの変調部分が７５．５２μｓの時間幅のどの部分に位置するかで、”００”、”０１”、”１０”、”１１”の２ビットの値および”ＳＯＦ”、”ＥＯＦ”のフレームコード（ＥＯＦの時間幅は３７．７６μｓ）を表している。

図４（Ａ）中の”ＳＯＦ”はフレーム開始を示す信号でデータの前に送られる。”ＥＯＦ”はフレーム終了を示す信号でデータの後に送られる。

送信側のリーダライタは、フラグ信号、コマンドなどのデータをパルス位置変調方式で符号化し、当該符号化されたデータを用いて搬送波を変調し、変調された搬送波をＲＦＩＤタグに送る。受信側のＲＦＩＤタグは搬送波中の変調を復調し、パルス位置を読み取ることでデータを取得する。

ＲＦＩＤタグ側の一般的なデータ取得方法を、図４（Ｂ）を用いて説明する。データは搬送波に１００％変調のパルス位置変調で送信されているものとする。図４（Ｂ）の例では、データは”ＳＯＦ”を開始信号として”００”、”０１”、”１０”、”１１”が送信されている。

基準のクロック信号は搬送波中の１００％変調と同期しており、さらにクロック信号の半周期を１００％変調のパルス幅とおなじ周期とする。このクロック信号を用いてカウント１とカウント２の２ビットのカウントを行うカウンタを設ける。カウンタは”ＳＯＦ”の最初の１００％変調があるときを”００”として”００”から”１１”までを繰り返しカウントする。各データの１００％変調のタイミングは、カウンタの値と一致する。搬送波が１００％変調される時におけるカウンタの値を得ることでパルス位置変調の信号からデータを取り出すことができる。

ＲＦＩＤタグは搬送波からデータを取り出すために、基準のクロック信号が必要となる。しかし、ＲＦＩＤタグがアンテナから受信できる信号は、搬送波と搬送波を復調して得られる復調信号のみである。したがって、搬送波の変調のタイミング（以下、パルス位置ともいう）を検出するための基準のクロック信号をＲＦＩＤタグの内部で生成する必要がある。

基準のクロック信号を得る手段としてＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）がある。ＰＬＬ回路は入力信号と出力信号との位相差を検出し、出力信号の元となるＶＣＯ（電圧制御発振器）を制御することで入力信号と正確に同期した周波数の出力信号を得ることができる。

ＰＬＬ回路を利用し、搬送波もしくは復調信号に同期した波形を得ることでＲＦＩＤタグの内部動作に利用するクロック信号を生成することができる。ＰＬＬ回路を利用しクロック信号を生成するＲＦＩＤタグは、例えば特許文献１の図９に記載されている。

特開２００８−０１０８４９号公報

ＲＦＩＤタグ等の半導体装置はリーダライタから送信される搬送波を受信して、整流、平滑して、容量で蓄えることで半導体装置内の電源としている。半導体装置の大きさは限られているので、半導体装置内にあまり大きな容量を作ることができない。そのため、半導体装置の電源供給には限りがある。

ここで、ＰＬＬ回路は一般に回路が複雑で規模が大きく、消費電力が大きくなるため、電力供給に限りのあるＲＦＩＤタグのような半導体装置内に内蔵するのには不向きである。そのため、ＰＬＬ回路を用いないで搬送波からクロック信号を生成したいが、以下の問題がある。

１００％変調を含む搬送波を分周してクロック信号を生成する時、１００％変調の間は搬送波の振幅がなくなる。振幅がないと搬送波を分周して得られるクロック信号も１００％変調の間、変化しないため得られるクロックパルスはパルス間隔が間延びした波形となる。

パルス間隔が間延びする様子を図５、図６のシミュレーション結果を用いて説明する。

図６は、図５の破線部分４００を拡大したシミュレーション結果である。

図５は搬送波から１／２分周を８回繰り返し、クロック信号を生成している。１００％変調の間４０１は搬送波の振幅がなくなるため、１／２分周した各波形（分周１〜分周７）は変化せずそのままの状態を維持する。生成されたクロック信号も１００％変調の間は変化しないのでパルスの間隔が間延びした波形４０２となる。

搬送波の変調のタイミング（パルス位置）を検出するには、一定周期でカウントするカウンタが必要で、一定周期でカウントするための周期の変わらないクロック信号が必要となる。

しかし、前記したように１００％変調から得られるクロック信号は、１００％変調時にパルス間隔が間延びするため周期（タイミング）が変わる。周期（タイミング）が変わってしまうと１００％変調の位置を正確に読み出すことができない。そこで、リーダライタから送信される搬送波（電波）からデータを正確に読み出すために、周期の変わらないクロック信号を、１００％変調を含む搬送波から作り出す必要がある。

そのために、１００％変調を含む搬送波を分周して得られるクロック信号を補正する必要がある。即ち、図５におけるクロック信号の波形の間延びした部分において、クロック信号を強制的に半周期分だけ反転させて、所望のクロック信号を生成する必要がある。

ここで、１０％変調を用いる場合には１００％変調と違い変調度が小さいので、半導体装置（例えば、ＲＦＩＤタグ）は搬送波を連続的に受信することができる。このため、１０％変調を含む搬送波から分周してクロック信号を生成する時は、前述した１００％変調の時のようにクロック信号のパルス幅が間延びすることはない。そのため、搬送波が変調されている期間において、クロック信号を強制的に半周期分だけ反転させる補正は必要ない。

また、リーダライタの構成や仕様により、搬送波の変調の傾き（図３中、α１、α２で示す）が異なることがある。ここで、搬送波を復調する際に復調信号を低電位（以下、「Ｌｏｗ」と言う）とするか高電位（以下、「Ｈｉｇｈ」と言う）とするかを区別する境界となる電位（以下、閾値という）は、半導体装置の内部で生成される電源電圧の大きさによって変動する。そのため、通信距離や環境によって半導体装置の内部で生成される電源電圧がばらつくと、閾値がばらつく。搬送波の変調の傾きが鈍い場合は特に、搬送波を復調する際に閾値がばらつくと、搬送波の変調部分に対応する復調信号の幅（パルス幅）が変動しやすくなる。

搬送波の変調部分に対応する復調信号の幅（パルス幅）が通常より短くなったとき、搬送波の変調部分に対応する復調信号の立ち上がりを基準に同期をとって一定周期を繰り返すパルスを作成してクロック信号とする。すると、復調信号の立ち上がりの後、復調信号が立ち下がるよりも先にこのクロック信号が立ち上がる。即ち、復調信号がＬｏｗとなるよりも先にクロック信号がＨｉｇｈになるので、復調信号がＬｏｗのタイミングでクロック信号を反転させる補正は必要ない。つまり、搬送波が変調されている期間において、クロック信号を強制的に半周期分だけ反転させる補正は必要ない。

前記したように１０％変調を含む搬送波が入力される場合や、搬送波の変調部分に対応する復調信号の幅（パルス幅）が通常より短い場合など、搬送波を分周して得られるクロック信号の補正が必要ない場合がある。そのため、搬送波が変調されている期間において、搬送波を分周して得られる信号を常に補正してしまうと所望のクロック信号ではなくなってしまう。

上記の実情を鑑み、本発明は、回路構成が簡単であり、その規模が小さく、さらに消費電力が小さい半導体装置であって、所望のクロック信号を生成可能な半導体装置を提供することを課題とする。

本発明の一態様の半導体装置は、変調された搬送波を分周してクロック信号を生成するクロック生成回路を有し、クロック生成回路は以下の特徴を有する。

クロック生成回路は、搬送波を分周して第１の分周信号を生成する分周回路と、分周回路によって分周された信号を更に分周して第２の分周信号を生成し、且つ搬送波が変調されている期間において、クロック信号の半周期に対応する期間の間、第２の分周信号を反転させる補正をする機能を有する補正回路とを有する。この補正回路は、前記補正を行うか否かを選択する機能を有する。

補正を行うか否かの選択は、搬送波及び搬送波を復調した復調信号を用いて生成されるセット補正信号及びリセット補正信号を用いて制御することができる。

なお、第１の分周信号の周期はクロック信号の周期の半分とすることができる。

搬送波の変調は１００％変調方式と１０％変調方式を切り換えて行うことができる。

本発明の一態様の半導体装置は、ＩＳＯ／ＩＥＣ１５６９３の通信規格に準拠してもよい。

本発明の一態様の半導体装置において、分周回路及び補正回路はＤ型フリップフロップを有することを特徴としてもよい。

本発明の一態様の半導体装置はＲＦＩＤタグであってもよい。

１０％変調を用いる場合であっても一定の周期のクロック信号を生成することができる。また、搬送波の変調部分に対応する復調信号の幅（パルス幅）が変動してもある程度一定の周期のクロック信号を生成することができる。

上記機能を持つクロック生成回路をＲＦＩＤタグ等の半導体装置に内蔵することで、ＲＦＩＤタグ等の半導体装置が搬送波をもとに生成する電力が多少変動しても所望のクロック信号を生成できるため、動作範囲の広い半導体装置を実現することができる。

また、１００％変調と１０％変調のどちらの変調時にも一定の周期のクロック信号を生成できるので、正確に応答する半導体装置を実現することができる。

本発明の一態様の半導体装置の回路構成を示すブロック図。 本発明の一態様の半導体装置の駆動方法を示す図。 搬送波の１００％変調と１０％変調について示す図。 ４中１のパルス位置変調方式を示す図。 従来のクロック信号の波形を示す図。 図５の一部の波形の拡大図。 本発明の一態様の信号生成回路と補正判定回路の具体例を示す図。 本発明の一態様の分周回路と補正回路の具体例を示す図。 本発明の一態様の半導体装置のレイアウトを示す図。

以下に、開示する発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本発明の一態様の半導体装置が有するクロック生成回路の構成および動作について、図１及び図２を参照して示す。図１は本発明の一態様の半導体装置をＲＦＩＤタグとした例である。図１において、クロック生成回路１０５は、信号生成回路１０７、分周回路１０６、補正判定回路１０８、補正回路２３０で構成する。図２（Ａ）は図１に示したＲＦＩＤタグの各信号の波形を示す図である。図２（Ａ）中、破線で囲った領域の拡大図を図２（Ｂ）に示す。

アンテナ１００と共振用容量素子１０１はリーダライタから送信される搬送波を受信する。受信した搬送波１０９は、復調回路１０４とクロック生成回路１０５に入力される。復調回路１０４は、１００％変調または１０％変調を含む搬送波１０９から復調信号１１０を生成する。

信号生成回路１０７は、復調信号１１０から分周回路１０６の同期を取るための同期信号１１１と、補正判定回路１０８に入力する初期同期信号３１３と補正タイミング信号１１２とを生成する。

分周回路１０６は搬送波１０９を分周する。この分周は目的とするクロック信号１１６の半分の周期となるまでを行う。その際、分周して得られる信号１１７を復調信号１１０と同期させるため、信号生成回路１０７から出力される同期信号１１１で同期を取る構成とする。また、分周回路１０６は判定タイミング信号１１３、カウントアップ信号１１９を出力する。

補正判定回路１０８には初期同期信号３１３、補正タイミング信号１１２、判定タイミング信号１１３、クロック信号１１６が入力され、セット補正するかリセット補正するかを判断して、セット補正信号１１４、リセット補正信号１１５を生成する。

セット補正するかリセット補正するかの判断は、補正判定回路１０８内でクロック信号１１６の状態を一定タイミングで保持し、判定タイミング信号１１３のタイミングで、保持したクロック信号１１６の状態を判断することによって決定する。当該判断のタイミングを適切に定めることによって、セット補正するかリセット補正するかの判断を適切にすることができ、搬送波１０９の変調部分に対応する復調信号の幅（パルス幅）が多少変動しても、所望のクロック信号１１６を生成することができる。

補正回路２３０には、分周回路１０６からの信号１１７と補正判定回路からのセット補正信号１１４、リセット補正信号１１５を入力する。補正信号（セット補正信号１１４またはリセット補正信号１１５）が有効でない状態では、補正回路２３０は分周回路１０６からの信号１１７を受けて、分周を更に行い、クロック信号１１６として出力する。

セット補正信号１１４が有効である場合は、補正回路２３０は、クロック信号１１６をセット状態、つまりＨｉｇｈとする。また、リセット補正信号１１５が有効である場合、クロック信号１１６をリセット状態、つまりＬｏｗとする。

このように、補正回路２３０は、セット補正信号１１４、リセット補正信号１１５により出力信号を強制的に状態変化させる。これにより得られるクロック信号１１６は間延びした状態にはならず、ＲＦＩＤタグ内の各回路に必要な一定周期のクロック信号１１６を生成することができる。

本実施の形態では半導体装置としてＲＦＩＤタグの例を示した。しかし、本発明はＲＦＩＤタグに限定されず、搬送波からクロック信号を生成する半導体装置に適用することができる。

（実施の形態２）
本発明の一態様の半導体装置が有するクロック生成回路１０５の各回路構成の詳細について説明する。

図１で示した信号生成回路１０７の回路構成例を図７（Ａ）に示す。信号生成回路１０７は、復調信号１１０とリセット信号４０９を入力し、同期信号１１１、補正タイミング信号１１２、初期同期信号３１３を生成する。

図７（Ａ）に示した信号生成回路１０７は、Ｄ型フリップフロップ２０４、Ｄ型フリップフロップ２０６、ＡＮＤ回路２０５、ＮＡＮＤ回路２０８、ＮＡＮＤ回路２０９、インバータ２０７、バッファ２１０、バッファ２１１、バッファ２１２を有する。Ｄ型フリップフロップ２０４及びＤ型フリップフロップ２０６は、非同期ネガティブセット付きＤ型フリップフロップであり、２ビットのカウンタを構成する。１段目のＤ型フリップフロップ２０４のＱＢ端子は、２段目のＤ型フリップフロップ２０６のＣＬＫ端子に電気的に接続されている。２段目のＤ型フリップフロップ２０６の出力端子ＱＢは、２段目のＤ型フリップフロップ２０６の入力端子Ｄに電気的に接続されている。１段目のＤ型フリップフロップ２０４の出力端子ＱＢから出力される信号と、２段目のＤ型フリップフロップ２０６の出力端子Ｑから出力される信号はＡＮＤ演算を行った後、１段目のＤ型フリップフロップ２０４の入力端子Ｄに入力される。

復調信号１１０は、１段目のＤ型フリップフロップ２０４のＣＬＫ端子とインバータ２０７とバッファ２１０に入力する。バッファ２１０の出力信号は、復調信号１１０を増幅したもので、分周回路１０６に同期信号１１１として入力される。

ＮＡＮＤ回路２０８の２つの入力端子のうち、一方の入力端子は１段目のＤ型フリップフロップ２０４の出力端子Ｑに電気的に接続されており、他方の入力端子はインバータ２０７の出力に電気的に接続されている。ＮＡＮＤ回路２０８の出力信号は、バッファ２１２により増幅され、補正判定回路１０８に初期同期信号３１３として入力される。初期同期信号３１３は、復調信号１１０が有する複数のパルス（搬送波の変調された部分、即ち復調信号のＬｏｗ部分に対応するパルス）のうち、最初のパルスのみを取り出した信号である（図２（Ａ）参照）。

ＮＡＮＤ回路２０９の２つの入力端子のうち、一方の入力端子は１段目のＤ型フリップフロップ２０４の出力端子ＱＢに電気的に接続されており、他方の入力端子はインバータ２０７の出力に電気的に接続されている。ＮＡＮＤ回路２０９の出力信号は、バッファ２１１により増幅され、補正判定回路１０８に補正タイミング信号１１２として入力される。補正タイミング信号１１２は、復調信号１１０が有する複数のパルス（搬送波の変調された部分、即ち復調信号のＬｏｗ部分に対応するパルス）のうち、最初のパルス以外を取り出した信号である（図２（Ａ）参照）。

補正判定回路１０８の回路構成例を図７（Ｂ）に示す。補正判定回路１０８は、補正タイミング信号１１２、判定タイミング信号１１３、初期同期信号３１３、信号１１７、クロック信号１１６が入力され、セット補正信号１１４およびリセット補正信号１１５を生成する。

図７（Ｂ）に示した補正判定回路１０８は、Ｄ型フリップフロップ２２０、Ｄ型フリップフロップ２２１、ＡＮＤ回路２２７、ＮＡＮＤ回路２２３、ＮＡＮＤ回路２２５、インバータ２２２、ＯＲ回路２２４、ＯＲ回路２２６を有する。Ｄ型フリップフロップ２２０及びＤ型フリップフロップ２２１は、非同期ネガティブリセット付きＤ型フリップフロップである。

Ｄ型フリップフロップ２２０のＤ端子にはクロック信号１１６が入力され、Ｒ端子には初期同期信号３１３が入力され、さらにＣＬＫ端子には、信号１１７が入力される。Ｄ型フリップフロップ２２１のＤ端子には判定タイミング信号１１３が入力され、Ｒ端子には初期同期信号３１３が入力され、さらにＣＬＫ端子には、信号１１７が入力される。

インバータ２２２の入力は、Ｄ型フリップフロップ２２０の出力端子Ｑに電気的に接続される。ＮＡＮＤ回路２２３の２つの入力端子のうち、一方の入力端子にインバータ２２２の出力を電気的に接続し、もう一方の入力端子にＤ型フリップフロップ２２１の出力端子Ｑを電気的に接続する。ＯＲ回路２２４の２つの入力端子のうち、一方の入力端子にＮＡＮＤ回路２２３の出力を電気的に接続し、もう一方の入力端子に補正タイミング信号１１２を入力する。ＯＲ回路２２４の出力信号は、セット補正信号１１４として補正回路２３０に入力される。

ＮＡＮＤ回路２２５の２つの入力端子のうち、一方の入力端子には、Ｄ型フリップフロップ２２０の出力端子Ｑが電気的に接続され、もう一方の入力端子には、Ｄ型フリップフロップ２２１の出力端子Ｑが電気的に接続される。ＯＲ回路２２６の２つの入力端子のうち、一方の入力端子にＮＡＮＤ回路２２５の出力を電気的に接続し、もう一方の入力端子に補正タイミング信号１１２を入力する。ＯＲ回路２２６の出力信号は、初期同期信号３１３とＡＮＤ演算を行った後、リセット補正信号１１５として補正回路２３０に入力される。

Ｄ型フリップフロップ２２１の出力端子Ｑからは、判定タイミング信号１１３を信号１１７でラッチした信号が得られる。Ｄ型フリップフロップ２２１の出力端子Ｑから出力される信号がＨｉｇｈの区間は、セット補正信号１１４もしくはリセット補正信号１１５のどちらかを出力可能な区間であり、Ｌｏｗの区間は、出力不可な区間とする。Ｄ型フリップフロップ２２１の出力端子Ｑから出力される信号によって、セット補正信号１１４もしくはリセット補正信号１１５を生成し、補正回路２３０に入力することによって、補正回路２３０は適切なタイミングのみ選択して補正をかけることができる構成となる。

Ｄ型フリップフロップ２２０の出力端子Ｑからは、クロック信号１１６を信号１１７でラッチした信号が得られる。Ｄ型フリップフロップ２２０は、補正回路２３０に入力される信号１１７と同じ信号でクロック信号１１６をラッチすることによって、補正回路２３０から出力されているクロック信号１１６の前の状態を出力することができる。この信号がＨｉｇｈであれば、クロック信号の前の状態がＨｉｇｈであったことを示しており、Ｌｏｗであれば、クロック信号の前の状態がＬｏｗであったことを示している。この信号がＨｉｇｈであればリセット補正信号１１５を出力可能な状態とし、この信号がＬｏｗであればセット補正信号１１４を出力可能な状態とする。

Ｄ型フリップフロップ２２０の出力端子Ｑの出力がＬｏｗでかつ、Ｄ型フリップフロップ２２１の出力端子Ｑの出力がＨｉｇｈでかつ、補正タイミング信号１１２がＬｏｗである場合に、セット補正信号１１４をＬｏｗアクティブで出力する。

Ｄ型フリップフロップ２２０の出力端子Ｑの出力がＨｉｇｈでかつ、Ｄ型フリップフロップ２２１の出力端子Ｑの出力がＨｉｇｈでかつ、補正タイミング信号１１２がＬｏｗである場合に、リセット補正信号１１５をＬｏｗアクティブで出力する。

分周回路１０６の回路構成例を図８（Ａ）に示す。分周回路１０６は、搬送波１０９を分周する。分周回路１０６の分周倍率は、所望のクロック信号１１６の周期の半周期となるように定められる。なお、所望のクロック信号１１６の周期は、搬送波の変調のパルス幅（搬送波中、変調されている部分の幅）の２倍と概略同じになるよう設定される。そのため、分周回路１０６は、ｎ（ｎは自然数）段のフリップフロップ（分周器とも呼ぶ）を有する。ｎ段のフリップフロップの各々は、入力端子に入力される信号の周波数に対して１／２倍の周波数の信号を出力する。

通信方式のＩＳＯ／ＩＥＣ１５６９３では、搬送波１３．５６ＭＨｚでパルス位置変調に用いる変調幅は約９．４４μｓと規定されている。１３．５６ＭＨｚの半周期は、およそ７３．７４ｎｓである。パルス位置変調に用いる変調幅は、１３．５６ＭＨｚの半周期の２５６倍にあたる。従って、フリップフロップを８段縦続接続することでパルス位置変調に用いる変調幅と同じ幅の半パルスを得ることができる。後述する補正回路２３０は１段分の分周機能を有するので、分周回路１０６は、７段構成の分周回路とし、７段構成のＤ型フリップフロップ２４０、Ｄ型フリップフロップ２４１、Ｄ型フリップフロップ２４２、Ｄ型フリップフロップ２４３、Ｄ型フリップフロップ２４４、Ｄ型フリップフロップ２４５、Ｄ型フリップフロップ２４６を有する場合について説明する。

７段構成のＤ型フリップフロップ２４０乃至Ｄ型フリップフロップ２４６は、非同期ネガティブセット付きＤ型フリップフロップを用いる。Ｄ型フリップフロップ２４０乃至Ｄ型フリップフロップ２４４の５段の分周回路は、非同期型分周回路の構成としている。仮に、同期型分周回路の構成とした場合、Ｄ型フリップフロップ２４０のＣＬＫ端子に後続のＤ型フリップフロップ２４１乃至Ｄ型フリップフロップ２４４のＣＬＫ端子を電気的に接続することとなり、消費電力は増大する。消費電力削減のため、Ｄ型フリップフロップ２４０乃至Ｄ型フリップフロップ２４４の５段の分周回路は、非同期型分周回路の構成としたが、消費電力を考慮しないのであれば同期型分周回路の構成としてもよい。

分周回路１０６の７段構成の分周回路のうち、Ｄ型フリップフロップ２４５及びＤ型フリップフロップ２４６の２段の分周回路は、補正回路２３０と同期を取る必要があり、補正判定回路１０８に入力する判定タイミング信号１１３および、補正回路２３０に入力するカウントアップ信号１１９に関連するため、同期型分周回路としている。

１段目のＤ型フリップフロップ２４０から５段目のＤ型フリップフロップ２４４の各々は、前段のＤ型フリップフロップの出力端子ＱＢが、次段のＤ型フリップフロップのＣＬＫ端子に電気的に接続されており、ＣＬＫ端子に入力される信号の立ち上がりのタイミングと同時に、出力端子Ｑ及び出力端子ＱＢから出力する信号が反転する。

６段目のＤ型フリップフロップ２４５と７段目のＤ型フリップフロップ２４６のＣＬＫ端子は５段目のＤ型フリップフロップ２４４の出力端子ＱＢが電気的に接続される。６段目のＤ型フリップフロップ２４５のＤ端子は、６段目のＤ型フリップフロップ２４５の出力端子ＱＢに電気的に接続される。７段目のＤ型フリップフロップ２４６のＤ端子には、６段目のＤ型フリップフロップ２４５の出力端子Ｑの信号と７段目のＤ型フリップフロップ２４６の出力端子Ｑの信号をＥＸＯＲ回路２４７によってＥＸＯＲ演算した信号が入力される。これにより、７段目のＤ型フリップフロップ２４６は、５段目のＤ型フリップフロップ２４４の出力端子ＱＢの信号の立ち上がりに同期した２分周回路を構成する。

６段目のＤ型フリップフロップ２４５の出力端子Ｑの信号と７段目のＤ型フリップフロップ２４６の出力端子Ｑの信号をＯＲ回路２４８に入力し、ＯＲ演算した出力を判定タイミング信号１１３として出力する。６段目のＤ型フリップフロップ２４５の出力端子Ｑの信号と７段目のＤ型フリップフロップ２４６の出力端子Ｑの信号をＡＮＤ回路２４９に入力し、ＡＮＤ演算した出力をカウントアップ信号１１９として出力する。

補正回路２３０の回路構成例を図８（Ｂ）に示す。補正回路２３０は、セット補正信号１１４とリセット補正信号１１５、カウントアップ信号１１９、信号１１７を入力し、クロック信号１１６を生成する。

図８（Ｂ）に示した補正回路２３０は、Ｄ型フリップフロップ２３２、ＥＸＯＲ回路２３１、バッファ２３３を有する。Ｄ型フリップフロップ２３２は、非同期ネガティブセットおよび非同期ネガティブリセット付きＤ型フリップフロップである。

ＥＸＯＲ回路２３１の２つの入力端子のうち、一方の入力端子には、カウントアップ信号１１９が入力され、もう一方の入力端子には、Ｄ型フリップフロップ２３２の出力端子Ｑが電気的に接続される。Ｄ型フリップフロップ２３２のＤ端子にはＥＸＯＲ回路２３１の出力が電気的に接続され、ＣＬＫ端子には信号１１７が入力される。

Ｄ型フリップフロップ２３２のＳ端子にはセット補正信号１１４が入力され、Ｒ端子にはリセット補正信号１１５が入力される。バッファ２３３の入力には、Ｄ型フリップフロップ２３２のＱ端子が電気的に接続され、バッファ２３３の出力をクロック信号１１６として出力する。

ＥＸＯＲ回路２３１およびＤ型フリップフロップ２３２により１段の同期型分周回路を構成する。当該同期型分周回路には、分周回路１０６からのカウントアップ信号１１９、信号１１７が入力されているので分周回路１０６と合わせると８段目の分周回路となる。セット補正信号１１４もしくはリセット補正信号１１５が無い時は、同期型の分周回路として動作する。

セット補正信号１１４がＬｏｗアクティブである場合、Ｄ型フリップフロップ２３２のＱ端子はＨｉｇｈとなり、セット状態となる。Ｄ型フリップフロップ２３２のＱ端子はバッファ２３３に電気的に接続されており、バッファ２３３の出力信号であるクロック信号１１６もＨｉｇｈとなる。また、リセット補正信号１１５がＬｏｗアクティブである場合、Ｄ型フリップフロップ２３２のＱ端子はＬｏｗとなり、リセット状態となる。クロック信号１１６をリセット状態、つまりＬｏｗとする。Ｄ型フリップフロップ２３２のＱ端子はバッファ２３３に電気的に接続されており、バッファ２３３の出力信号であるクロック信号１１６もＬｏｗとなる。

セット補正信号１１４、リセット補正信号１１５によりＤ型フリップフロップ２３２の出力信号を強制的に状態変化させる。これにより得られるクロック信号１１６は間延びした状態にはならず、以降の回路に必要なある程度一定間隔なクロック信号１１６を生成することができる。

本実施の形態は他の実施の形態と自由に組み合わせて実施することができる。

図１に示した本発明の一態様の半導体装置を実際に作製した例を示す。図９は本発明の一態様の半導体装置のレイアウトを示す図であって、フォトマスクのマスク図面に相当する。図９において、図１と同じ部分は同じ符号を用いて示し、説明は省略する。

本実施例は実施の形態と自由に組み合わせて実施することができる。

１００ アンテナ
１０１ 共振用容量素子
１０４ 復調回路
１０５ クロック生成回路
１０６ 分周回路
１０７ 信号生成回路
１０８ 補正判定回路
１０９ 搬送波
１１０ 復調信号
１１１ 同期信号
１１２ 補正タイミング信号
１１３ 判定タイミング信号
１１４ セット補正信号
１１５ リセット補正信号
１１６ クロック信号
１１７ 信号
１１９ カウントアップ信号
２０４ Ｄ型フリップフロップ
２０５ ＡＮＤ回路
２０６ Ｄ型フリップフロップ
２０７ インバータ
２０８ ＮＡＮＤ回路
２０９ ＮＡＮＤ回路
２１０ バッファ
２１１ バッファ
２１２ バッファ
２２０ Ｄ型フリップフロップ
２２１ Ｄ型フリップフロップ
２２２ インバータ
２２３ ＮＡＮＤ回路
２２４ ＯＲ回路
２２５ ＮＡＮＤ回路
２２６ ＯＲ回路
２２７ ＡＮＤ回路
２３０ 補正回路
２３１ ＥＸＯＲ回路
２３２ Ｄ型フリップフロップ
２３３ バッファ
２４０ Ｄ型フリップフロップ
２４１ Ｄ型フリップフロップ
２４２ Ｄ型フリップフロップ
２４３ Ｄ型フリップフロップ
２４４ Ｄ型フリップフロップ
２４５ Ｄ型フリップフロップ
２４６ Ｄ型フリップフロップ
２４７ ＥＸＯＲ回路
２４８ ＯＲ回路
２４９ ＡＮＤ回路
３１３ 初期同期信号
４００ 破線部分
４０１ １００％変調の間
４０２ 波形
４０９ リセット信号

Claims (7)

1. 変調された搬送波を分周してクロック信号を生成するクロック生成回路を有する半導体装置であって、
   搬送波を分周して第１の分周信号を生成する分周回路と、
   前記第１の分周信号を更に分周して第２の分周信号を生成し、且つ前記搬送波が変調されている期間において、前記クロック信号の半周期に対応する期間の間、前記第２の分周信号を反転させる補正をする機能を有する補正回路とを有し、
   前記補正回路は、前記クロック信号の状態に応じて、前記補正を行うか否かを選択する機能を有することを特徴とする半導体装置。
2. 請求項１において、
   前記補正を行うか否かの選択は、前記搬送波及び前記搬送波を復調した復調信号を用いて生成されるセット補正信号及びリセット補正信号を用いて制御されることを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記第１の分周信号の周期は前記クロック信号の周期の半分であることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記搬送波の変調は１００％変調方式と１０％変調方式を切り換えて行われることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   ＩＳＯ／ＩＥＣ１５６９３の通信規格に準拠することを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記分周回路及び前記補正回路はＤ型フリップフロップを有することを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記半導体装置はＲＦＩＤタグであることを特徴とする半導体装置。