JP2022044659A - 半導体装置、非接触電子装置、および周期検出方法 - Google Patents

Abstract

【課題】消費電流を効率的に削減することが可能な新たな方式の周期検出回路を用いた半導体装置、非接触電子装置、および周期検出方法を提供すること。【解決手段】電波を介して受信したデータ信号Ｄａｔａの立ち上がりおよび立ち下がりのいずれか一方のエッジを検出するエッジ検出部（１２）と、隣り合うエッジの区間における、データ信号Ｄａｔａに応じて予め定められた周波数の基準クロック信号の周波数を１／Ｎ（Ｎは２以上の整数）としたＮ分周クロック信号Ｄｉｖ２＿Ｃｌｏｃｋの個数を計数する計数部（１４）と、エッジとＮ分周クロック信号Ｄｉｖ２＿Ｃｌｏｃｋの位相差に応じて定まるＮ分周クロック信号の端数を計数する端数計数部（１８、２０、２２、２４、３０）、と、計数部（１４）による計数値をＮ倍した値と端数とを加算しデータ信号Ｄａｔａの周期として出力する第１の加算部（２８）と、を含む。【選択図】図２

Description

本発明は、半導体装置、非接触電子装置、および周期検出方法、特にＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｅｒ）タグのＰＩＥ（Ｐｕｌｓｅ Ｉｎｔｅｒｖａｌ Ｅｎｃｏｄｉｎｇ）デコード部における周期検出に係る半導体装置、非接触電子装置（ＲＦＩＤタグ）、および周期検出方法に関する。

ＲＦＩＤタグ（ＲＦＩＤチップ）は、例えば、無線により人や物を識別し、管理するために使用される。通常ＲＦＩＤタグには固有の番号が割り振られており、リーダライタとよばれる装置から無線通信により該固有の番号を読み出すことが可能となっている。ＲＦＩＤタグの固有の番号と実物との対応付けはリーダライタ側が行うため、通常ＲＦＩＤタグ自体は複雑な機能は持たない。

上記のようなＲＦＩＤタグの方式についてはいくつかの種類が存在するが、最近では、通信距離が長い等の理由から９００ＭＨｚ帯への注目が高まっている。９００ＭＨｚ帯のＲＦＩＤタグに関する各種仕様は規格として定められており、例えば、「ＥＰＣ Ｇｌｏｂａｌ Ｃｌａｓｓ１ Ｇｅｎｅｒａｔｉｏｎ２（略してＥＰＣ Ｃ１Ｇ２又はＥＰＣ Ｇｅｎ２）」とよばれる規格が広く知られている。一方、ＲＦＩＤタグは、上記のように機能が比較的単純であるものの、例えばバーコードの代替として使用されるため非常に安価であることが求められる。また、通常、リーダライタの発する電波から電力を受けて動作するパッシブ型で構成されるため、低消費電流であることも必要となる。

消費電流の低減を目的としたＲＦＩＤタグの一例として、特許文献１に開示された非接触電子装置が知られている。特許文献１に開示された非接触電子装置は、基準クロックＣＬＫの発振周波数を周波数設定信号ＴＲ＿ＯＳＣ１の値に比例して設定可能な回路を設け、リーダライタから送信された通信速度を規定する信号（ＴＲｃａｌ）を受信した際、このＴＲｃａｌの１周期を例えばＴＲ＿ＯＳＣ１値がＸである基準クロックＣＬＫでカウントし、カウント結果となるＴＲｃａｌカウンタ値を得る。そして、このＴＲｃａｌカウンタ値とＸとを用いて、ＴＲｃａｌカウンタ値を予め定めた設定値Ｙにしたい場合のＴＲ＿ＯＳＣ１値を換算し、この換算値を反映したＣＬＫを用いてリーダライタに向けて返信を行う。

特許文献１では、上記のように通信速度に応じてＣＬＫの発振周波数を可変とする方式を用いたので、通信速度の精度がＣＬＫの周波数設定精度によって定められ、従来よりも低い周波数のＣＬＫを用いることが可能となるとしている。

特開２００８－２８７３８７号公報

ところで、パッシブ型のＲＦＩＤタグでは消費電流が通信距離に反比例するため、消費電流が低ければ低いほど通信距離等の特性が優れたものとなる可能性がある。一方、パッシブ型ＲＦＩＤタグの受信動作時において最大の動作周波数を必要とするのがＰＩＥデコード部であることから、ＲＦＩＤタグのロジック内において消費電流が最大となるのは、一般にＰＩＥデコード部である。すなわち、ＰＩＥデコード部の消費電流を削減することは、パッシブ型のＲＦＩＤタグの特性を改善することに大きく寄与すると考えられる。

ＰＩＥデコード部を構成する回路の中でも、アンテナを介して入力されたデータ信号の周期を検出する周期検出回路は一般に最大周波数のクロックを直接使用しており、この周期検出回路の消費電流を削減することは、パッシブ型のＲＦＩＤタグの特性改善において有効な手段であると考えられる。

図６（ａ）に従来技術に係る周期検出回路８０を示す。図６（ａ）に示すように、周期検出回路８０は、エッジ検出部８２、およびカウンタ８４から構成されている。図６（ａ）、（ｂ）に示すように、エッジ検出部８２にはＤａｔａ（データ）信号とＣｌｏｃｋ（クロック）信号が入力され、入力されたＤａｔａ信号の立ち上がりを検出し、図６（ｂ）に示すように検出のつどＥｎａｂｌｅ信号（立ち上がり検出信号）を発生する。

カウンタ８４は、Ｄａｔａ信号の周期をＣｌｏｃｋ信号の個数でカウントする周期計測回路であり、あるＥｎａｂｌｅ信号によって初期化され、次のＥｎａｂｌｅ信号までのＣｌｏｃｋ信号の個数がカウントされる。図６（ｂ）では、時刻ｔ１でＤａｔａ信号の立ち上がりが検出されたことによりＥｎａｂｌｅ信号（パルス）が発生し、Ｅｎａｂｌｅパルスの立ち下がりの時刻ｔ２においてカウンタ８４から出力（Ｃｏｕｎｔｅｒ ｏｕｔ）が開始されている、すなわちカウント動作が開始されている。時刻ｔ３でＤａｔａ信号が再び立ち上がるとＥｎａｂｌｅパルスが出力され、該Ｅｎａｂｌｅパルスの立ち下がりの時刻ｔ４においてカウントがリセットされている。図６（ｂ）ではＤａｔａ信号の１周期の間にＮ個のＣｌｏｃｋ信号が計数されたので、Ｃｌｏｃｋ信号の周期をＴｃ（秒）とすれば、Ｄａｔａ信号の周期はＮ×Ｔｃ（秒）と求めることができる。

しかしながら、周期検出回路８０は回路的には簡易な構成ではあるが、周波数の高いＣｌｏｃｋ信号を用いて周期を計測するので、消費電流削減という観点からは一定の限界がある。すなわち、図６（ａ）に示すような従来技術に係る周期検出回路８０を用いている限り、大幅な消費電流の削減は期待できない。

この点、特許文献１に開示された非接触電子装置は、クロックのカウント値に基づいて周波数を調整するものではあるが、送信信号の周波数を調整するものであり、周期検出回路８０のようにＰＩＥデコードにおける周波数を調整するものではない。

本発明は、上述した課題を解決するためになされたものであり、消費電流を効率的に削減することが可能な新たな方式の周期検出回路を用いた半導体装置、非接触電子装置、および周期検出方法を提供することを目的とする。

本発明に係る半導体装置は、電波を介して受信したデータ信号の立ち上がりおよび立ち下がりのいずれか一方のエッジを検出するエッジ検出部と、隣り合う前記エッジの区間における、前記データ信号に応じて予め定められた周波数の基準クロック信号の周波数を１／Ｎ（Ｎは２以上の整数）としたＮ分周クロック信号の個数を計数する計数部と、前記エッジと前記Ｎ分周クロック信号の位相差に応じて定まる前記Ｎ分周クロック信号の端数を計数する端数計数部と、前記計数部による計数値をＮ倍した値と前記端数とを加算し前記データ信号の周期として出力する第１の加算部と、を含むものである。

本発明に係る非接触電子装置は、上記の半導体装置と、前記データ信号を含む前記電波を受信するアンテナと、を含むものである。

本発明に係る周期検出方法は、エッジ検出部により、電波を介して受信したデータ信号の立ち上がりおよび立ち下がりのいずれか一方のエッジを検出し、計数部により、隣り合う前記エッジの区間における、前記データ信号に応じて予め定められた周波数の基準クロック信号の周波数を１／Ｎ（Ｎは２以上の整数）としたＮ分周クロック信号の個数を計数し、端数計数部により、前記エッジと前記Ｎ分周クロック信号の位相差に応じて定まる前記Ｎ分周クロック信号の端数を計数し、加算部により、前記計数部による計数値をＮ倍した値と前記端数とを加算して前記データ信号の周期を検出するものである。

本発明によれば、消費電流を効率的に削減することが可能な新たな方式の周期検出回路を用いた半導体装置、非接触電子装置、および周期検出方法を提供することが可能となる。

実施の形態に係るタグの構成の一例を示すブロック図である。 第１の実施の形態に係る周期検出回路の構成の一例を示す回路図である。 第１の実施の形態に係る周期検出回路の動作を示すタイミングチャートである。 第２の実施の形態に係る周期検出回路の構成の一例を示す回路図である。 第２の実施の形態に係る周期検出回路の動作を示すタイミングチャートである。 従来技術に係る周期検出回路の、（ａ）はブロック図、（ｂ）は動作を示すタイミングチャートである。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１を参照して、本実施の形態に係るパッシブ型（受動型）のＲＦＩＤタグ（以下、「タグ」）１００の構成の一例について説明する。図１に示すように、タグ１００は、変復調回路（ＡＳＫ）１０２、整流回路（ＲＣＴ）１０４、クロック回路（ＲＣ）１０６、およびロジック回路（ＬＯＧ）１０８を含んで構成されている。タグ１００は一例として半導体集積回路のチップで構成されており、アンテナ１１０は該チップの外部に接続される。

アンテナ１１０は、リーダライタからの電波を受信し、リーダライタへ電波を送信する。変復調回路１０２は、リーダライタからアンテナ１１０を介して受信したデータを復調し、またタグ１００からリーダライタへ送信するデータを変調する。整流回路１０４は、アンテナ１１０で受信した電波から電力を抽出し、タグ１００の内部回路に供給する。クロック回路１０６は、ＲＣ発振器を含み、整流回路１０４から電力の供給を受けると所定の周波数のクロックを生成し、ロジック回路１０８に供給する。このクロック回路１０６から出力されるクロック信号は、タグ１００内で用いられるクロック信号の基準となるクロック信号（後述のＣｌｏｃｋ信号）となっている。ロジック回路１０８は、タグ１００における通信速度の制御、各種情報の処理等を行う。

次に、図２および図３を参照して、本実施の形態に係る周期検出回路１０について説明する。周期検出回路１０は変復調回路１０２の内部に含まれ、アンテナ１１０で受信したデータ信号（Ｄａｔａ）の周期を検出する。図２（ａ）に示すように、周期検出回路１０は、エッジ検出部１２、カウンタ１４、フリップフロップ（ＦＦ）１６、１８、２０、１加算部２２、加算部２４、２逓倍部２６、加算部２８、およびインバータ３０を含んで構成されている。

エッジ検出部１２にはＤａｔａ（データ）信号とＤｉｖ２＿Ｃｌｏｃｋ（２分周クロック）信号が入力され、エッジ検出部１２は、入力されたＤａｔａ信号の立ち上がりを検出し、図３に示すように検出のつどＥｎａｂｌｅ信号（立ち上がり検出信号）を発生する。
なお、本実施の形態ではエッジ検出部が立ち上がりを検出する形態を例示して説明するが、これに限られず、立ち下がりを検出する形態としてもよい。カウンタ１４は、Ｄａｔａ信号の周期をＤｉｖ２＿Ｃｌｏｃｋ信号の個数でカウントする周期計測回路であり、あるＥｎａｂｌｅ信号によって初期化され、次のＥｎａｂｌｅ信号までのＤｉｖ２＿Ｃｌｏｃｋ信号の個数がカウントされる。ここで、図３に示すように、Ｄｉｖ２＿Ｃｌｏｃｋ信号は、基準クロック信号であるＣｌｏｃｋ信号が図示しない分周器によって１／２の周波数に分周されたクロック信号である。なお、図３に示すＥｎａｂｌｅ＿Ｏ信号とＥｘｐｅｃｔ信号は図２（ａ）の回路に直接関係しない信号であり、Ｅｎａｂｌｅ＿Ｏ信号はＣｌｏｃｋ信号によって発生させた場合のＥｎａｂｌｅ信号を、Ｅｘｐｅｃｔ信号はＤａｔａの１周期におけるＣｌｏｃｋ信号の計数値を各々示している。

本実施の形態に係る周期検出回路１０では、消費電流削減のために、周期の検出に用いるクロックの周波数を基準クロック信号の１／２に落とし（周期を２倍にし）ている。そして、Ｅｎａｂｌｅ信号の区間で示されるＤａｔａ信号の１周期内に、Ｄｉｖ２＿Ｃｌｏｃｋ信号が何個含まれるかカウンタ１４によって計数し、得られた計数値を２倍して基準のクロック信号であるＣｌｏｃｋの個数に換算する。この際、Ｄｉｖ２＿Ｃｌｏｃｋ信号とＣｌｏｃｋ信号の周波数が一致していないことに起因して、正味のＤｉｖ２＿Ｃｌｏｃｋ信号の個数以外に端数について考慮する必要があり、この端数を別途演算して正味の個数に加算する必要がある。

すなわち、Ｄｉｖ２＿Ｃｌｏｃｋの計数の開始時点において、Ｄａｔａ信号（Ｅｎａｂｌｅ信号）の立ち上がりのタイミングが、Ｄｉｖ２＿Ｃｌｏｃｋ信号のハイレベル（以下、「Ｈ」）のタイミングか、ロウレベル（以下、「Ｌ」）のタイミングかによって端数が異なる。つまり、Ｄａｔａ信号とＤｉｖ２＿Ｃｌｏｃｋとの位相差によって端数が異なる。この事情は、Ｄｉｖ２＿Ｃｌｏｃｋの計数の終了時点においても同様である。従って、Ｄｉｖ２＿Ｃｌｏｃｋ信号のカウント値をＣｌｏｃｋ信号のカウント値に換算するためには以下の（式１）に示す演算を行う必要がある。
Ｎ＝Ｎｎ＋Ｆ１＋Ｆ２ ・・・ (式１）
ただし、ＮはＣｌｏｃｋ信号の計数値、ＮｎはＤｉｖ２＿Ｃｌｏｃｋ信号の正味の計数値、Ｆ１はＤａｔａ信号のある立ち上がり（以下、「１回目の立ち上がり」）のタイミングにおける端数（第１の端数）、Ｆ２はＤａｔａ信号の次の立ち上がり（以下、「２回目の立ち上がり」）のタイミングにおける端数（第２の端数）である。

図２（ｂ）は、Ｄａｔａ信号の１回目の立ち上がりのタイミングがＤｉｖ２＿Ｃｌｏｃｋ信号のＨまたはＬに一致した場合、および２回目の立ち上がりのタイミングがＤｉｖ２＿Ｃｌｏｃｋ信号のＨまたはＬに一致した場合の端数を示している。図２（ｂ）から、Ｄｉｖ２＿Ｃｌｏｃｋ信号の正味の計数値に加える端数の合計値は、１、２、３の場合がありえることが分かる。

図２（ａ）に示すように、Ｄｉｖ２＿Ｃｌｏｃｋ信号はフリップフロップ１６によりＤａｔａ信号のタイミングで取り込まれ、ｐｎ＿ｐｒｅ信号とされる（図３の時刻ｔ１）。
ｐｎ＿ｐｒｅ信号は、さらにフリップフロップ１８によってＥｎａｂｌｅ信号のタイミングで識別されｐｎ信号となる（図３の時刻ｔ２）。ｐｎ信号は、さらにフリップフロップ２０によってＥｎａｂｌｅ信号のタイミングで識別され、ｐｎ＿ｄ信号となる。ｐｎ＿ｄ信号は先に入力されたｐｎ信号がシフトしたものである。つまり、フリップフロップ１８と２０によってシフトレジスタが構成されている。

この際、ｐｎ＿ｄ信号がＤａｔａ信号の１回目の立ち上がりのタイミングにおける端数Ｆ１を示す値（１ビット）となっており、ｐｎ信号がＤａｔａ信号の２回目の立ち上りにおける端数Ｆ２を示す値となっている。ただし、ｐｎ信号は１ビット表示（Ｄｉｖ２＿Ｃｌｏｃｋ信号のＨで１、Ｌで０）であるため、インバータ３０によって反転した後１加算部２２によって１を加算し、２ビット表示に変換する（Ｄｉｖ２＿Ｃｌｏｃｋ信号のＨで１、Ｌで２、図２（ｂ）参照）。この変換した値とｐｎ＿ｄ信号とを加算部２４で加算することにより端数の合計値（Ｆ１＋Ｆ２）が算出され、この算出結果を示すｐｎ＿ａｄｄ信号が生成される。

図３に示すように、Ｅｎａｂｌｅ信号の立ち下りのタイミング（時刻ｔ３）において、カウンタ１４によるカウントが開始されている。Ｄａｔａ信号の次の立ち上がりのタイミング（時刻ｔ４）においてｐｎ信号およびｐｎ＿ｄ信号の論理が反転し、Ｅｎａｂｌｅ信号が発生し（時刻ｔ５）、Ｅｎａｂｌｅ信号の立ち下がり（時刻ｔ６）でカウンタ１４によるカウントが終了している。この時、図３に示す例ではカウンタ１４の出力であるＣｏｕｎｔｅｒ＿ｐｒｅ信号は０から４までカウントしている。一方、ｐｎ＿ａｄｄ信号は、一例として、Ｄａｔａ信号の１回目の立ち上がり時点においてＦ１＝１、Ｄａｔａ信号の２回目の立ち上がり時点において（Ｆ１＋Ｆ２）＝３（つまり、Ｆ２＝２）となっている。

その結果、時刻ｔ５までは、カウンタ１４によるカウント値であるＣｏｕｎｔｅｒ ｐｒｅの信号が２逓倍部２６によって２倍にされた信号にＦ１の１が加算され、Ｃｏｕｎｔｅｒ ｏｕｔ信号が１、３、５、７と推移している。一方、時刻ｔ５においてＤａｔａ信号の２回目の立ち上がりのタイミングにおける端数Ｆ２＝２が加算されて（Ｆ１＋Ｆ２）＝３となるので、Ｃｏｕｎｔｅｒ ｏｕｔ信号は１１（４×２＋３）となっている。この結果は、Ｃｌｏｃｋ信号で計数した場合の結果であるＥｘｐｅｃｔ信号の結果１１と一致しており、本実施の形態に係る周期検出回路１０が正しく動作していることが分かる。

以上詳述したように、本実施の形態に係る周期検出回路１０によれば、基準となるクロック信号であるＣｌｏｃｋ信号の１／２の周波数のクロック信号であるＤｉｖ２＿Ｃｌｏｃｋ信号を用いて新たな方式の周期検出回路を構成したので、タグの消費電流を効率的に削減することが可能となった。この際、カウンタの精度が従来技術に係る周期検出回路８０と変わらないことは上記のとおりである。なお、シミュレーションによる比較によれば、周期検出回路１０は周期検出回路８０と比較して３０～４０％の消費電流削減の効果があるという結果を得ている。

［第２の実施の形態］
図４および図５を参照して、本実施の形態に係る周期検出回路１０Ａについて説明する。本実施の形態は、上記実施の形態に係る周期検出回路１０に対してさらに基準のクロック信号であるＣｌｏｃｋ信号を４分周したＤｉｖ４＿Ｃｌｏｃｋ信号を導入し、より精度を向上させつつ、さらなる消費電流の削減を図った形態である。なお、図５に示すＥｎａｂｌｅ＿Ｏ信号とＥｘｐｅｃｔ信号は図４（ａ）の回路に直接関係しない信号であり、Ｅｎａｂｌｅ＿Ｏ信号はＣｌｏｃｋ信号によって発生させた場合のＥｎａｂｌｅ信号を、Ｅｘｐｅｃｔ信号はＤａｔａの１周期におけるＣｌｏｃｋ信号の計数値を各々示している。

図４（ａ）に示すように、周期検出回路１０Ａは、パルス生成部４０、カウンタ４２、フリップフロップ４４、４６、４８、５０、５２、５４、５６、５８、６０、デコーダ６２（ａｄｄ１）、デコーダ６４（ａｄｄ２）、４逓倍部６６、加算部６８、７０、インバータ７２、ＡＮＤ回路７４を含んで構成されている。周期検出回路１０Ａは、Ｄｉｖ４＿Ｃｌｏｃｋ信号でＤａｔａ信号の１周期を計数する。その際、端数Ｆ１、Ｆ２の演算を行い、（式１）に準じてカウンタ４２によるカウント値に加算する。

図４（ａ）および図５に示すように、パルス生成部４０は、Ｄｉｖ２＿Ｃｌｏｃｋ信号を基準にして、Ｄａｔａ信号から、ｃｌｋ＿ｐｎ＿ｐｒｅ信号とｄａｔａ＿ｒ信号を生成する。ｄａｔａ＿ｒ信号はＤｉｖ４＿Ｃｌｏｃｋ信号とともにカウンタ４２に入力され、Ｄａｔａ信号１周期分のＤｉｖ４＿Ｃｌｏｃｋ信号の個数を計数する。Ｄｉｖ４＿Ｃｌｏｃｋは、フリップフロップ４４によって、インバータ７２によって反転されたＤｉｖ２＿Ｃｌｏｃｋ信号のタイミングで識別されてＤｉｖ４＿Ｃｌｏｃｋ信号の位相が１／４周期遅れたｄｉｖ４＿ｄ信号（遅延４分周クロック信号）とされる。

Ｄｉｖ４＿Ｃｌｏｃｋ信号が、フリップフロップ４６によりＤａｔａ信号のタイミングで識別されてｐｎ＿ｐｒｅ［１］信号が生成され、ｄｉｖ４＿ｄ信号が、フリップフロップ４８によりＤａｔａ信号のタイミングで識別されてｐｎ＿ｐｒｅ［０］信号が生成される。一方、ｃｌｋ＿ｐｎ＿ｐｒｅ信号はＡＮＤ回路７４でＤｉｖ２＿Ｃｌｏｃｋによって打ち抜かれてｃｌｋ＿ｐｎ信号が生成される。

ｐｎ＿ｐｒｅ［１］信号がフリップフロップ５０によってｃｌｋ＿ｐｎ信号のタイミングで識別されてｐｎ［１］信号が生成され、ｐｎ＿ｐｒｅ［０］信号がフリップフロップ５２によってｃｌｋ＿ｐｎ信号のタイミングで識別され、ｐｎ［０］信号が生成される。
一方、Ｄｉｖ４＿Ｃｌｏｃｋ信号がフリップフロップ５４によってｃｌｋ＿ｐｎ信号のタイミングで識別され、ｐｎ＿ｓｅｌ［０］信号が生成される。

ｐｎ［１］信号、ｐｎ［０］信号（両者をまとめてｐｎ［１：０］と表記する場合がある）、およびｐｎ＿ｓｅｌ［０］信号はデコーダ６２に入力される。ｐｎ［１：０］信号およびｐｎ＿ｓｅｌ［０］信号は、Ｄａｔａ信号の２回目の立ち上がりのタイミングにおける端数Ｆ２を算出するための信号（第２の値の組み合わせ）である。すなわち、これらの信号の位相差関係によって端数Ｆ２が変化し、これらの信号はデコーダ６２によってデコードされて端数Ｆ２を生成する。図４（ｂ）は、デコーダ６２のデコードルールを示している。図４（ｂ）に示すように、デコーダ６２の出力は０から４まで０．５刻み値をとりえるので、デコーダ６２の出力は３ビットとされている。

さらに、ｐｎ［１］信号がフリップフロップ５６によってｃｌｋ＿ｐｎ信号のタイミングで識別されてｐｎ＿ｄ［１］信号が生成され、ｐｎ［０］信号がフリップフロップ５８によってｃｌｋ＿ｐｎ信号のタイミングで識別されてｐｎ＿ｄ［０］信号が生成され、ｐｎ＿ｓｅｌ［０］信号がフリップフロップ６０によってｃｌｋ＿ｐｎのタイミングで識別されてｐｎ＿ｓｅｌ［１］信号が生成される。以下、ｐｎ＿ｄ［１］信号とｐｎ＿ｄ［０］信号とをまとめてｐｎ＿ｄ［１：０］信号という場合があり、ｐｎ＿ｓｅｌ［０］信号とｐｎ＿ｓｅｌ［１］信号とをまとめてｐｎ＿ｓｅｌ［１：０］信号（選択信号）という場合がある。ｐｎ＿ｄ［１：０］信号およびｐｎ＿ｓｅｌ［１］信号は、各々ｐｎ［１：０］信号およびｐｎ＿ｓｅｌ［０］信号をシフトさせたものとなっている。つまり、フリップフロップ５０、５２、５４の組とフリップフロップ５６、５８、６０の組とでシフトレジスタが構成されている。

ｐｎ＿ｄ［１：０］信号およびｐｎ＿ｓｅｌ［1］信号は、Ｄａｔａ信号の１回目の立ち上がりのタイミングにおける端数Ｆ１を算出するための信号（第１の値の組み合わせ）である。すなわち、これらの信号の位相差関係によって端数Ｆ１が変化し、これらの信号はデコーダ６４によってデコードされて端数Ｆ１を生成する。図４（ｃ）は、デコーダ６４のデコードルールを示している。図４（ｃ）に示すように、デコーダ６４の出力は０から４まで０．５刻み値をとりえるので、デコーダ６４の出力は３ビットとされている。

図５に示すように、本例では時刻ｔ１でＤａｔａ信号が立ち上がっている。このＤａｔａ信号の立ち上がりに同期して時刻ｔ２でｃｌｋ＿ｐｎパルスが発生し、ｐｎ［１：０］信号が生成されている。本例ではｐｎ［１：０］＝ｂ１１（バイナリ１１）の例を示している。時刻ｔ３で再びＤａｔａ信号が立ち上がると時刻ｔ４でｃｌｋ＿ｐｎパルスが発生し、ｐｎ［１：０］の値がｐｎ＿ｄ［１：０］にシフトし、ｐｎ［１：０］の値は新たにｂ００となっている。

このとき、本例ではｐｎ＿ｓｅｌ［１：０］の値がｐｎ＿ｓｅｌ［１：０］＝ｂ０１であることから、図４（ｂ）においてｐｎ＿ｓｅｌ［０］＝１、ｐｎ［１：０］＝００の行を参照して、デコーダ６２のデコード値はａｄｄ１＝１．５、つまりＦ２＝１．５とされる。一方、図４（ｃ）においてｐｎ＿ｓｅｌ［１］＝０、ｐｎ＿ｄ［１：０］＝１１の行を参照して、デコーダ６４のデコード値はａｄｄ２＝０．５、つまりＦ１＝０．５とされる。

デコーダ６２のデコード値とデコーダ６４のデコード値とは加算部６８で加算されてｐｎ＿ａｄｄ信号となるが、図５に示すように、本例ではｐｎ＿ａｄｄ信号の値は２（＝Ｆ１＋Ｆ２＝０．５＋１．５）となっている。

一方、カウンタ４２によってＤａｔａ信号の立ち上がりから次の立ち上がりまでの正味のＤｉｖ４＿Ｃｌｏｃｋ信号の個数（（式１）におけるＮｎ）が計数され図５に示すＣｏｕｎｔｅｒ信号が生成されている。本例では、０、１、２と２まで計数されている、つまり、（式１）におけるＮｎがＮｎ＝２となっている。Ｃｏｕｎｔｅｒ信号は４逓倍部６６で４倍の値に変換された後、加算部７０によって上記のｐｎ＿ａｄｄ信号と加算されてＣｏｕｎｔｅｒ ｏｕｔ信号が生成される。本例ではＣｏｕｎｔｅｒ ｏｕｔの値は１０（＝２×４＋２）となっている。この値は、図５に示すように、基準クロック信号であるＣｌｏｃｋ信号によってＤａｔａ信号の１周期を計数したＥｘｐｅｃｔ信号による計数値１０と一致している。

以上詳述したように、本実施の形態に係る周期検出回路１０Ａによれば、基準となるクロック信号であるＣｌｏｃｋ信号の１／４の周波数のクロック信号であるＤｉｖ４＿Ｃｌｏｃｋ信号を用いて新たな方式の周期検出回路を構成したので、タグの消費電流をさらに効率的に削減することが可能となる。この際、カウンタの精度が従来技術に係る周期検出回路８０と変わらないことは上記のとおりである。なお、シミュレーションによる比較によれば、周期検出回路１０Ａは周期検出回路８０と比較して５０％の消費電流削減の効果があるという結果を得ている。

１０、１０Ａ 周期検出回路
１２ エッジ検出部
１４ カウンタ
１６、１８、２０ フリップフロップ
２２ １加算部
２４ 加算部
２６ ２逓倍部
２８ 加算部
３０ インバータ
４０ パルス生成部
４２ カウンタ
４４、４６、４８、５０、５２、５４、５６、５８、６０ フリップフロップ
６２ デコーダ（ａｄｄ１）
６４ デコーダ（ａｄｄ２）
６６ ４逓倍部
６８、７０ 加算部
７２ インバータ
７４ ＡＮＤ回路
８０ 周期検出回路
８２ エッジ検出部
８４ カウンタ
１００ タグ
１０２ 変復調回路（ＡＳＫ）
１０４ 整流回路（ＲＣＴ）
１０６ クロック回路（ＲＣ）
１０８ ロジック回路（ＬＯＧ）
１１０ アンテナ
Ｆ１、Ｆ２ 端数

Claims (3)

1. 電波を介して受信したデータ信号の立ち上がりおよび立ち下がりのいずれか一方のエッジを検出するエッジ検出部と、
   隣り合う前記エッジの区間における、前記データ信号に応じて予め定められた周波数の基準クロック信号の周波数を１／Ｎ（Ｎは２以上の整数）としたＮ分周クロック信号の個数を計数する計数部と、
   前記エッジと前記Ｎ分周クロック信号の位相差に応じて定まる前記Ｎ分周クロック信号の端数を計数する端数計数部と、
   前記計数部による計数値をＮ倍した値と前記端数とを加算し前記データ信号の周期として出力する第１の加算部と、
   を含み、
   前記端数計数部は、隣り合う前記エッジの最初のエッジと前記Ｎ分周クロック信号との位相差に応じて定まる第１の端数と、隣り合う前記エッジの次のエッジと前記Ｎ分周クロック信号との位相差に応じて定まる第２の端数とを加算する第２の加算部とを備え、
   前記端数計数部は、前記第１の端数を示す信号と前記第２の端数を示す信号とを順番に保持するシフトレジスタを備え、
   Ｎの値が４であり、
   ４分周クロック信号の位相を１／４周期遅延させた遅延４分周クロック信号を生成する第１の生成部と、
   前記エッジのタイミングと同期させて前記４分周クロック信号から選択信号を生成する第２の生成部と、をさらに含み
   前記シフトレジスタは、前記４分周クロック信号、前記遅延４分周クロック信号、および前記選択信号の各々の前記最初のエッジのタイミングにおける前記データ信号との位相関係を示す第１の値の組み合わせと、前記４分周クロック信号、前記遅延４分周クロック信号、および前記選択信号の各々の前記次のエッジのタイミングにおける前記データ信号との位相関係を示す第２の値の組み合わせとを出力し、
   前記端数計数部は、前記第１の値の組み合わせをデコードして前記第１の端数を算出する第１のデコード部、および前記第２の値の組み合わせをデコードして前記第２の端数を算出する第２デコード部を備える
   半導体装置。
2. 前記半導体装置は、前記半導体装置によって検出された前記データ信号の周期を用いて前記データ信号を復調する復調部、および前記電波から生成された電力により前記基準クロック信号を発生するクロック信号発生部をさらに含む
   請求項１に記載の半導体装置。
3. 請求項１又は請求項２に記載の半導体装置と、
   前記データ信号を含む前記電波を受信するアンテナと、
   を含む非接触電子装置。

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