JP7040897B2 - 半導体装置、非接触電子装置、および周期検出方法 - Google Patents
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Description
図1を参照して、本実施の形態に係るパッシブ型(受動型)のRFIDタグ(以下、「タグ」)100の構成の一例について説明する。図1に示すように、タグ100は、変復調回路(ASK)102、整流回路(RCT)104、クロック回路(RC)106、およびロジック回路(LOG)108を含んで構成されている。タグ100は一例として半導体集積回路のチップで構成されており、アンテナ110は該チップの外部に接続される。
なお、本実施の形態ではエッジ検出部が立ち上がりを検出する形態を例示して説明するが、これに限られず、立ち下がりを検出する形態としてもよい。カウンタ14は、Data信号の周期をDiv2_Clock信号の個数でカウントする周期計測回路であり、あるEnable信号によって初期化され、次のEnable信号までのDiv2_Clock信号の個数がカウントされる。ここで、図3に示すように、Div2_Clock信号は、基準クロック信号であるClock信号が図示しない分周器によって1/2の周波数に分周されたクロック信号である。なお、図3に示すEnable_O信号とExpect信号は図2(a)の回路に直接関係しない信号であり、Enable_O信号はClock信号によって発生させた場合のEnable信号を、Expect信号はDataの1周期におけるClock信号の計数値を各々示している。
N=Nn+F1+F2 ・・・ (式1)
ただし、NはClock信号の計数値、NnはDiv2_Clock信号の正味の計数値、F1はData信号のある立ち上がり(以下、「1回目の立ち上がり」)のタイミングにおける端数(第1の端数)、F2はData信号の次の立ち上がり(以下、「2回目の立ち上がり」)のタイミングにおける端数(第2の端数)である。
pn_pre信号は、さらにフリップフロップ18によってEnable信号のタイミングで識別されpn信号となる(図3の時刻t2)。pn信号は、さらにフリップフロップ20によってEnable信号のタイミングで識別され、pn_d信号となる。pn_d信号は先に入力されたpn信号がシフトしたものである。つまり、フリップフロップ18と20によってシフトレジスタが構成されている。
図4および図5を参照して、本実施の形態に係る周期検出回路10Aについて説明する。本実施の形態は、上記実施の形態に係る周期検出回路10に対してさらに基準のクロック信号であるClock信号を4分周したDiv4_Clock信号を導入し、より精度を向上させつつ、さらなる消費電流の削減を図った形態である。なお、図5に示すEnable_O信号とExpect信号は図4(a)の回路に直接関係しない信号であり、Enable_O信号はClock信号によって発生させた場合のEnable信号を、Expect信号はDataの1周期におけるClock信号の計数値を各々示している。
一方、Div4_Clock信号がフリップフロップ54によってclk_pn信号のタイミングで識別され、pn_sel[0]信号が生成される。
12 エッジ検出部
14 カウンタ
16、18、20 フリップフロップ
22 1加算部
24 加算部
26 2逓倍部
28 加算部
30 インバータ
40 パルス生成部
42 カウンタ
44、46、48、50、52、54、56、58、60 フリップフロップ
62 デコーダ(add1)
64 デコーダ(add2)
66 4逓倍部
68、70 加算部
72 インバータ
74 AND回路
80 周期検出回路
82 エッジ検出部
84 カウンタ
100 タグ
102 変復調回路(ASK)
104 整流回路(RCT)
106 クロック回路(RC)
108 ロジック回路(LOG)
110 アンテナ
F1、F2 端数
Claims (4)
- 電波を介して受信したデータ信号の立ち上がりおよび立ち下がりのいずれか一方のエッジを検出するエッジ検出部と、
隣り合う前記エッジの区間における、前記データ信号に応じて予め定められた周波数の基準クロック信号の周波数を1/N(Nは2以上の整数)としたN分周クロック信号の個数を計数する計数部と、
前記エッジと前記N分周クロック信号の位相差に応じて定まる前記N分周クロック信号の端数を計数する端数計数部と、
前記計数部による計数値をN倍した値と前記端数とを加算し前記データ信号の周期として出力する第1の加算部と、
を含み、
前記端数計数部は、隣り合う前記エッジの最初のエッジと前記N分周クロック信号との位相差に応じて定まる第1の端数と、隣り合う前記エッジの次のエッジと前記N分周クロック信号との位相差に応じて定まる第2の端数とを加算する第2の加算部とを備える
半導体装置。 - 前記端数計数部は、前記第1の端数を示す信号と前記第2の端数を示す信号とを順番に保持するシフトレジスタを備える請求項1に記載の半導体装置。
- Nの値が2であり、
前記第2の加算部は、前記第2の端数を反転して1を加えた後前記第1の端数と加算する
請求項1または請求項2に記載の半導体装置。 - エッジ検出部により、電波を介して受信したデータ信号の立ち上がりおよび立ち下がりのいずれか一方のエッジを検出し、
計数部により、隣り合う前記エッジの区間における、前記データ信号に応じて予め定められた周波数の基準クロック信号の周波数を1/N(Nは2以上の整数)としたN分周クロック信号の個数を計数し、
端数計数部により、前記エッジと前記N分周クロック信号の位相差に応じて定まる前記N分周クロック信号の端数を計数し、
前記端数計数部が備える第2の加算部により、隣り合う前記エッジの最初のエッジと前記N分周クロック信号との位相差に応じて定まる第1の端数と、隣り合う前記エッジの次のエッジと前記N分周クロック信号との位相差に応じて定まる第2の端数とを加算し、
加算部により、前記計数部による計数値をN倍した値と前記端数とを加算して前記データ信号の周期を検出する
周期検出方法。
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