JP2008295035A

JP2008295035A - クロック信号生成回路、及び半導体装置

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Publication number: JP2008295035A
Application number: JP2008111133A
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Inventors: Masami Endo; 正己遠藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-04-27
Filing date: 2008-04-22
Publication date: 2008-12-04
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Abstract

【課題】無線通信可能な半導体装置において、クロック信号を生成するための基準クロック信号が周期ごとに異なる周波数であった場合においても、安定したクロック信号を生成する。
【解決手段】入力された信号のエッジを検出し、同期信号を生成するエッジ検出回路と、基準となるクロック信号を生成する基準クロック信号生成回路と、同期信号に従って基準クロック信号の立ち上がりのエッジ数をカウントするカウンタ回路と、カウントした値からクロック信号のデューティー比を選択するデューティー比選択回路と、前記選択されたデューティー比のクロック信号を生成する分周回路と、を有する。
【選択図】図１

Description

本発明はクロック信号を生成する回路に関する。また、そのようなクロック信号を生成する回路を搭載する半導体装置に関する。

近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた半導体装置（ＲＦＩＤタグ、無線タグ、ＩＤタグ、ＲＦタグともいわれる）が脚光を浴びている。この半導体装置は、無線通信装置（リーダライタ、携帯電話、またはパーソナルコンピュータなど、無線による通信が可能であるもの）を使った送受信回路などと通信信号の授受により、データを書き込む、またはデータを読み出す等のデータの送受信を非接触で行うことができる。

無線信号によりデータの送受信を行う半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない場合がある。一方、無線通信装置を用いて非接触でデータの送受信を行う方式では、半導体装置のデータを無線で読み取るため、無線による通信信号が遮蔽物を通過するのであれば、遮蔽物があっても読み取ることができる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている。このように、無線通信によりデータの送受信を行う小型の半導体装置により人や物を識別、管理する仕組みはＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれ、ＩＴ化社会の基盤技術として注目が高まっている。（例えば特許文献１）
特開平１１−２２５０９１号公報

無線通信装置と半導体装置で信号の送受信を行う場合において、無線通信装置と半導体装置とで異なるクロック信号を用いることも可能である。しかしながら異なるクロック信号を用いた場合、各装置から出力されるデータは、各装置のクロックに同期しているため、無線通信装置から出力された受信信号の立ち下がりと半導体装置内のクロックの立ち上がりが同期した場合に次の受信信号の立ち下がりまでの期間において半導体装置のクロックのデューティー比が変化してしまい、信号のセットアップ時間、ホールド時間が一定にならない問題がある。

また、クロック信号を生成する回路としては、ＰＬＬ回路が挙げられる。ＰＬＬ回路は、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）回路などの電圧制御発振回路を用いて発振周波数を制御することができる。しかし、外部に設けられた電源を利用するパッシブ型の半導体装置などにクロック信号生成回路を用いる場合、例えばＶＣＯ回路を省いた消費電力の小さいものが求められているが、消費電力の小さいクロック信号生成回路を用いる場合、消費電力が小さくなる分、周波数が一定であるクロック信号を生成することは困難となる。

なお、本明細書では、信号が低電位から高電位に変化することを立ち上がりという。また、信号が高電位から低電位に変化することを立ち下がりという。

また、本明細書において、立ち上がり時または立ち下がり時における電位の変化点をエッジという。

ここで、従来のクロック信号の生成方法について説明する。無線通信号装置などの外部回路から半導体装置に送られた一定間隔の周期である同期信号の期間にリングオシレータなどの基準クロック信号生成回路から出力された基準クロック信号のエッジの数をカウンタ回路などを用いてカウントし、カウントした値を分周回路などを用いて決められたパルス数のクロック信号を生成するために必要な数で割った値を基にクロック信号を生成する。このとき、カウントした値を前記の数で割った余りは、クロック信号が生成されない期間となり、カウント値によっては各クロック信号の前半の周期と後半の周期とではロウ期間の長さが異なってしまう。

ここで一周期とは、同期信号において、初期状態をハイ状態とし、Ｎ番目（Ｎは自然数）の立ち下がりから次のＮ＋１番目の立ち下がりまでの期間を示す。

なお、本明細書において、ハイ状態とは信号の立ち上がりの状態を表し、ロウ状態とは信号の立ち下がりの状態を表す。

さらに従来のクロック信号生成回路の動作について、図１１のタイミングチャート図を用いて説明する。

まず、基準クロック信号生成回路からの基準クロック信号２１０１及び同期信号２１０２を用いて、カウンタ回路において同期信号２１０２の一周期における基準クロック信号２１０１のエッジの数をカウントする。

カウント値２１０３は、基準クロック信号２１０１においてエッジの数をカウントし、同期信号２１０２に従ってカウント値をリセットすることにより、得られた値である。

第１のクロック信号２１０４及び第２のクロック信号２１０５は、カウント値を基に生成された２相クロック信号である。このとき第１のクロック信号２１０４及び第２のクロック信号２１０５のデューティー比は１：３である。また、期間２００４は第１のクロック信号２１０４のハイ状態の期間（以下ハイ期間）であり、期間２００５は第１のクロック信号２１０４のロウ状態の期間（以下ロウ期間）である。また、デューティー比１：３のうち、１に該当する期間が期間２００４であり、３に該当する期間が期間２００５である。このように第１のクロック信号２１０４及び第２のクロック信号２１０５のデューティー比は１：３であるが、分周時に余りのロウ期間が発生してしまうため、周期毎において各ロウ期間の長さが異なってしまう。

また、制御信号２１０６は、第１のクロック信号２１０４及び第２のクロック信号２１０５を基に生成された信号であり、初期状態をロウ状態として、第１のクロック信号２１０４の立ち上がりに従ってハイ状態となり、第２のクロック信号２１０５の立ち上がりに従ってロウ状態となる。このとき、第１のクロック信号２１０４及び第２のクロック信号２１０５から生成された制御信号２１０６のＮ番目（Ｎは自然数）の周期を２００９、Ｎ＋１番目の周期を２０１０とする。

図１１に示すように、第１のクロック信号２１０４及び第２のクロック信号２１０５を基に生成された制御信号２１０６は、信号周期２００９と信号周期２０１０とで異なった周波数を有する信号となる。このとき、信号周期２０１０におけるロウ期間２００７は、信号周期２００９におけるロウ期間２００６の１．７５倍である。

このように、生成されたクロック信号は、周期毎に各ロウ期間の差が大きい信号となってしまうため、クロック信号により生成される制御信号を用いて回路を動作させる場合において、正確な動作を行うことは困難である。

本発明は、上記の問題を鑑みなされたもので、各周期において基準クロック信号の周波数が変化する場合においても、期間において変化の少ないクロック信号を生成することが可能なクロック信号生成回路を提供することを課題とする。

上記課題を達成する手段として、本発明は、受信した信号の周波数に従って最適なデューティー比を選択してクロック信号を生成するクロック信号生成回路である。

具体的には、本発明の一は、入力された信号のエッジを検出するエッジ検出回路と、基準クロック信号を生成する基準クロック信号生成回路と、エッジ検出回路から入力された信号に従って基準クロック信号のエッジの数をカウントするカウンタ回路と、カウンタ回路における基準クロック信号のカウント値に従って所定のデューティー比を選択するデューティー比選択回路と、基準クロック信号を分周し、デューティー比選択回路により選択されたデューティー比であるクロック信号を生成する分周回路と、を有するクロック信号生成回路である。

本発明の一は、入力された信号のエッジを検出するエッジ検出回路と、基準クロック信号を生成する基準クロック信号生成回路と、エッジ検出回路から入力された信号に従って基準クロック信号のエッジの数をカウントするカウンタ回路と、カウンタ回路における基準クロック信号のカウント値に従って第１と第２のデューティー比を選択するデューティー比選択回路と、基準クロック信号を分周し、デューティー比選択回路により選択された第１のデューティー比である第１のクロック信号及びデューティー比選択回路により選択された第２のデューティー比である第２のクロック信号を生成する分周回路と、を有するクロック信号生成回路である。

本発明の一において、前記第１と第２のデューティー比は同じとしてもよい。

本発明において、デューティー比選択回路は、複数のデューティー比のデータが記憶された記憶部と、カウンタ回路から入力されたカウント値を判定し、カウント値に基づいて記憶部から一つのデューティー比のデータを選択し、分周回路に出力するデューティー比選択部と、を有する構成としてもよい。

本発明において、エッジ検出回路は、カウンタ回路、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＥＸＯＲ回路、及びＥＸ−ＮＯＲ回路のいずれかを組み合わせた構成としてもよい。

本発明の一は、上記記載のクロック信号生成回路を備えた半導体装置であって、信号の送受信を行うことができ、受信した信号から電源電圧を生成するＲＦ回路と、クロック信号生成回路により生成されたクロック信号を用いて演算処理を行うロジック回路と、を有することを特徴とする半導体装置である。

本発明のクロック信号生成回路により、基準クロック信号の周波数が変化する場合においても、一周期間において変化の少ないクロック信号を生成することができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。

（実施の形態１）
本実施の形態では、本発明のクロック信号生成回路の構成及び動作について説明する。

まず本発明のクロック信号生成回路の構成について図１を用いて説明する。

図１に示すように、半導体装置１００は、Ａ／Ｄ変換回路１０１、クロック信号生成回路１０２、及びロジック回路１０３を有する。

Ａ／Ｄ変換回路１０１は、無線通信装置からなど、外部から受信したアナログデータ信号をデジタルデータの信号に変換する機能を有する。

クロック信号生成回路１０２は、エッジ検出回路１０４、基準クロック信号生成回路１０５、カウンタ回路１０６、デューティー比選択回路１０７、及び分周回路１０８を有する。

エッジ検出回路１０４は、Ａ／Ｄ変換回路１０１及びカウンタ回路１０６に電気的に接続され、カウンタ回路１０６は、エッジ検出回路１０４、基準クロック信号生成回路１０５及びデューティー比選択回路１０７に電気的に接続され、デューティー比選択回路１０７は、Ａ／Ｄ変換１０１、基準クロック信号生成回路１０５、カウンタ回路１０６及び分周回路１０８に電気的に接続される。また、基準クロック信号生成回路１０５は、カウンタ回路１０６、デューティー比選択回路１０７及び分周回路１０８に電気的に接続される。

エッジ検出回路１０４は、受信した信号のエッジを検出する回路である。エッジ検出回路１０４としては、カウンタ回路、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＥＸＯＲ回路、及びＥＸ−ＮＯＲ回路等の判定回路のいずれかを組み合わせたものを用いることができる。

基準クロック信号生成回路１０５は、クロック信号１１５を生成するために用いられる所定の周波数を有する基準クロック信号１１２を生成する機能を有する。基準クロック信号生成回路１０５としては、例えばリングオシレータなどを用いることができる。

カウンタ回路１０６は、基準クロック信号１１２におけるエッジの数を計数し、エッジ検出回路１０４から入力される同期信号１１１に従ってカウントした値をリセットし、生成されたカウント値のデータ信号をデューティー比選択回路１０７に出力する。

デューティー比選択回路１０７は、カウンタ回路１０６におけるカウント値に従って所定のデューティー比を選択する機能を有する。具体的には、デューティー比選択回路１０７は、複数のデューティー比のデータが格納された記憶部、及びカウンタ回路１０６におけるカウント値に従って複数のデューティー比のデータからデューティー比を選択するデューティー比選択部を有する。

分周回路１０８は、基準クロック信号生成回路１０５により生成された基準クロック信号１１２、及びデューティー比選択回路１０７により選択されたデューティー比のデータから、クロック信号を生成する機能を有する。

ロジック回路１０３は、入力されたクロック信号から制御信号を生成する。ロジック回路１０３は、制御信号に従って動作を行う。

次に本実施の形態のクロック信号生成回路の動作について、図２を用いて説明する。

まず変換処理２０１として、無線通信装置などから入力されたアナログ信号１０９をＡ／Ｄ変換回路によりデジタル信号１１０に変換し、デジタル信号１１０をエッジ検出回路１０４に出力する。

次にエッジ検出処理２０２として、エッジ検出回路１０４により、入力されたデジタル信号１１０のエッジを検出し、同期信号１１１を生成し、カウンタ回路１０６に出力する。このときエッジが検出できない場合には、再変換処理２０３として、カウンタ回路１０６の値をカウントし、再びＡ／Ｄ変換回路１０１にてアナログ信号をデジタル信号に変換する。

次にカウント処理２０４として、カウンタ回路１０６により、基準クロック信号生成回路１０５から入力された基準クロック信号１１２のエッジの数をカウントする。さらにエッジ検出回路１０４から入力された同期信号１１１に従ってカウンタ回路１０６におけるカウント値は、リセットされ、カウント開始からリセットされるまでのカウント値のデータ信号をデューティー比選択回路１０７に出力する。

次にカウント値判定処理２０５として、デューティー比選択回路１０７によりカウンタ回路１０６から入力されたカウント値を判定し、判定されたカウント値に従って、複数のデューティー比の信号波形のデータから所定のデューティー比のデータを選択し、当該デューティー比の信号波形のデータ信号として分周回路１０８に出力する。なお、本実施の形態では、カウント値が７から１０のいずれかである場合について説明する。また、カウント値が判定用に設定された値以外の場合には、デューティー比選択回路１０７においてデューティー比の設定ができないため、再変換処理２０６として、再びＡ／Ｄ変換回路１０１において、アナログ信号をデジタル信号に変換する。

次にクロック信号生成処理２０７として、分周回路１０８により、入力された信号波形のデータ信号に従って、基準クロック信号１１２を分周し、所定のデューティー比及び所定のエッジ数であるクロック信号１１５を生成し、ロジック回路１０３に出力する。

最後に制御信号生成処理２０８として、ロジック回路１０３により入力されたクロック信号１１５のＮ番目（Ｎは自然数）の立ち上がりでハイ状態となり、Ｎ＋１番目の立ち上がりでロウ状態となる制御信号を生成し、この制御信号を用いてロジック回路１０３内の各回路を動作させる。

なお、本実施の形態において、カウント値が７から１０のいずれかの場合について説明したが、その他の値の場合についてもデューティー比選択回路１０７において、予め格納するデータを変更すれば本実施の形態のクロック信号生成回路を適用することができる。

次に本実施の形態におけるクロック信号生成回路において、それぞれのカウント値で生成される信号のタイミングについて図３から図６までを用いて説明する。図３から図６までは、基準クロック信号１１２、同期信号１１１、カウント値１１３、クロック信号１１５、及び制御信号１１８のタイミングについて示したものである。

まずカウンタ回路１０６において、カウント値が７であった場合について図３に示す。

カウント値が７の場合、クロック信号１１５は、カウント値を基にデューティー比選択回路１０７において選択されたデューティー比の信号波形のデータに従って生成される。このとき、クロック信号１１５のデューティー比（ハイ期間４０４とロウ期間４０５の割合）は、１：３である。

制御信号１１８は、ロジック回路１０３において生成され、クロック信号１１５のＮ番目（Ｎは自然数）の立ち上がりのタイミングでハイ状態となり、Ｎ＋１番目の立ち上がりのタイミングでロウ状態となる。このとき、制御信号１１８のＮ番目（Ｎは自然数）の信号周期４０９におけるロウ期間４０６と、Ｎ＋１番目の信号周期４１０におけるロウ期間４０７の長さは等しくなる。

次にカウンタ回路１０６において、カウント値が８であった場合について図４に示す。

カウント値が８の場合、クロック信号１１５は、カウント値を基にデューティー比選択回路１０７において選択されたデューティー比の信号波形のデータに従って生成される。このとき、クロック信号１１５のデューティー比（ハイ期間５０４とロウ期間５０５の割合）は、１：３である。

制御信号１１８は、ロジック回路１０３において生成され、クロック信号１１５のＮ番目（Ｎは自然数）の立ち上がりのタイミングでハイ状態となり、Ｎ＋１番目の立ち上がりのタイミングでロウ状態となる。このとき、制御信号１１８のＮ番目（Ｎは自然数）の信号周期５０９におけるロウ期間５０６と、Ｎ＋１番目の信号周期５１０におけるロウ期間５０７の長さは等しくなる。

次にカウンタ回路１０６において、カウント値が９であった場合について図５に示す。

カウント値が９の場合、クロック信号１１５は、カウント値を基にデューティー比選択回路１０７において選択されたデューティー比の信号波形のデータに従って生成される。このとき、クロック信号１１５のデューティー比（ハイ期間６０４とロウ期間６０５の割合）は、１：４である。

制御信号１１８は、ロジック回路１０３において生成され、クロック信号１１５のＮ番目（Ｎは自然数）の立ち上がりのタイミングでハイ状態となり、Ｎ＋１番目の立ち上がりのタイミングでロウ状態となる。このとき、制御信号１１８のＮ番目（Ｎは自然数）の信号周期６０９におけるロウ期間６０６と、Ｎ＋１番目の信号周期６１０におけるロウ期間６０７の長さは等しくなる。

次にカウンタ回路１０６において、カウント値が１０であった場合について図６に示す。

カウント値が１０の場合、クロック信号１１５は、カウント値を基にデューティー比選択回路１０７において選択されたデューティー比の信号波形のデータに従って生成される。このとき、クロック信号１１５のデューティー比（ハイ期間７０４とロウ期間７０５の割合）は、１：４である。

制御信号１１８は、ロジック回路１０３において生成され、クロック信号１１５のＮ番目（Ｎは自然数）の立ち上がりのタイミングでハイ状態となり、Ｎ＋１番目の立ち上がりのタイミングでロウ状態となる。このとき、制御信号１１８のＮ番目（Ｎは自然数）の信号周期７０９におけるロウ期間７０６と、Ｎ＋１番目の信号周期７１０におけるロウ期間７０７の長さは等しくなる。

以上のように、本実施の形態のクロック信号生成回路により、一定のカウント値でない場合においても、デューティー比選択回路において各カウント値毎に最適なデューティー比を選択してクロック信号を生成することができる。よって基準クロック信号の周波数が変化する場合においても、一周期間の各ロウ期間の長さの差が小さい最適なクロック信号を生成することができ、また、当該クロック信号を用いることにより、各回路における動作をより正確なタイミングで行うことができるため、誤動作を少なくすることができる。

さらにクロック信号を生成するための基準クロック信号の周波数を低く設定することができ、低消費電力の基準クロック信号生成回路を用いることができるため、消費電力を低減することができる。

（実施の形態２）
本実施の形態では複数のクロック信号を生成する場合におけるクロック信号生成回路で２相クロック信号を生成する場合について説明する。回路構成のブロック図については、実施の形態１の図１と同じであるため、実施の形態１で述べた説明を援用する。

本実施の形態のクロック信号生成回路の動作について、図１、２を用いて説明する。

まず変換処理２０１として、無線通信装置などから入力されたアナログ信号をＡ／Ｄ変換回路１０１によりデジタル信号に変換し、デジタル信号をエッジ検出回路１０４に出力する。

次にエッジ検出処理２０２として、エッジ検出回路１０４により、入力されたデジタル信号のエッジを検出し、同期信号１１１を生成し、カウンタ回路１０６に出力する。このときエッジが検出できない場合には、再変換処理２０３として、カウンタ回路１０６の値をカウントし、再びＡ／Ｄ変換回路１０１にてアナログ信号をデジタル信号に変換する。

次にカウント値判定処理２０５として、デューティー比選択回路１０７によりカウンタ回路１０６から入力されたカウント値を判定し、判定されたカウント値に従って、複数のデューティー比の信号波形のデータから所定のデューティー比のデータを選択し、当該デューティー比の信号波形のデータ信号１１４として分周回路１０８に出力する。なお、本実施の形態では、カウント値が７から１０のいずれかである場合について説明する。また、カウント値が判定用に設定された値以外の場合には、デューティー比選択回路１０７においてデューティー比の設定ができないため、再変換処理２０６として、再びＡ／Ｄ変換回路１０１において、アナログ信号をデジタル信号に変換する。

次にクロック信号生成処理２０７として、分周回路１０８により、入力された信号波形のデータ信号１１４に従って、基準クロック信号１１２を分周し、所定のデューティー比及び所定のエッジ数であるクロック信号１１５を生成する。本実施の形態では、生成されるクロック信号１１５は、第１のクロック信号と、第１のクロック信号とエッジの位置が異なる第２のクロック信号の２相クロック信号であり、生成された第１のクロック信号及び第２のクロック信号をロジック回路１０３に出力する。

最後に制御信号生成処理２０８として、ロジック回路１０３により、入力された第１のクロック信号のＮ番目（Ｎは自然数）の立ち上がりでハイ状態となり、第２のクロック信号のＮ番目（Ｎは自然数）の立ち上がりでロウ状態となる制御信号を生成し、この制御信号を用いてロジック回路１０３内の各回路を動作させる。

なお、本実施の形態において、カウント値が７から１０のいずれかの場合について説明したが、デューティー比選択回路１０７において予め格納するデータを変更すれば、他のカウント値においても本実施の形態のクロック信号生成回路を用いてクロック信号を生成することができる。

次に本実施の形態におけるクロック信号生成回路において、それぞれのカウント値で生成される信号のタイミングについて図７から図１０までを用いて説明する。図７から図１０までは、基準クロック信号１１２、同期信号１１１、カウント値１１３、第１のクロック信号１１６、第２のクロック信号１１７、及び制御信号１１８のタイミングについて示したものである。

まずカウンタ回路において、カウント値が７であった場合について図７に示す。

カウント値が７の場合、第１のクロック信号１１６及び第２のクロック信号１１７は、カウント値を基にデューティー比選択回路１０７において選択された第１と第２のデューティー比の信号波形のデータに従って生成される。このとき、第１のクロック信号１１６の第１のデューティー比（ハイ期間８０４とロウ期間８０５の割合）は、１：３であり、第２のクロック信号１１７の第２のデューティー比も１：３である。

制御信号１１８は、ロジック回路１０３により生成され、第１のクロック信号１１６のＮ番目（Ｎは自然数）の立ち上がりのタイミングでハイ状態となり、第２のクロック信号１１７のＮ番目（Ｎは自然数）の立ち上がりのタイミングでロウ状態となる。このとき、制御信号１１８のＮ番目（Ｎは自然数）の信号周期８０９と、Ｎ＋１番目の信号周期８１０は等しくなる。

次にカウンタ回路１０６において、カウント値が８であった場合について図８に示す。

カウント値が８の場合、第１のクロック信号１１６及び第２のクロック信号１１７は、カウント値を基にデューティー比選択回路１０７において選択された第１と第２のデューティー比の信号波形のデータに従って生成される。このとき、第１のクロック信号１１６の第１のデューティー比（ハイ期間９０４とロウ期間９０５の割合）は１：３であり、第２のクロック信号１１７の第２のデューティー比も１：３である。

制御信号１１８は、ロジック回路１０３において生成され、第１のクロック信号１１６のＮ番目（Ｎは自然数）の立ち上がりのタイミングでハイ状態となり、第２のクロック信号１１７のＮ番目（Ｎは自然数）の立ち上がりのタイミングでロウ状態となる。このとき、制御信号１１８のＮ番目（Ｎは自然数）の信号周期９０９と、Ｎ＋１番目の信号周期９１０は異なり、信号周期９１０におけるロウ期間９０７は、信号周期９０９におけるロウ期間９０６の１．２５倍となる。

次にカウンタ回路１０６において、カウント値が９であった場合について図９に示す。

第１のクロック信号１１６及び第２のクロック信号１１７は、カウント値を基にデューティー比選択回路１０７において選択された第１と第２のデューティー比の信号波形のデータに従って生成される。このとき、第１のクロック信号１１６の第１のデューティー比（ハイ期間１００４とロウ期間１００５の割合）は１：４であり、第２のクロック信号１１７の第２のデューティー比も１：４である。

制御信号１１８は、ロジック回路１０３において生成され、第１のクロック信号１１６のＮ番目（Ｎは自然数）の立ち上がりのタイミングでハイ状態となり、第２のクロック信号１１７のＮ番目（Ｎは自然数）の立ち上がりのタイミングでロウ状態となる。このとき、制御信号１１８のＮ番目（Ｎは自然数）の信号周期１００９におけるロウ期間１００６と、Ｎ＋１番目の信号周期１０１０におけるロウ期間１００７は等しくなる。

次にカウンタ回路１０６におけるカウント値が１０の場合について図１０に示す。

カウント値が１０の場合、第１のクロック信号１１６及び第２のクロック信号１１７は、カウント値を基にデューティー比選択回路１０７において選択された第１と第２のデューティー比の信号波形のデータに従って生成される。このとき、第１のクロック信号１１６の第１のデューティー比（ハイ期間１１０４とロウ期間１１０５の割合）は１：４であり、第２のクロック信号１１７の第２のデューティー比は１：４である。

制御信号１１８は、ロジック回路１０３において生成され、第１のクロック信号１１６のＮ番目（Ｎは自然数）の立ち上がりのタイミングでハイ状態となり、第２のクロック信号１１７のＮ番目（Ｎは自然数）の立ち上がりのタイミングでロウ状態となる。このとき、制御信号１１８のＮ番目（Ｎは自然数）の信号周期１１０９と、Ｎ＋１番目の信号周期１１１０は異なり、信号周期１１１０におけるロウ期間１１０７は、信号周期１１０９おけるロウ期間１１０６の１．２５倍となる。

以上のように、本実施の形態のクロック信号生成回路により、一定のカウント値でない場合においても、デューティー比選択回路において各カウント値毎に最適なデューティー比を選択してクロック信号を生成することができる。よって基準クロック信号の周波数が変化する場合においても、一周期間の各ロウ期間の長さの差が小さい最適なクロック信号を生成することができる。

また、２相以上の複数のクロック信号を生成して用いる場合においては、ハイ期間及びロウ期間の両方を制御することができるため、当該クロック信号を用いることにより、各回路における動作をより正確なタイミングで行うことができるため、誤動作を少なくすることができる。

（実施の形態３）
本実施の形態では、上記実施の形態１または実施の形態２に示したクロック信号生成回路を備えた半導体装置について説明する。

本実施の形態における半導体装置の構成について、図１２に示す。半導体装置３０００は、ＲＦ回路３００１、クロック信号生成回路３００２、ロジック回路３００３、及びアンテナ部３０１８におけるアンテナ３０１７により構成されている。なお、図１２には示していないが、半導体装置３０００は、無線通信装置などの外部の回路とアンテナ３０１７を介して無線信号の送受信を行っている。

次に各回路の構成について説明する。ＲＦ回路３００１は、電源回路３００４、復調回路３００５、及び変調回路３００６を有している。また、クロック信号生成回路３００２は、分周回路３００７、デューティー比選択回路３００８、カウンタ回路３００９、及び基準クロック信号生成回路３０１９を有している。また、ロジック回路３００３は、コントローラ３０１３、ＣＰＵ（中央演算装置ともいう）３０１０、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）３０１１、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）３０１２、を有している。

また、コントローラ３０１３は、ＣＰＵインターフェース３０１４、ＲＦインターフェース３０１５、及びメモリコントローラ３０１６を有している。

また、ＲＦ回路３００１において、電源回路３００４は、整流回路と保持容量とから構成され、電源電圧を生成し、その他の回路に供給する機能を有する。復調回路３００５は、整流回路とＬＰＦ（ローパスフィルタ）とから構成され、通信信号からコマンドやデータを抽出する機能を有する。変調回路３００６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３０１７より送信信号として送信される。

次に本実施の形態における半導体装置の動作について説明する。まず、外部の通信装置より送信された受信信号により、半導体装置３０００が受信信号を受信する。受信信号は、復調回路３００５で復調された後、コントローラ３０１３におけるＲＦインターフェース３０１５に入力される。ＲＦインターフェース３０１５に入力された受信信号は、ＣＰＵインターフェース３０１４を介してＣＰＵ３０１０で演算処理される。また、ＲＦインターフェース３０１５に入力された受信信号により、メモリコントローラ３０１６を介してＲＯＭ３０１１、ＲＡＭ３０１２に対するアクセスを行う。

そして、ＣＰＵ３０１０による演算処理、ＲＯＭ３０１１、ＲＡＭ３０１２におけるデータの入出力後に送信データを生成し、変調回路３００６で変調し、アンテナ３０１７より送信信号を通信装置に送信する。

以上のように、本発明のクロック信号生成回路を備えた半導体装置により、基準クロック信号の周波数が変化する場合においても、変化に応じて最適なクロック信号を生成することができ、半導体装置におけるクロック信号に基づいた各回路の動作をより正確なタイミングで行うことができ、誤動作を少なくすることができる。

さらに本発明の半導体装置は、クロック信号を生成するための基準クロック信号の周波数を低く設定することができ、低消費電力の基準クロック信号生成回路を用いることができるため、消費電力を低減することができる。

（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例について説明する。本実施の形態においては、一例としてアンテナ回路を含む半導体装置を同じ基板上に設ける例について説明する。

まず、図１３（Ａ）に示すように、基板１９０１の一表面に絶縁膜１９０２を介して剥離層１９０３を形成し、続けて下地膜として機能する絶縁膜１９０４と半導体膜１９０５（例えば、非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１９０２、剥離層１９０３、絶縁膜１９０４および半導体膜１９０５は、連続して形成することができる。

なお、基板１９０１は、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、またはＳｉ基板等の半導体基板などから選択されるものである。他にもポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、またはアクリルなどのプラスチック基板を選択することもできる。なお、本実施の形態の半導体装置の作製方法では、剥離層１９０３は、絶縁膜１９０２を介して基板１９０１の全面に設けているが、必要に応じて、基板１９０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。

また、絶縁膜１９０２、及び絶縁膜１９０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の材料を用いて形成することができる。例えば、絶縁膜１９０２、及び絶縁膜１９０４をそれぞれ２層構造とする場合、第１の絶縁膜として窒化酸化シリコン膜を形成し、第２の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１の絶縁膜として窒化シリコン膜を形成し、第２の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１９０２は、基板１９０１から剥離層１９０３またはその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１９０４は基板１９０１、剥離層１９０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１９０２、及び絶縁膜１９０４を形成することによって、基板１９０１からのＮａなどのアルカリ金属やアルカリ土類金属や、剥離層に含まれる不純物元素が剥離層１９０３から剥離層１９０３上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１９０１として石英基板を用いる場合には絶縁膜１９０２、及び絶縁膜１９０４を省略してもよい。

また、剥離層１９０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、及びイリジウムから選択された元素、または当該元素を主成分とする合金材料若しくは化合物材料などからなる膜を単層または積層して形成することができる。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ_２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化または酸化窒素雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素等の絶縁膜を設け、プラズマ処理や加熱処理を行い、金属膜と絶縁膜の間に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。

また、半導体膜１９０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下（好ましくは３０ｎｍ以上１５０ｎｍ以下）の厚さで形成する。

次に、図１３（Ｂ）に示すように、半導体膜１９０５にレーザビームを照射して結晶化を行う。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１９０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶化した結晶質半導体膜１９０５ａ〜１９０５ｆを形成し、当該半導体膜１９０５ａ〜１９０５ｆを覆うようにゲート絶縁膜１９０６を形成する。

なお、ゲート絶縁膜１９０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。例えば、ゲート絶縁膜１９０６を２層構造とする場合、第１の絶縁膜として酸化窒化シリコン膜を形成し、第２の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１の絶縁膜として酸化シリコン膜を形成し、第２の絶縁膜として窒化シリコン膜を形成してもよい。

結晶化された半導体膜１９０５ａ〜１９０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０ｎｍ以上６０ｎｍ以下の非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザビームを照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１９０５ａ〜１９０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザビームの照射だけで非晶質半導体膜の結晶化を行ってもよい。

なお、結晶化に用いるレーザ発振器としては、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、または多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、及びＴａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１ＭＷ／ｃｍ^２以上１００ＭＷ／ｃｍ^２以下程度（好ましくは０．１ＭＷ／ｃｍ^２以上１０ＭＷ／ｃｍ^２以下）が必要である。そして、走査速度を１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、または多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

また、ゲート絶縁膜１９０６は、半導体膜１９０５ａ乃至半導体膜１９０５ｆに対し、高密度プラズマ処理を行い、表面を酸化または窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することができる。

このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体膜（結晶性シリコンまたは多結晶シリコン）を直接酸化（または窒化）するため、形成される絶縁膜の厚さのばらつきを極めて小さくすることができる。加えて、結晶性シリコンの結晶粒界においても、強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理により半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

なお、ゲート絶縁膜１９０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸化窒化シリコン、または窒化シリコンの絶縁膜のいずれか一つまたは複数を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。

また、半導体膜に対し、連続発振レーザまたは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜１９０５ａ乃至半導体膜１９０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜１９０６を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタを得ることができる。

次に、ゲート絶縁膜１９０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０ｎｍ以上１００ｎｍ以下の厚さで形成する。第２の導電膜は、１００ｎｍ以上４００ｎｍ以下の厚さで形成する。第１の導電膜と第２の導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、及びニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。または、リン等の不純物元素をドーピングした、多結晶珪素に代表される半導体材料により形成することができる。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１９０５ａ乃至半導体膜１９０５ｆの上方にゲート電極１９０７を形成する。ここでは、ゲート電極１９０７として、第１の導電膜１９０７ａと第２の導電膜１９０７ｂの積層構造で設けた例を示している。

次に、図１３（Ｃ）に示すように、ゲート電極１９０７をマスクとして半導体膜１９０５ａ〜半導体膜１９０５ｆに、イオンドーピング法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リンやヒ素等を用いることができる。ｐ型を示す不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１５／ｃｍ^３以上１×１０^１９／ｃｍ^３以下の濃度で含まれるように半導体膜１９０５ａ乃至半導体膜１９０５ｆに選択的に導入し、ｎ型を示す不純物領域１９０８を形成する。また、ｐ型を付与する不純物元素としてボロンを用い、１×１０^１９／ｃｍ^３以上１×１０^２０／ｃｍ^３以下の濃度で含まれるように選択的に半導体膜１９０５ｃ、１９０５ｅに導入し、ｐ型を示す不純物領域１９０９を形成する。

続いて、ゲート絶縁膜１９０６とゲート電極１９０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜、及び有機樹脂などの有機材料を含む膜の一種または複数種を、単層または積層して形成する。次に、絶縁膜を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１９０７の側面に接する絶縁膜１９１０（サイドウォールともよばれる）を形成する。絶縁膜１９１０は、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。

続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１９０７および絶縁膜１９１０をマスクとして用いて、半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆに高濃度のｎ型を付与する不純物元素を添加して、ｎ型を示す不純物領域１９１１を形成する。ここでは、ｎ型を付与する不純物元素としてリンを用い、１×１０^１９／ｃｍ^３以上１×１０^２０／ｃｍ^３以下の濃度で含まれるように半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆに選択的に導入し、不純物領域１９０８より高濃度のｎ型を示す不純物領域１９１１を形成する。

以上の工程により、図１３（Ｄ）に示すように、ｎチャネル型である薄膜トランジスタ１９００ａ、１９００ｂ、１９００ｄ、及び１９００ｆと、ｐチャネル型である薄膜トランジスタ１９００ｃ、及び１９００ｅが形成される。

なお、薄膜トランジスタ１９００ａは、ゲート電極１９０７と重なる半導体膜１９０５ａの領域にチャネル形成領域が形成され、ゲート電極１９０７及び絶縁膜１９１０と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９１１が形成され、絶縁膜１９１０と重なる領域であってチャネル形成領域と不純物領域１９１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、薄膜トランジスタ１９００ｂ、薄膜トランジスタ１９００ｄ、薄膜トランジスタ１９００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１９１１が形成されている。

また、薄膜トランジスタ１９００ｃは、ゲート電極１９０７と重なる半導体膜１９０５ｃの領域にチャネル形成領域が形成され、ゲート電極１９０７と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９０９が形成されている。また、薄膜トランジスタ１９００ｅも同様にチャネル形成領域及び不純物領域１９０９が形成されている。なお、ここでは、薄膜トランジスタ１９００ｃ、１９００ｅには、ＬＤＤ領域を設けていないが、ＬＤＤ領域を設けてもよいし、薄膜トランジスタ１９００ａ、１９００ｂにＬＤＤ領域を設けない構成としてもよい。

次に、図１４（Ａ）に示すように、半導体膜１９０５ａ〜１９０５ｆ、ゲート電極１９０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１９００ａ〜１９００ｆのソース領域またはドレイン領域を形成する不純物領域１９０９、１９１１と一部が接するように導電膜１９１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、またはスクリーン印刷法等により、珪素の酸化物及び珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を単層または積層で形成する。ここでは、第１の絶縁膜１９１２ａとして窒化酸化珪素膜を形成し、第２の絶縁膜１９１２ｂとして酸化窒化珪素膜を形成する２層構造とする。また、導電膜１９１３は、半導体膜１９０５ａ〜１９０５ｆのソース電極またはドレイン電極として機能する。

なお、絶縁膜１９１２ａ、１９１２ｂを形成する前、または絶縁膜１９１２ａ、１９１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法またはＲＴＡ法などを適用するとよい。

また、導電膜１９１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料などを用いることができる。導電膜１９１３としては、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１９１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

次に、導電膜１９１３を覆うように、絶縁膜１９１４を形成し、当該絶縁膜１９１４上に、半導体膜１９０５ａ、１９０５ｆのソース電極またはドレイン電極として機能する導電膜１９１３の一部と接するように導電膜１９１５ａ、１９１５ｂを形成する。また、半導体膜１９０５ｂ、１９０５ｅのソース電極またはドレイン電極を形成する導電膜１９１３と一部が接するように導電膜１９１６ａ、１９１６ｂを形成する。なお、導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは同一の材料で形成してもよい。導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは、上述した導電膜１９１３に用いることのできる材料のいずれかを用いて形成することができる。

続いて、図１４（Ｂ）に示すように、導電膜１９１６ａ、１９１６ｂにアンテナとして機能する導電膜１９１７ａ、１９１７ｂが電気的に接続されるように形成する。

なお、絶縁膜１９１４は、ＣＶＤ法やスパッタ法等により、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、珪素と酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

また、導電膜１９１７ａ、１９１７ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、及びモリブデンから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１９１７ａ、１９１７ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン、及びチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。

次に、図１４（Ｃ）に示すように、導電膜１９１７ａ、１９１７ｂを覆うように絶縁膜１９１８を形成した後、薄膜トランジスタ１９００ａ〜１９００ｆ、導電膜１９１７ａ、１９１７ｂ等を含む層（以下、素子形成層１９１９と記す）を基板１９０１から剥離する。ここでは、レーザビーム（例えばＵＶ光）を照射することによって、薄膜トランジスタ１９００ａ〜１９００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１９０１から素子形成層１９１９を剥離することができる。また、基板１９０１から素子形成層１９１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１９０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン化合物を含む気体または液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ_３）を使用する。そうすると、素子形成層１９１９は、基板１９０１から剥離された状態となる。なお、剥離層１９０３は、全て除去せず一部を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１９０３の除去を行った後にも、基板１９０１上に素子形成層１９１９を保持しておくことが可能となる。また、素子形成層１９１９が剥離された基板１９０１を再利用することによって、コストの削減をすることができる。

絶縁膜１９１８は、ＣＶＤ法やスパッタ法等により、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。

本実施の形態では、図１５（Ａ）に示すように、レーザビームの照射により素子形成層１９１９に開口部を形成した後に、当該素子形成層１９１９の一方の面（絶縁膜１９１８の露出した面）に第１のシート材料１９２０を貼り合わせた後、基板１９０１から素子形成層１９１９を剥離する。

次に、図１５（Ｂ）に示すように、素子形成層１９１９の他方の面（剥離により露出した面）に、第２のシート材料１９２１を貼り合わせた後、加熱処理と加圧処理の一方または両方を行って第２のシート材料１９２１を貼り合わせる。第１のシート材料１９２０、第２のシート材料１９２１として、ホットメルトフィルム等を用いることができる。

また、第１のシート材料１９２０、第２のシート材料１９２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。

また本実施の形態では素子形成層１９１９を基板１９０１から剥離して利用する例を示しているが、剥離層１９０３を設けずに、基板１９０１上に上述の素子形成層１９１９を作製し、半導体装置として利用しても良い。なお基板１９０１として、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板を用いる場合は、半導体膜として単結晶半導体膜を用いればよく、半導体膜の結晶化の工程の分の短縮を図ることが出来る。

以上のように、本実施の形態の作製方法を用いることにより、小型で、物理的形状に対する柔軟性を有し、且つ、安定したクロック信号を生成できる本発明のクロック信号生成回路を備えた半導体装置を提供できる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、単結晶基板に形成されたトランジスタを用いて、本発明のクロック信号生成回路を備えた半導体装置を作製する例について説明する。

まず図１６（Ａ）に示すように、半導体基板２３００に、半導体素子を電気的に分離するための素子分離用絶縁膜２３０１を絶縁膜で形成する。素子分離用絶縁膜２３０１の形成により、トランジスタを形成するための領域（素子形成領域２３０２と素子形成領域２３０３）をそれぞれ電気的に分離することができる。

半導体基板２３００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）のいずれかを用いることができる。また、貼り合わせ法またはＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法を用いて作製されたＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板を用いることができる。さらにＳＯＩ基板を用いる場合、ガラス基板上にＳＯＩ基板を貼り合わせた構造としてもよい。

素子分離用絶縁膜２３０１の形成には、選択酸化法（ＬＯＣＯＳ：ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。

また本実施の形態ではｎ型の導電型を有する単結晶シリコン基板を半導体基板２３００として用い、素子形成領域２３０３にｐウェル２３０４を形成した例を示している。半導体基板２３００の素子形成領域２３０３に形成されたｐウェル２３０４は、ｐ型の導電型を付与する不純物元素を素子形成領域２３０３に選択的に導入することによって形成することができる。ｐ型を付与する不純物元素としては、ボロン、アルミニウム、ガリウム等を用いることができる。また半導体基板２３００としてｐ型の導電型を有する半導体基板を用いる場合、素子形成領域２３０２にｎ型を付与する不純物元素を選択的に導入し、ｎウェルを形成すれば良い。

なお本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、素子形成領域２３０２には不純物元素の導入を行っていない。しかし、ｎ型を付与する不純物元素を導入することにより素子形成領域２３０２にｎウェルを形成してもよい。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。

次に図１６（Ｂ）に示すように、素子形成領域２３０２、２３０３を覆うように絶縁膜２３０５、２３０６をそれぞれ形成する。本実施の形態では、半導体基板２３００を熱酸化することで素子形成領域２３０２、２３０３に形成された酸化珪素膜を、絶縁膜２３０５、２３０６として用いる。また、熱酸化により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させて酸窒化珪素膜を形成し、酸化珪素膜と酸窒化珪素膜とが積層された層を絶縁膜２３０５、２３０６として用いても良い。

他にも、プラズマ処理を用いて絶縁膜２３０５、２３０６を形成してもよい。例えば、高密度プラズマ処理により半導体基板２３００の表面を酸化または窒化することで、素子形成領域２３０２、２３０３に、絶縁膜２３０５、２３０６として用いる酸化珪素膜または窒化珪素膜を形成することができる。

次に図１６（Ｃ）に示すように、絶縁膜２３０５、２３０６を覆うように導電膜を形成する。本実施の形態では、導電膜として、順に積層された導電膜２３０７と導電膜２３０８とを用いた例を示している。導電膜は、単層の導電膜を用いても良いし、３層以上の導電膜が積層された構造を用いても良い。

導電膜２３０７、２３０８として、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、またはニオブ等を用いることが出来る。また導電膜２３０７、２３０８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施の形態では、窒化タンタルを用いて導電膜２３０７を形成し、タングステンを用いて導電膜２３０８を形成する。

次に図１７（Ａ）に示すように、積層して設けられた導電膜２３０７、２３０８を所定の形状に加工（パターニングなど）することによって、絶縁膜２３０５、２３０６上にゲート電極２３０９、２３１０を形成する。

次に図１７（Ｂ）に示すように、素子形成領域２３０２を覆うように、レジストでマスク２３１１を選択的に形成する。そして、素子形成領域２３０３に不純物元素を導入する。マスク２３１１に加えてゲート電極２３１０もマスクとして機能するので、上記不純物元素の導入により、ｐウェル２３０４にソース領域またはドレイン領域として機能する不純物領域２３１２と、チャネル形成領域２３１３が形成される。不純物元素は、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素）等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。本実施の形態では、不純物元素として、リンを用いる。

次にマスク２３１１を除去した後、図１７（Ｃ）に示すように、素子形成領域２３０３を覆うようにレジストでマスク２３１４を選択的に形成する。そして素子形成領域２３０２に不純物元素を導入する。マスク２３１４に加えてゲート電極２３０９もマスクとして機能するので、上記不純物元素の導入により、素子形成領域２３０２内の半導体基板２３００において、ソース領域またはドレイン領域として機能する不純物領域２３１５と、チャネル形成領域２３１６が形成される。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウム）やガリウム等を用いることができる。本実施の形態では、図１７（Ｃ）で素子形成領域２３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン）を導入する。

次に図１８（Ａ）に示すように、絶縁膜２３０５、２３０６、ゲート電極２３０９、２３１０を覆うように絶縁膜２３１７を形成する。そして絶縁膜２３１７にコンタクトホールを形成し、不純物領域２３１２、２３１５を一部露出させる。次にコンタクトホールを介して不純物領域２３１２、２３１５と接続する導電膜２３１８を形成する。導電膜２３１８は、ＣＶＤ法やスパッタリング法等により形成することができる。

絶縁膜２３１７は、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また絶縁膜２３１７はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法でなどで形成することが出来る。

なお、本発明の半導体装置に用いるトランジスタは、本実施の形態において図示した構造に限定されるものではない。例えば、逆スタガ構造であっても良い。

次に図１８（Ｂ）に示すように層間膜２３２４を形成する。そして層間膜２３２４をエッチングすることによりコンタクトホールを形成し、導電膜２３１８の一部を露出させる。層間膜２３２４は樹脂には限定せず、ＣＶＤ酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３２４上に、コンタクトホールを介して導電膜２３１８と接する配線２３２５を形成する。

次にアンテナとして機能する導電膜２３２６を、配線２３２５と接するように形成する。導電膜２３２６は、銀、金、銅、パラジウム、クロム、白金、モリブデン、チタン、タンタル、タングステン、アルミニウム、鉄、コバルト、亜鉛、錫、ニッケルなどの金属を用いて形成することが出来る。導電膜２３２６は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜２３２６は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。

導電膜２３２６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することが出来る。

なお本実施の形態では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、本発明はこの構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、該半導体素子を有する集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＦｉｌｍ））や異方導電性ペースト（ＡＣＰ（ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＰａｓｔｅ））等で圧着させることにより電気的に接続することが出来る。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。

以上のように、本実施の形態の作製方法を用いることにより、トランジスタの特性のばらつきを抑えることができるため、半導体装置に用いるトランジスタの数を少なくすることができ、且つ、安定したクロック信号を生成できる本発明のクロック信号生成回路を備えた半導体装置を提供できる。

（実施の形態６）
本実施の形態では、上記実施の形態におけるクロック信号生成回路を備えた半導体装置の使用例について説明する。

上記実施の形態におけるクロック信号生成回路を備えた半導体装置の使用例について、図１９に示す。半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１９（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１９（Ｃ）参照）、乗り物類（自転車等、図１９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１９（Ｅ）、図１９（Ｆ）参照）等に設けて使用することができる。

本発明の半導体装置４０００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の半導体装置４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置４０００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置４０００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明のクロック信号生成回路を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、安定した動作を実現できるため、物品の認証性、またはセキュリティ性などを高めることができる。

本発明におけるクロック信号生成回路のブロック図である。実施の形態１におけるクロック信号生成回路の動作におけるフローチャートである。実施の形態１におけるクロック信号生成回路の動作における各信号のタイミングチャート図である。実施の形態１におけるクロック信号生成回路の動作における各信号のタイミングチャート図である。実施の形態１におけるクロック信号生成回路の動作における各信号のタイミングチャート図である。実施の形態１におけるクロック信号生成回路の動作における各信号のタイミングチャート図である。実施の形態２におけるクロック信号生成回路の動作における各信号のタイミングチャート図である。実施の形態２におけるクロック信号生成回路の動作における各信号のタイミングチャート図である。実施の形態２におけるクロック信号生成回路の動作における各信号のタイミングチャート図である。実施の形態２におけるクロック信号生成回路の動作における各信号のタイミングチャート図である。従来のクロック信号生成回路の動作におけるタイミングチャート図である。実施の形態３における本発明のクロック信号生成回路を備えた半導体装置のブロック図である。実施の形態４における本発明のクロック信号生成回路を備えた半導体装置の作製方法を示す断面図である。実施の形態４における本発明のクロック信号生成回路を備えた半導体装置の作製方法を示す断面図である。実施の形態４における本発明のクロック信号生成回路を備えた半導体装置の作製方法を示す断面図である。実施の形態５における本発明のクロック信号生成回路を備えた半導体装置の作製方法を示す断面図である。実施の形態５における本発明のクロック信号生成回路を備えた半導体装置の作製方法を示す断面図である。実施の形態５における本発明のクロック信号生成回路を備えた半導体装置の作製方法を示す断面図である。実施の形態６における本発明のクロック信号生成回路を備えた半導体装置の使用例を示す図である。

符号の説明

１００半導体装置
１０１Ａ／Ｄ変換回路
１０２クロック信号生成回路
１０３ロジック回路
１０４エッジ検出回路
１０５基準クロック信号生成回路
１０６カウンタ回路
１０７デューティー比選択回路
１０８分周回路
１０９アナログ信号
１１０デジタル信号
１１１同期信号
１１２基準クロック信号
１１３カウント値
１１４データ信号
１１５クロック信号
１１６第１のクロック信号
１１７第２のクロック信号
１１８制御信号
２０１変換処理
２０２エッジ検出処理
２０３再変換処理
２０４カウント処理
２０５カウント値判定処理
２０６再変換処理
２０７クロック信号生成処理
２０８制御信号生成処理
４０４ハイ期間
４０５ロウ期間
４０６ロウ期間
４０７ロウ期間
４０９信号周期
４１０信号周期
５０４ハイ期間
５０５ロウ期間
５０６ロウ期間
５０７ロウ期間
５０９信号周期
５１０信号周期
６０４ハイ期間
６０５ロウ期間
６０６ロウ期間
６０７ロウ期間
６０９信号周期
６１０信号周期
７０４ハイ期間
７０５ロウ期間
７０６ロウ期間
７０７ロウ期間
７０９信号周期
７１０信号周期
８０４ハイ期間
８０５ロウ期間
８０６ロウ期間
８０７ロウ期間
８０９信号周期
８１０信号周期
９０４ハイ期間
９０５ロウ期間
９０６ロウ期間
９０７ロウ期間
９０９信号周期
９１０信号周期
１００４ハイ期間
１００５ロウ期間
１００６ロウ期間
１００７ロウ期間
１００９信号周期
１０１０信号周期
１１０４ハイ期間
１１０５ロウ期間
１１０６ロウ期間
１１０７ロウ期間
１１０９信号周期
１１１０信号周期
１９０１基板
１９０２絶縁膜
１９０３剥離層
１９０４絶縁膜
１９０５半導体膜
１９０６ゲート絶縁膜
１９０７ゲート電極
１９０８不純物領域
１９０９不純物領域
１９１０絶縁膜
１９１１不純物領域
１９１３導電膜
１９１４絶縁膜
１９１８絶縁膜
１９１９素子形成層
１９２０シート材料
１９２１シート材料
２００４期間
２００５期間
２００６ロウ期間
２００７ロウ期間
２００９信号周期
２０１０信号周期
２１０１基準クロック信号
２１０２同期信号
２１０３カウント値
２１０４第１のクロック信号
２１０５第２のクロック信号
２１０６制御信号
２３００半導体基板
２３０１素子分離用絶縁膜
２３０２素子形成領域
２３０３素子形成領域
２３０４ｐウェル
２３０５絶縁膜
２３０７導電膜
２３０８導電膜
２３０９ゲート電極
２３１０ゲート電極
２３１１マスク
２３１２不純物領域
２３１３チャネル形成領域
２３１４マスク
２３１５不純物領域
２３１６チャネル形成領域
２３１７絶縁膜
２３１８導電膜
２３２４層間膜
２３２５配線
２３２６導電膜
３０００半導体装置
３００１ＲＦ回路
３００２クロック信号生成回路
３００３ロジック回路
３００４電源回路
３００５復調回路
３００６変調回路
３００７分周回路
３００８デューティー比選択回路
３００９カウンタ回路
３０１０ＣＰＵ
３０１１ＲＯＭ
３０１２ＲＡＭ
３０１３コントローラ
３０１４ＣＰＵインターフェース
３０１５ＲＦインターフェース
３０１６メモリコントローラ
３０１７アンテナ
３０１８アンテナ部
３０１９基準クロック信号生成回路
４０００半導体装置
１９００ａ薄膜トランジスタ
１９００ｂ薄膜トランジスタ
１９００ｃ薄膜トランジスタ
１９００ｄ薄膜トランジスタ
１９００ｅ薄膜トランジスタ
１９００ｆ薄膜トランジスタ
１９０５ａ半導体膜
１９０５ｂ半導体膜
１９０５ｃ半導体膜
１９０５ｄ半導体膜
１９０５ｆ半導体膜
１９０７ａ導電膜
１９０７ｂ導電膜
１９１２ａ絶縁膜
１９１２ｂ絶縁膜
１９１５ａ導電膜
１９１６ａ導電膜
１９１７ａ導電膜

Claims

入力された信号のエッジを検出するエッジ検出回路と、
基準クロック信号を生成する基準クロック信号生成回路と、
前記エッジ検出回路から入力された信号に従って前記基準クロック信号のエッジの数をカウントするカウンタ回路と、
前記カウンタ回路における前記基準クロック信号のカウント値に従って所定のデューティー比を選択するデューティー比選択回路と、
前記基準クロック信号を分周し、前記デューティー比選択回路により選択されたデューティー比であるクロック信号を生成する分周回路と、を有することを特徴とするクロック信号生成回路。
入力された信号のエッジを検出するエッジ検出回路と、
基準クロック信号を生成する基準クロック信号生成回路と、
前記エッジ検出回路から入力された信号に従って前記基準クロック信号のエッジの数をカウントするカウンタ回路と、
前記カウンタ回路における前記基準クロック信号のカウント値に従って第１と第２のデューティー比を選択するデューティー比選択回路と、
前記基準クロック信号を分周し、前記デューティー比選択回路により選択された第１のデューティー比を持つ第１のクロック信号及び前記デューティー比選択回路により選択された第２のデューティー比を持つ第２のクロック信号を生成する分周回路と、を有することを特徴とするクロック信号生成回路。
請求項２において、
前記第１と第２のデューティー比は同じであることを特徴とするクロック信号生成回路。
請求項１乃至請求項３のいずれか一項において、
前記デューティー比選択回路は、複数のデューティー比のデータが記憶された記憶部と、
前記カウンタ回路から入力されたカウント値を判定し、前記カウント値に基づいて前記記憶部から一つのデューティー比のデータを選択し、前記分周回路に出力するデューティー比選択部と、を有することを特徴とするクロック信号生成回路。
請求項１乃至請求項４のいずれか一項において、
前記エッジ検出回路は、カウンタ回路、ラッチ回路、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＥＸＯＲ回路、及びＥＸ−ＮＯＲ回路のいずれかを組み合わせたものであることを特徴とするクロック信号生成回路。
請求項１乃至請求項５のいずれか一項に記載のクロック信号生成回路と、
信号の送受信を行うことができ、受信した信号から電源電圧を生成するＲＦ回路と、
前記クロック信号生成回路において生成されたクロック信号を用いて演算処理を行うロジック回路と、を有することを特徴とする半導体装置。