JP2006165931A - 分周回路および通信装置 - Google Patents
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Abstract
【課題】原振クロック信号に対して整数値の分周比とはならない分周クロック信号を簡易に生成可能な分周回路、および、当該分周回路を備えた通信装置を提供する。
【解決手段】原振クロック信号L1の周波数をXとし、分周クロック信号L4の周波数をYとして、周波数Xと周波数Yとの最大公約数Zを求める。次に、周波数Xを最大公約数Zで除した値X/Zを求める。この値X/Zは、カウンタ2において計数すべき原振クロック信号L1のパルス数に採用される。また、値X/Z内に含まれる、周波数Xを周波数Yで除した値X/Yの各倍数を求める。なお、各倍数には1倍が含まれるとし、また、各倍数が非整数のときは最も近似する整数値を採用する。これら各倍数の値は、信号S1〜S3としてコンパレータ3における数値の合致判断に用いられる。
【選択図】 図1
【解決手段】原振クロック信号L1の周波数をXとし、分周クロック信号L4の周波数をYとして、周波数Xと周波数Yとの最大公約数Zを求める。次に、周波数Xを最大公約数Zで除した値X/Zを求める。この値X/Zは、カウンタ2において計数すべき原振クロック信号L1のパルス数に採用される。また、値X/Z内に含まれる、周波数Xを周波数Yで除した値X/Yの各倍数を求める。なお、各倍数には1倍が含まれるとし、また、各倍数が非整数のときは最も近似する整数値を採用する。これら各倍数の値は、信号S1〜S3としてコンパレータ3における数値の合致判断に用いられる。
【選択図】 図1
Description
この発明は、原振クロック信号を分周して分周クロック信号を生成する分周回路、および、当該分周回路を備えた通信装置に関する。
下記非特許文献1に記載されているように、IrDA(Infrared Data Association)の規定による通信インタフェースには、SIR(Serial InfraRed)、MIR(Middle serial InfraRed)、FIR(Fast serial InfraRed)等の、様々な通信速度が存在する。
このうち、FIRでは4.0Mbps(Mega Bit Per Second)の、MIRでは1.152Mbpsまたは0.576Mbpsの、SIRでは115.2kbps(Kiro Bit Per Second)、57.6kbps、38.4kbps、19.2kbps、9.6kbps、または2.4kbpsの、各通信速度が規定されている。よって、SIRやMIR、FIRに準拠した通信回路において上記通信速度を実現するには、少なくとも各通信速度と同数以上の周波数(例えば4.0Mbpsならば4.0MHz)の動作クロックで通信回路が動作する必要がある。
その動作保証のために、FIRの場合は48MHz(4.0MHzの12倍)以上の、MIRの場合は18.432MHz(1.152MHzの16倍)以上の、SIRの場合は1.8432MHz(115.2kHzの16倍)以上の、通信装置への各クロックの入力が必要とされる。
なお、この出願の発明に関連する先行技術文献情報としては次のものがある。
FIR用の通信回路に対しては、FIR用に入力される48MHzの原振クロック信号を、分周回路により12分周して4.0MHzの動作クロックを生成し、出力すればよい。
一方、FIR用の48MHzの原振クロック信号から、MIR用やSIR用の通信回路の動作クロックを生成することは困難である。その理由は以下の通りである。
FIR用の48MHzの原振クロック信号と、MIR用の通信回路における1.152MHzの動作クロックまたはSIR用の通信回路における115.2kHzの動作クロックとは、整数値の分周比とはならない。
よって、FIR用の通信回路とMIRまたはSIR用の回路とをともに一つの機器に組み込む場合に、FIR用に入力された48MHzの原振クロック信号を用いてMIR用の1.152MHzまたはSIR用の115.2kHzの動作クロックを、単純な整数分周値の分周回路により分周して得ることはできなかった。
すなわち、FIR用の動作クロック生成回路と、MIRまたはSIR用の動作クロック生成回路とをともに当該機器に搭載する必要があった。しかし、このような動作クロック生成回路の併載は、コスト低減や回路規模縮小化に歯止めをかけることとなる。
この発明は上記の事情に鑑みてなされたもので、原振クロック信号に対して整数値の分周比とはならない分周クロック信号を簡易に生成可能な分周回路、および、当該分周回路を備えた通信装置を提供することを目的とする。
本発明は、原振クロック信号を分周して分周クロック信号を生成する分周回路であって、前記原振クロック信号の周波数をX、前記分周クロック信号の周波数をY、前記周波数Xと前記周波数Yとの最大公約数をZとし、計数値を順次、増加または減少させることにより、前記周波数Xを前記最大公約数Zで除した値X/Zの数だけ前記原振クロック信号のパルスを計数した後に、前記計数値をリセットし、前記原振クロック信号のパルスの計数を繰り返すカウンタと、前記計数値が、前記値X/Z以内に含まれる、前記周波数Xを前記周波数Yで除した値X/Yの各倍数(1倍を含む、また、各倍数が非整数のときは最も近似する整数値)になったときに出力を活性化する第1コンパレータとを備える分周回路である。
本発明は、請求項1ないし請求項5のいずれかに記載の分周回路と、異なる周波数の動作クロックでそれぞれ動作する、複数の通信回路とを備え、前記原振クロック信号は、前記複数の通信回路の前記動作クロックの一つとして機能し、前記分周回路にて生成された前記分周クロック信号は、前記複数の通信回路の前記動作クロックの他の一つとして機能する通信装置である。
本発明によれば、第1コンパレータは、カウンタの計数値が、周波数Xを周波数X・Yの最大公約数Zで除した値X/Z以内に含まれる、値X/Yの各倍数になったときに出力を活性化する。値X/Yのパルス数が、値Y/Zだけ集まれば、(X/Y)×(Y/Z)=X/Zとなり、値X/Zの原振クロック信号のパルス数と同じ値になって、必ず整数値となるので、値X/Zの数のパルスを計数中、値X/Yの各倍数に合致したときに第1コンパレータの出力が活性化すれば、第1コンパレータの出力を周波数Yの分周クロック信号として利用することができる。よって、原振クロック信号に対して整数値の分周比とはならない分周クロック信号を簡易に生成できる。
また、本発明によれば、原振クロック信号は、複数の通信回路の動作クロックの一つとして機能し、分周回路にて生成された分周クロック信号は、複数の通信回路の動作クロックの他の一つとして機能する。よって、異なる周波数の動作クロック生成回路の併載を伴うことなく、複数の通信回路を動作させることが可能な通信装置が得られる。
<実施の形態1>
図1は、本実施の形態に係る分周回路6aを示す図である。図1に示すように、この分周回路6aは、原振クロック信号L1を分周して分周クロック信号L4を生成する分周回路であって、原振クロック信号L1を受ける入力端1、カウンタ2、コンパレータ3、二入力AND回路4、および、分周クロック信号L4を出力する出力端5を備える。
図1は、本実施の形態に係る分周回路6aを示す図である。図1に示すように、この分周回路6aは、原振クロック信号L1を分周して分周クロック信号L4を生成する分周回路であって、原振クロック信号L1を受ける入力端1、カウンタ2、コンパレータ3、二入力AND回路4、および、分周クロック信号L4を出力する出力端5を備える。
本実施の形態では、原振クロック信号L1が、FIR用に入力される48MHzの入力クロックであって、MIR用の1.152MHzの分周クロック信号L4を生成する場合を例に採る。
まず、本実施の形態に係る分周回路6aの動作原理について説明する。
原振クロック信号L1の周波数をX、分周クロック信号L4の周波数をY、周波数Xと周波数Yとの最大公約数をZとする。本実施の形態では、周波数X=48MHz、周波数Y=1.152MHzであるので、その最大公約数Zは0.384MHzとなる。
なお、最大公約数を求めるには、ユークリッドの互除法や素因数分解を行えばよい。例えば上記の周波数X・Yの各数値においてユークリッドの互除法を行えば、48000000/1152000=41余り768000、1152000/768000=1余り384000、768000/384000=2より、384000が最大公約数となる。
次に、周波数Xを最大公約数Zで除した値X/Zを求める。上記の周波数X・Yの各数値の場合、X/Z=48/0.384=125となる。この値X/Zは、カウンタ2において計数すべき原振クロック信号L1のパルス数に採用される。
また、値X/Z以内に含まれる、周波数Xを周波数Yで除した値X/Yの各倍数を求める。なお、各倍数には1倍が含まれるとし、また、各倍数が非整数のときは最も近似する整数値を採用する。
上記の周波数X・Yの各数値の場合、X/Y=48/1.152=41.66…となるので、値X/Z以内に含まれる値X/Yの各倍数は、42(≒41.66…)、83(≒83.33…)、125の3つである。これら各倍数の値は、コンパレータ3における数値の合致判断に用いられる。
原振クロック信号L1の周波数X(=48MHz)を、最大公約数Z(=0.384MHz)で除した値X/Z(=125)は、最大公約数Zの周波数下でのパルス列のうち、あるパルスから次のパルスまでの間隔内に原振クロック信号L1のパルス数がいくつ含まれるかを意味する。
また、周波数Xを周波数Yで除した値X/Y(=41.66…)は、分周クロック信号L4の周波数下でのパルス列のうち、あるパルスから次のパルスまでの間隔内に原振クロック信号L1のパルス数がいくつ含まれるかを意味する。
上記の数値例から分かるように、原振クロック信号L1の周波数Xと分周クロック信号L4の周波数Yとが整数値の分周比関係には立たないため、値X/Y(=41.66…)は整数値とはならない。しかし、周波数Xと最大公約数Zとの比(X/Z=125)、および、周波数Yと最大公約数Zとの比(Y/Z=1.152/0.384=3)はいずれも、周波数XまたはYをその約数Zで除しているので、必ず整数比となる。
これはすなわち、値X/Y(=41.66…)のパルス数は非整数値であるけれども、値X/Y(=41.66…)のパルス数が、値Y/Z(=3)だけ集まれば、(X/Y)×(Y/Z)=41.66…×3=X/Z=125となり、値X/Z(=125)の原振クロック信号L1のパルス数と同じ値になって、必ず整数値となることを意味する。
本発明では、この原理を利用して、原振クロック信号L1に対して整数値の分周比とはならない分周クロック信号L4を簡易に生成する。
図1におけるカウンタ2は例えば、計数値をその初期値から順次、1ずつデクリメントしてゆくダウンカウンタである。カウンタ2は、原振クロック信号L1を受けて、そのパルス数を計数し、その計数値を出力L2として出力する。
そして、カウンタ2は、その計数値(初期値を125とする)を順次、減少させることにより、値X/Z(=125パルス)の数だけ原振クロック信号L1のパルスを計数する。値X/Z(=125パルス)に達した後は、その計数値をリセットし、原振クロック信号L1のパルスの計数を繰り返す。
なお、カウンタ2はダウンカウンタではなくとも、計数値をその初期値から順次、1ずつインクリメントしてゆくアップカウンタであってもよい。その場合、カウンタ2は、その計数値(初期値を1とする)を順次、増加させることにより、値X/Z(=125パルス)の数だけ原振クロック信号L1のパルスを計数する。値X/Z(=125パルス)に達した後は、その計数値をリセットし、原振クロック信号L1のパルスの計数を繰り返す。
コンパレータ3は、カウンタ2における計数値が、値X/Z(=125パルス)以内に含まれる、値X/Y(=41.66…)の各倍数、すなわち42(≒41.66…)、83(≒83.33…)、125の3つの値になったときに、その出力L3を活性化する。
コンパレータ3は、多入力OR回路3dおよび3つの二入力AND回路3a〜3cを含む。二入力AND回路3a〜3cの全ての一方入力端には、カウンタ2における計数値の出力L2が与えられる。また、二入力AND回路3a〜3cの各々の他方入力端には、値X/Yの各倍数83、42、125の値が、信号S1〜S3としてそれぞれ与えられる。
そして、二入力AND回路3a〜3cの全ての出力L3a〜L3cが、多入力OR回路3dに入力される。多入力OR回路3dの出力が、コンパレータ3からの出力L3となる。
コンパレータ3からの出力L3は、二入力AND回路4の一方入力端に与えられる。二入力AND回路4の他方入力端には、原振クロック信号L1が与えられる。
図2は、本実施の形態に係る分周回路6aの動作を示すタイミングチャートである。図2に「出力L2」として示すように、カウンタ2は、原振クロック信号L1の周波数X(=48MHz)で、初期値125から最終値1までの、原振クロック信号L1の125パルスのダウンカウントを行う。
コンパレータ3は、カウンタ2からの出力L2が、125、83、42の各値になったときに、その出力L3を活性化させる。そして、二入力AND回路4が、コンパレータ3の出力L3と原振クロック信号L1との論理積をとって、分周クロック信号L4を生成する。
これにより、原振クロック信号L1のパルス数125に対して、分周クロック信号L4のパルス数が3となり、48MHzから1.125MHzへの分周が容易に行える。
ここで、分周クロック信号L4のパルスの誤差について考察する。本実施の形態では、0.384MHzの1周期に3つのパルスを生成する際に、2つのパルスについては、42・83という近似値の整数でパルスを生成している。よって、分周クロック信号L4のパルス間隔には、若干の長短が生じる。
出力L2の値「125」のときの出力L3のパルスと出力L2の値「83」のときの出力L3のパルスの時間間隔は、本来41.66…パルス分であるべきところが、125−83=42パルス分となっている。よって、その時間間隔には、本来よりも0.33…=1/3パルス分の遅れ誤差が生じている。
また、出力L2の値「83」のときの出力L3のパルスと出力L2の値「42」のときの出力L3のパルスとの時間間隔は、本来41.66…パルス分であるべきところが、83−42=41パルス分となっている。よって、その時間間隔には、本来よりも0.66…=2/3パルス分の先走り誤差が生じている。
また、出力L2の値「125」のときの出力L3のパルスと出力L2の値「42」のときの出力L3のパルスとの時間間隔については、本来83.33…パルス分であるべきところが、125−42=83パルス分となっており、その時間間隔には、本来よりも0.33…=1/3パルス分の先走り誤差が生じている。
また、出力L2の値「42」のときの出力L3のパルスと出力L2の次の値「125」のときの出力L3のパルスの時間間隔は、本来41.66…パルス分であるべきところが42パルス分となっている。よって、その時間間隔には、本来よりも0.33…=1/3パルス分の遅れ誤差が生じている。
しかし、出力L2の値「125」から値「1」までの期間全体で見た場合には、各誤差が打ち消しあって、遅れ誤差も先走り誤差も生じない。これは、上述のように、値X/Y(=41.66…)のパルス数が、値Y/Z(=3)だけ集まれば、値X/Z(=125)の原振クロック信号L1のパルス数と同じ値になって、必ず整数値となることに由来する。
なお、1/3パルス分の遅れ誤差および先走り誤差は約7nsec(=1/(48MHz)×1/3)であり、2/3パルス分の先走り誤差も約14nsecである。しかし、IrDAのMIRの規定によれば、パルスエッジのジッタが±25.1nsec内にあれば許容されるので、これらの誤差は問題とならない。
本実施の形態に係る分周回路6aによれば、コンパレータ3は、カウンタ2の計数値が、値X/Z以内に含まれる、値X/Yの各倍数になったときに出力を活性化する。値X/Yのパルス数が、値Y/Zだけ集まれば、(X/Y)×(Y/Z)=X/Zとなり、値X/Zの原振クロック信号L1のパルス数と同じ値になって、必ず整数値となるので、値X/Zの数のパルスを計数中、値X/Yの各倍数に合致したときにコンパレータ3の出力が活性化すれば、コンパレータ3の出力L3を周波数Yの分周クロック信号L4として利用することができる。よって、原振クロック信号L1に対して整数値の分周比とはならない分周クロック信号L4を簡易に生成できる。
また、本実施の形態に係る分周回路6aによれば、コンパレータ3は、多入力OR回路3dおよび複数の二入力AND回路3a〜3cを含み、複数の二入力AND回路3a〜3cの全ての一方入力端には、カウンタ2における計数値が与えられ、複数の二入力AND回路3a〜3cの各々の他方入力端には、値X/Yの各倍数の値がそれぞれ与えられ、複数の二入力AND回路3a〜3cの全ての出力が、多入力OR回路3dに入力される。これにより、コンパレータ3の機能を容易に実現できる。
<実施の形態2>
本実施の形態は、実施の形態1に係る分周回路の変形例であって、様々な周波数XおよびYに対応した分周を自動的に行えるようにしたものである。実施の形態1においては、原振クロック信号L1が48MHzであって、分周クロック信号L4が1.152MHzに固定されていた。よって、値X/Zは125に、値X/Yの各倍数は42、83、125にそれぞれ固定されていた。本実施の形態では、周波数XおよびYの情報をユーザが与えるだけで、自動的に最適な分周を行えるようにする。
本実施の形態は、実施の形態1に係る分周回路の変形例であって、様々な周波数XおよびYに対応した分周を自動的に行えるようにしたものである。実施の形態1においては、原振クロック信号L1が48MHzであって、分周クロック信号L4が1.152MHzに固定されていた。よって、値X/Zは125に、値X/Yの各倍数は42、83、125にそれぞれ固定されていた。本実施の形態では、周波数XおよびYの情報をユーザが与えるだけで、自動的に最適な分周を行えるようにする。
図3は、本実施の形態に係る分周回路10aを示す図である。図3に示すように、本実施の形態に係る分周回路10aは、図1の入力端1、カウンタ2、コンパレータ3、および、二入力AND回路4を含む分周部6bに加えて、周波数選択信号L9が与えられる入力端9、初期値選択回路7およびコンパレータ値選択回路8をさらに備える。
なお、コンパレータ3の3つの二入力AND回路3a〜3cの各々の他方入力端には、実施の形態1のような固定値ではなく、コンパレータ値選択回路8から信号L8a〜L8cがそれぞれ与えられる。
初期値選択回路7には、ユーザより入力端9を介して、周波数XおよびYの値を選択する周波数選択信号L9が与えられる。
本実施の形態では例えば、原振クロック信号L1の周波数XはFIR用の48MHzに固定し、分周クロック信号L4の周波数Yを、SIR用の115.2kHz、57.6kHz、38.4kHz、19.2kHz、9.6kHz、または2.4kHzのいずれにも選択可能とする。
よって、周波数選択信号L9には、上記SIR用のいずれかの周波数Yを指定する情報が含まれている。なお、周波数Xについては48MHzとの固定値であるため、周波数選択信号L9内に必ずしもその情報を含めなくともよいが、周波数Xを48MHzと指定する信号を含めても良い。また、周波数Xを固定値とせずに、例えば48MHzまたは18.432MHzとの二通りの原振クロック信号L1を選択可能とする場合には、周波数選択信号L9に周波数Xの値を指定する信号を含めなければならない。
初期値選択回路7には予め、周波数XおよびYの値により異なる複数の値X/Zが記憶されている。
ここで、周波数X=48MHzと、各周波数Y=115.2kHz、57.6kHz、38.4kHz、19.2kHz、9.6kHz、または2.4kHzとの各最大公約数Zを算出すると、順に0.0384MHz、0.0192MHz、0.0384MHz、0.0192MHz、0.0096MHz、または0.0024MHzとなる。
よって、値X/Zを算出すると、2.4kHzの場合はX/Z=48/0.0024=20000、9.6kHzの場合はX/Z=48/0.0096=5000、19.2kHzの場合はX/Z=48/0.0192=2500、38.4kHzの場合はX/Z=48/0.0384=1250、57.6kHzの場合はX/Z=48/0.0192=2500、115.2kHzの場合はX/Z=48/0.0384=1250となる。
初期値選択回路7には予め、これら各場合の値X/Zの情報が記憶されており、初期値選択回路7は、周波数選択信号L9に応じて、各場合の値X/Zのうち対応する一つの値を信号L7としてカウンタ2へと出力する。例えば、周波数選択信号L9の内容がY=38.4kHzの場合は、X/Z=1250の情報が、信号L7としてカウンタ2へと出力される。
カウンタ2では、信号L7により与えられたX/Z=1250の情報が、計数値の初期値に設定される。
また、コンパレータ値選択回路8にも、ユーザより入力端9を介して周波数選択信号L9が与えられる。そして、コンパレータ値選択回路8にも予め、周波数XおよびYの値により異なる、値X/Z以内に含まれる値X/Yの各倍数の複数組の情報が記憶されている。
周波数X=48MHzと、各周波数Y=115.2kHz、57.6kHz、38.4kHz、19.2kHz、9.6kHz、または2.4kHzとの各X/Yの値およびその倍数を算出すると、2.4kHzの場合はX/Y=48/0.0024=20000、9.6kHzの場合はX/Y=48/0.0096=5000、19.2kHzの場合はX/Y=48/0.0192=2500、38.4kHzの場合はX/Y=48/0.0384=1250、57.6kHzの場合はX/Z=48/0.0576=833.33…≒833、その倍数1666.66…≒1667および2500、115.2kHzの場合はX/Z=48/0.1152=416.66…≒417、その倍数833.33…≒833および1250となる。
上記数値例では、2.4kHz、9.6kHz、19.2kHz、38.4kHzの各場合はいずれも、値X/Z以内に含まれる値X/Yの倍数は値X/Zと同じ数値のみとなるため、「値X/Yの各倍数の組」とは、2.4kHzについては20000との数値を、9.6kHzについては5000との数値を、19.2kHzについては2500との数値を、38.4kHzについては1250との数値を、それぞれ指す。
一方、57.6kHzおよび115.2kHzの場合は、値X/Z以内に含まれる値X/Yの倍数は複数存在するので、「値X/Yの各倍数の組」とは、57.6kHzについては、833・1667・2500との数値を、115.2kHzについては、417・833・1250との数値を、それぞれ指す。
コンパレータ値選択回路8には予め、値X/Z内に含まれる値X/Yの各倍数の組の情報が、周波数X・Yの組み合わせの各場合についての複数組分、記憶されている。そして、コンパレータ値選択回路8は、周波数選択信号L9に応じて、値X/Yの各倍数の複数組の情報のうち対応する一組の情報を、コンパレータ3へと出力する。
例えば、周波数選択信号L9の内容がY=38.4kHzの場合は、値X/Yの各倍数の組の情報は1250との数値である。この場合は、信号L8a〜L8cのいずれにも、1250との数値の情報が載せられて、コンパレータ3の二入力AND回路3a〜3cの各他方入力端へと出力される。これにより、48MHzの原振クロック信号L1を1250分周した38.4kHzの分周クロック信号L4が、二入力AND回路4から出力される。
一方、周波数選択信号L9の内容がY=115.2kHzの場合は、値X/Yの各倍数の組の情報は417・833・1250との数値である。この場合は、信号L8a〜L8cのそれぞれに、417・833・1250との数値の情報が載せられて、コンパレータ3の二入力AND回路3a〜3cの各他方入力端へと出力される。これにより、48MHzの原振クロック信号L1を416.66…分周した115.2kHzの分周クロック信号L4が、二入力AND回路4から出力される。
なお、分周部6bについては、信号L7,L8a〜L8cが与えられる点以外、実施の形態1に係る分周回路6aと同じであるので、その構成及び動作の説明を省略する。
本実施の形態に係る分周回路10aによれば、周波数選択信号L9に応じて、複数の値X/Zのうち対応する一つの値をカウンタ2へと出力可能な初期値選択回路7と、周波数選択信号L9に応じて、複数組の値X/Yの各倍数のうち対応する一組をコンパレータ3へと出力可能なコンパレータ値選択回路8とをさらに備える。よって、周波数選択信号L9を与えるだけで、様々な周波数XおよびYに対応した分周を自動的に行える。
なお、上記においては、二入力AND回路3a〜3cの各他方入力端に信号L8a〜L8cを与える構成を採用したが、図4の分周回路10bのように変形してもよい。
すなわち、コンパレータ値選択回路8からは信号L8a,L8bのみ出力し、例えば二入力AND回路3a,3bの各他方入力端にのみ信号L8a,L8bを与える。そして、二入力AND回路3cの他方入力端には、“0”との固定値を与えておく。
カウンタ2においては、計数値の初期値を“0”とし、続いて、初期値選択回路7から送られる信号L7に載せられた値から1を引いた値(例えば信号L7の情報が“20000”である場合は“19999”)に移行して、順次デクリメントを繰り返すよう設定しておく。これにより、計数値が“1”まで減少すれば、次の値が“0”となり、再度“19999”に移行して、順次デクリメントが繰り返される。
そして、周波数Yが上記の2.4kHz、9.6kHz、19.2kHz、および38.4kHzの場合、すなわち、値X/Zに含まれる値X/Yの倍数の数値が、値X/Zの数値と一致するものしかない場合には、コンパレータ値選択回路8から信号L8a,L8bの出力を行わないようにする。この場合は、コンパレータ3の二入力AND回路3cのみが動作するので、二入力AND回路3cの出力が即、コンパレータ3の出力となる。これにより、“0”が訪れるたびにコンパレータ3の出力L3が活性化し、48MHzの原振クロック信号L1を、周波数Yの各値に応じた整数の分周値で分周した分周クロック信号L4が、二入力AND回路4から出力される。
一方、周波数Yが57.6kHzおよび115.2kHzの場合、すなわち、値X/Zに含まれる値X/Yの倍数の数値が複数存在する場合には、値X/Zの数値と一致する倍数(例えば115.2kHzにおける1250)については出力することなく、二入力AND回路3cに入力される固定値“0”に請け負わせ、それ以外の倍数(例えば115.2kHzにおける417・833)については、コンパレータ値選択回路8から信号L8a,L8bとして出力を行う。これにより、48MHzの原振クロック信号L1を周波数Yの各値に応じた非整数の分周値(115.2kHzの場合ならば416.66…分周)で分周した分周クロック信号L4が、二入力AND回路4から出力される。
<実施の形態3>
本実施の形態は、実施の形態2に係る分周回路を搭載した通信装置であって、図4の分周回路と、複数の通信回路とを備えるものである。
本実施の形態は、実施の形態2に係る分周回路を搭載した通信装置であって、図4の分周回路と、複数の通信回路とを備えるものである。
図5は、本実施の形態に係る通信装置を示す図である。図5に示すとおり、この通信装置は、図4に示した分周回路10bと、異なる周波数の動作クロックでそれぞれ動作する、複数の通信回路11〜13と、信号入力端14とを備える。なお、通信回路11はSIR用の通信回路であり、通信回路12はMIR用の通信回路、通信回路13はFIR用の通信回路である。
通信回路11〜13のいずれにも、信号入力端14を介して外部より、通信回路11〜13のいずれを動作させるのかを指定する動作回路選択信号L14が与えられる。そして、動作回路選択信号L14の内容に応じて、通信回路11〜13のいずれか一つが動作する。
また、分周回路10bからは、通信回路11〜13のいずれにも原振クロック信号L1とコンパレータ3からの出力L3とが与えられる。なお、図4に示されていた二入力AND回路4は、図5では省略されている。各通信回路11〜13内に、それぞれ原振クロック信号L1とコンパレータ3からの出力L3とを受ける二入力AND回路(図示せず)が設けられているからである。
原振クロック信号L1は、例えば通信回路11〜13のうちFIR用の通信回路13の動作クロックとして機能する。また、分周回路10bにて生成された出力L3は、通信回路11〜13のうちMIR用の通信回路12またはSIR用の通信回路11の動作クロックとして機能する。
その他の点については、図4の分周回路10bと同じ装置構成であるので、説明を省略する。
本実施の形態に係る通信装置によれば、原振クロック信号L1は、複数の通信回路11〜13の動作クロックの一つとして機能し、分周回路10bにて生成された分周クロック信号としての出力L3は、複数の通信回路11〜13の動作クロックの他の一つとして機能する。よって、異なる周波数の動作クロック生成回路の併載を伴うことなく、複数の通信回路11〜13を動作させることが可能な通信装置が得られる。
<実施の形態4>
本実施の形態も、実施の形態1に係る分周回路の変形例であって、分周クロック信号のデューティ比を所望の値に変更可能なものである。
本実施の形態も、実施の形態1に係る分周回路の変形例であって、分周クロック信号のデューティ比を所望の値に変更可能なものである。
図2に示されているように、実施の形態1においては、分周クロック信号L4のパルス幅は、原振クロック信号L1と同じであった。よって、分周クロック信号L4のデューティ比はきわめて小さな値となり、分周クロック信号として適切でない場合も考えられる。
そこで、本実施の形態においては、分周クロック信号のデューティ比の調節を行えるようにする。なお、実施の形態1と同様、本実施の形態においても、原振クロック信号L1が48MHzであって、分周クロック信号L4が1.152MHzに固定されているとする。
図6は、本実施の形態に係る分周回路6cを示す図である。図6に示すように、本実施の形態に係る分周回路6cは、図1の入力端1、カウンタ2およびコンパレータ3を含む分周部6aに加えて、カウンタ2の出力が与えられるコンパレータ15、コンパレータ3からの出力L3とコンパレータ15からの出力L15とが与えられる分周クロック生成回路16、および、分周クロック信号L16を出力する出力端5をさらに備える。
コンパレータ15は、カウンタ2における計数値が、値X/Yの各倍数、すなわち42、83、125の3つの値に、所定値(ここでは“21”とする)を加算した各値63、104、21(カウンタ2において“125”の次は“1”に戻るので“21”となる)になったときに、その出力L15を活性化する。
この“21”との所定値は、出力L2の値「125」、「83」、「42」の各パルス間の時間間隔たる41.66…パルス分を半分に除して得られた整数の近似値であり、分周クロック信号L16のデューティ比を50%にするための設定値である。
コンパレータ15は、多入力OR回路15dおよび3つの二入力AND回路15a〜15cを含む。二入力AND回路15a〜15cの全ての一方入力端には、カウンタ2における計数値の出力L2が与えられる。また、二入力AND回路15a〜15cの各々の他方入力端には、値X/Yの各倍数に所定値を加算した104、63、21の各値が、信号S4〜S6としてそれぞれ与えられる。
そして、二入力AND回路15a〜15cの全ての出力L15a〜L15cが、多入力OR回路15dに入力される。多入力OR回路15dの出力が、コンパレータ15からの出力L15となる。
コンパレータ3からの出力L3とコンパレータ15からの出力L15とは、分周クロック生成回路16に与えられる。分周クロック生成回路16は、コンパレータ3の出力の活性化に伴ってその出力信号を活性化し、コンパレータ15の出力の活性化に伴ってその出力信号を非活性化する。この分周クロック生成回路16からの出力信号が、分周クロック信号L16となる。
図7は、本実施の形態に係る分周回路6cの動作を示すタイミングチャートである。図7に「出力L2」として示すように、カウンタ2は、原振クロック信号L1の周波数X(=48MHz)で、初期値125から最終値1までの、原振クロック信号L1の125パルスのダウンカウントを行う。
コンパレータ3は、カウンタ2からの出力L2が、125、83、42の各値になったときに、その出力L3を活性化させる。また、コンパレータ15は、カウンタ2からの出力L2が、104、63、21の各値になったときに、その出力L15を活性化させる。そして、分周クロック生成回路16が、コンパレータ3の出力の活性化に伴ってその出力信号を活性化し、コンパレータ15の出力の活性化に伴ってその出力信号を非活性化することにより、分周クロック信号L16を生成する。
これにより、原振クロック信号L1のパルス数125に対してパルス数3であって、デューティ比がほぼ50%の分周クロック信号L16が得られ、48MHzから1.125MHzへの分周が容易に行える。
ここで、分周クロック信号L16のデューティ比の誤差について考察する。コンパレータ3からの出力L3内の2つのパルスについては、42・83という近似値の整数でパルスを生成し、また、コンパレータ15の出力L15については、所定値を加算した各値63・104・21となっているので、分周クロック信号L16のデューティ比には、若干の長短が生じる。
出力L2の値「125」のときの出力L3のパルスと出力L2の値「83」のときの出力L3のパルスの時間間隔は、125−83=42パルス分となっている。よって、出力L2の値が「125」から「83」の間の分周クロック信号L16では、Highの期間のパルス数が21であり、残りのLowの期間も21となるので、そのデューティ比を1:1、すなわち50%とすることができる。
一方、出力L2の値「83」のときの出力L3のパルスと出力L2の値「42」のときの出力L3のパルスの時間間隔は、83−42=41パルス分となっている。よって、出力L2の値が「83」から「42」の間の分周クロック信号L16では、Highの期間のパルス数が20であり、残りのLowの期間は21となるので、そのデューティ比は20:21となる。よって、この期間では、若干のデューティ比の誤差が生じる。
また、出力L2の値「42」のときの出力L3のパルスと出力L2の次の値「125」のときの出力L3のパルスの時間間隔は、42パルス分となっている。よって、出力L2の値が「42」から次の「125」の間の分周クロック信号L16では、Highの期間のパルス数が21であり、残りのLowの期間も21となるので、そのデューティ比を1:1、すなわち50%とすることができる。
本実施の形態に係る分周回路6cによれば、コンパレータ15は、カウンタ2の計数値が、値X/Yの各倍数に所定値を加算した各値になったときに出力を活性化し、分周クロック生成回路16は、コンパレータ3の出力の活性化に伴って分周クロック信号L16を活性化し、コンパレータ15の出力の活性化に伴って分周クロック信号L16を非活性化する。よって、所定値を例えば各倍数の中間値に設定すれば、分周クロック生成回路16からの出力をデューティ比50%の分周クロック信号L16として使用することができ、所定値の設定如何で、所望のデューティ比の分周クロック信号L16を得ることができる。
また、本実施の形態に係る分周回路6cによれば、コンパレータ15は、多入力OR回路15dおよび複数の二入力AND回路15a〜15cを含み、複数の二入力AND回路15a〜15cの全ての一方入力端には、カウンタ2における計数値が与えられ、複数の二入力AND回路15a〜15cの各々の他方入力端には、値X/Yの各倍数に所定値を加算した各値がそれぞれ与えられ、複数の二入力AND回路15a〜15cの全ての出力が、多入力OR回路15dに入力される。これにより、コンパレータ15の機能を容易に実現できる。
なお、本実施の形態に係る分周回路を実施の形態3に適用して、図4の分周回路と複数の通信回路とを備える通信装置を構成しても良い。
2 カウンタ、3,15 コンパレータ、7 初期値選択回路、8 コンパレータ値選択回路、11〜13 通信回路、16 分周クロック生成回路。
Claims (6)
- 原振クロック信号を分周して分周クロック信号を生成する分周回路であって、
前記原振クロック信号の周波数をX、前記分周クロック信号の周波数をY、前記周波数Xと前記周波数Yとの最大公約数をZとし、
計数値を順次、増加または減少させることにより、前記周波数Xを前記最大公約数Zで除した値X/Zの数だけ前記原振クロック信号のパルスを計数した後に、前記計数値をリセットし、前記原振クロック信号のパルスの計数を繰り返すカウンタと、
前記計数値が、前記値X/Z以内に含まれる、前記周波数Xを前記周波数Yで除した値X/Yの各倍数(1倍を含む、また、各倍数が非整数のときは最も近似する整数値)になったときに出力を活性化する第1コンパレータと
を備える分周回路。 - 請求項1に記載の分周回路であって、
前記第1コンパレータは、多入力OR回路および複数の二入力AND回路を含み、
前記複数の二入力AND回路の全ての一方入力端には、前記カウンタにおける前記計数値が与えられ、
前記複数の二入力AND回路の各々の他方入力端には、前記値X/Yの前記各倍数の値がそれぞれ与えられ、
前記複数の二入力AND回路の全ての出力が、前記多入力OR回路に入力される
分周回路。 - 請求項1または請求項2に記載の分周回路であって、
前記周波数XおよびYの値により異なる複数の前記値X/Zを記憶し、前記周波数XおよびYの値を選択する周波数選択信号に応じて、複数の前記値X/Zのうち対応する一つの値を前記カウンタへと出力可能な第1選択回路と、
前記周波数XおよびYの値により異なる複数組の前記値X/Yの前記各倍数を記憶し、前記周波数XおよびYの値を選択する周波数選択信号に応じて、複数組の前記値X/Yの前記各倍数のうち対応する一組を前記第1コンパレータへと出力可能な第2選択回路と
をさらに備える分周回路。 - 請求項1ないし請求項3のいずれかに記載の分周回路であって、
前記計数値が、前記値X/Yの前記各倍数に所定値を加算した各値になったときに出力を活性化する第2コンパレータと、
出力信号を出力し、前記第1コンパレータの出力の活性化に伴って前記出力信号を活性化し、前記第2コンパレータの出力の活性化に伴って前記出力信号を非活性化するクロック生成回路と
をさらに備えた分周回路。 - 請求項4に記載の分周回路であって、
前記第2コンパレータは、多入力OR回路および複数の二入力AND回路を含み、
前記複数の二入力AND回路の全ての一方入力端には、前記カウンタにおける前記計数値が与えられ、
前記複数の二入力AND回路の各々の他方入力端には、前記値X/Yの前記各倍数に前記所定値を加算した前記各値がそれぞれ与えられ、
前記複数の二入力AND回路の全ての出力が、前記多入力OR回路に入力される
分周回路。 - 請求項1ないし請求項5のいずれかに記載の分周回路と、
異なる周波数の動作クロックでそれぞれ動作する、複数の通信回路と
を備え、
前記原振クロック信号は、前記複数の通信回路の前記動作クロックの一つとして機能し、
前記分周回路にて生成された前記分周クロック信号は、前記複数の通信回路の前記動作クロックの他の一つとして機能する
通信装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008295035A (ja) * | 2007-04-27 | 2008-12-04 | Semiconductor Energy Lab Co Ltd | クロック信号生成回路、及び半導体装置 |
JP2009231899A (ja) * | 2008-03-19 | 2009-10-08 | Nec Corp | クロック信号分周回路および方法 |
JP2010258761A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | クロック分周回路 |
KR20180009438A (ko) * | 2016-07-18 | 2018-01-29 | 에스케이하이닉스 주식회사 | 분주율 가변이 가능한 분주기 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54112152A (en) * | 1978-02-22 | 1979-09-01 | Meidensha Electric Mfg Co Ltd | Frequency divider |
JPS57148934U (ja) * | 1981-03-13 | 1982-09-18 | ||
JPS63281517A (ja) * | 1987-05-14 | 1988-11-18 | Fujitsu Ltd | 可変分周回路 |
JPH0514186A (ja) * | 1991-07-08 | 1993-01-22 | Matsushita Electric Ind Co Ltd | パルス幅変調回路 |
JPH0884070A (ja) * | 1994-09-12 | 1996-03-26 | Brother Ind Ltd | 非同期カウンター回路 |
JPH10135821A (ja) * | 1996-10-25 | 1998-05-22 | Nec Corp | クロック生成回路 |
JPH10341155A (ja) * | 1997-06-09 | 1998-12-22 | Nec Yonezawa Ltd | 可変周期信号発生回路 |
JP2000082943A (ja) * | 1998-09-04 | 2000-03-21 | Sony Corp | クロック信号生成装置 |
-
2004
- 2004-12-07 JP JP2004353511A patent/JP2006165931A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54112152A (en) * | 1978-02-22 | 1979-09-01 | Meidensha Electric Mfg Co Ltd | Frequency divider |
JPS57148934U (ja) * | 1981-03-13 | 1982-09-18 | ||
JPS63281517A (ja) * | 1987-05-14 | 1988-11-18 | Fujitsu Ltd | 可変分周回路 |
JPH0514186A (ja) * | 1991-07-08 | 1993-01-22 | Matsushita Electric Ind Co Ltd | パルス幅変調回路 |
JPH0884070A (ja) * | 1994-09-12 | 1996-03-26 | Brother Ind Ltd | 非同期カウンター回路 |
JPH10135821A (ja) * | 1996-10-25 | 1998-05-22 | Nec Corp | クロック生成回路 |
JPH10341155A (ja) * | 1997-06-09 | 1998-12-22 | Nec Yonezawa Ltd | 可変周期信号発生回路 |
JP2000082943A (ja) * | 1998-09-04 | 2000-03-21 | Sony Corp | クロック信号生成装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008295035A (ja) * | 2007-04-27 | 2008-12-04 | Semiconductor Energy Lab Co Ltd | クロック信号生成回路、及び半導体装置 |
US8416000B2 (en) | 2007-04-27 | 2013-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Clock signal generation circuit and semiconductor device |
JP2009231899A (ja) * | 2008-03-19 | 2009-10-08 | Nec Corp | クロック信号分周回路および方法 |
JP2010258761A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | クロック分周回路 |
KR20180009438A (ko) * | 2016-07-18 | 2018-01-29 | 에스케이하이닉스 주식회사 | 분주율 가변이 가능한 분주기 |
KR102530564B1 (ko) * | 2016-07-18 | 2023-05-11 | 에스케이하이닉스 주식회사 | 분주율 가변이 가능한 분주기 |
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