CN110061735A - 小数分频电路及采用该电路的接口时钟分频电路 - Google Patents

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Abstract

本发明涉及一种小数分频电路，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分，其中所述小数分频电路的输出频率fcko为：fcko＝fcki/(ARR+(FRACT/2n))，其中fcki为输入频率，FRACT为小数部分乘以2n以后的整数舍入值，并且n为正整数。此外，本发明还涉及一种接口时钟分频电路以及一种用于运行小数分频电路的方法。通过本发明，可以精准地通过分频产生所期望的各种目标频率，而不需要额外的晶振锁相环，而是可直接使用例如MCU系统的系统时钟，从而降低芯片的面积及功耗。

Description

小数分频电路及采用该电路的接口时钟分频电路
技术领域
本发明总的来说涉及数字电路中的时钟分频电路，具体而言涉及一种小数分频电路。此外，本发明还涉及一种接口时钟分频电路以及一种用于运行小数分频电路的方法。
背景技术
在如今的智能多媒体的时代，移动电子设备已经深入人们的生活。音频数据的采集、处理和传输是智能多媒体的重要部分。目前主要的数字音频传输标准为飞利浦公司制定的I2S(Inter-IC Sound)总线接口协议、以及在其基础上衍生出的MSB、LSB、PCM模式的I2S总线协议。这些协议规定了数字音频数据的格式。所述协议的主机(Master)需要提供一个串行传输位时钟BCK，以驱动从机(Slave)芯片的主时钟MCK以及字选择WS时钟。
在音频采样率为fs时，位时钟BCK的频率应当为fs*64(通道长度为32)或fs*32(通道长度为16)，主时钟MCK的频率应当为fs*256。
音频的采样时钟有以下几种：8KHz、11.025KHz、16KHz、22.05KHz、24KHz、32KHz、44.1KHz、48KHz、88.2KHz、96KHz、192KHz等，采样位数可以为12bits、16bits、20bits、24bits、32bits等。传输的通道长度主要有16与32两种。通道长度为16时可以传输采样位数为12与16位的音频；通道长度为32时可以传输以上所有的采样位数的音频。字选择WS信号是由位时钟BCK根据传输的通道长度分频得到，因此根据不同的采样频率与通道长度，需要不同频率的串行位时钟BCK。以32位的通道长度为例，当采样频率为32KHz、44.1KHz、48KHz时，所需要的BCK的时钟频率分别应当为2.048MHz、2.822MHz、3.072MHz。如果需要主时钟MCK输出则MCK的频率分别应当为8.192MHz、11.288MHz、12.288MHz。
目前，需要一种能够产生精准分频的低成本方案。
发明内容
本发明的任务是提供一种小数分频电路、一种接口时钟分频电路、以及一种用于运行小数分频电路的方法，通过所述小数分频电路、所述接口时钟分频电路和/或所述方法，可以精准地通过分频产生所期望的各种目标频率，而不需要额外的晶振锁相环，而是可直接使用例如MCU系统的系统时钟，从而降低芯片的面积及功耗。
在本发明的第一方面，前述任务通过一种小数分频电路来解决，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分，其中所述小数分频电路的输出频率fcko为：
fcko＝fcki/(ARR+(FRACT/2n))，
其中fcki为输入频率，FRACT为小数部分乘以2n以后的整数舍入值，并且n为正整数。
在此应当指出，本发明的小数分频电路可采用多种方式来实现、例如重载计数器加运算单元、重载计数器加加法器、重载计数器加寄存器等等。在重载计数器加运算单元的情况下，根据n的不同，选择不同位数的运算单元以及运算方法。
在本发明的一个优选方案中规定，所述小数分频电路包括：
重载计数器，其被配置为计数到ARR时使重载计数器的计数值递增计数器重载值并且触发n+1位的运算单元进行加法运算，其中在运算单元的运算结果的最高位为1时，计数器重载值为0，并且在运算单元的运算结果的最高位为0时，计数器重载值为1；
运算单元，其被配置为执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果的低n位，并且第二输入ALU_I2是n位的小数部分FRACT；以及
波形整形电路，其被配置为在重载计数器的计数值溢出时翻转以产生输出信号。
通过该优选方案，可以低成本地根据输入频率精确地生成各种目标频率。在此，根据n不同，加法器的位数也将相应地变化。
在本发明的一个扩展方案中规定，n＝6。
通过设置n＝6，可以用位数较少的运算单元以及位数较少的加法运算来实现较为精确的分频。当然，其它正整数n也是可设定的。
在本发明的第二方面，前述任务通过一种接口时钟分频电路来解决，该电路具有：
根据权利要求1至3之一所述的小数分频电路，其被配置为根据输入信号生成主时钟信号；
位时钟产生模块，其被配置为根据主时钟信号和通道长度生成位时钟信号；以及
字选择时钟产生模块，其被配置为根据位时钟信号生成字选择时钟信号。
在本发明的一个优选方案中规定，在通道长度为16时，位时钟信号为主时钟信号的8分频；和/或
其中在通道长度为32时，位时钟信号为主时钟信号的4分频。
通过该优选方案，规定了位时钟信号与主时钟信号之间的整数分频关系，因此在小数分频电路所生成的分频信号的精确度较高的情况下，经过整数分频后生成的位时钟信号的精确度也较高。在此应当指出，位时钟信号与主时钟信号之间的其它整数分频关系也是可设定的。
在本发明的另一优选方案中规定，在通道长度为16时，字选择时钟信号的频率为位时钟信号的16分频；和/或
在通道长度为32时，字选择时钟信号的频率为位时钟信号的32分频。
通过该优选方案，规定了字选择时钟信号与位时钟信号之间的整数分频关系，因此所生成的位时钟信号的精确度较高的情况下，经过整数分频后生成的字选择时钟信号的精确度也较高。在此应当指出，字选择时钟信号与位时钟信号之间的其它整数分频关系也是可设定的。
在本发明的一个扩展方案中规定，位时钟产生模块还被配置为在主时钟信号未使能时输出位时钟产生模块的输出信号。通过该扩展方案，可以根据实际需要输出不同频率的信号。
在本发明的一个优选方案中规定，在所期望的采样频率为fs且主时钟信号使能时时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*256)]；
FRACT＝round({fcki/(fs*256)-[fcki/(fs*256)]}*64)；和/或
其中在所期望的采样频率为fs且主时钟信号未使能且通道长度为32时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*64)]；
FRACT＝round({fcki/(fs*64)-[fcki/(fs*64)]}*64)；和/或
其中在所期望的采样频率为fs且主时钟信号未使能且通道长度为16时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*32)]；
FRACT＝round({fcki/(fs*32)-[fcki/(fs*32)]}*64)。
通过该优选方案，可以根据不同通道长度和不同的目标采样频率(或所期望的采样频率)设置小数型分频因子、即ARR和FRACT，从而与目标采样频率尽量接近的实际采样频率。
在本发明的一个扩展方案中规定，当输入频率fcki为22.12MHz且所期望的采样频率为48KHz且通道长度为32时，ARR＝7且FRACT＝13。通过该扩展方案，可以精确地生成48KHz的常见采样频率。其它采样频率也可以根据本发明精确地生成。
在本发明的第三方面，前述任务通过一种用于运行小数分频电路的方法来解决，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分，并且FRACT为小数部分乘以2n以后的整数舍入值，该方法包括下列步骤：
在计数到ARR时触发n+1位的运算单元进行加法运算，
执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果的低n位，并且第二输入ALU_I2是n位的小数部分FRACT；
在计数到ARR时使重载计数器的计数值递增计数器重载值，其中在运算单元的运算结果的最高位为1时，计数器重载值为0，并且在运算单元的运算结果的最高位为0时，计数器重载值为1；以及
在重载计数器的计数值溢出时翻转以产生输出信号。
在本发明的第四方面，该任务通过一种小数分频电路来解决，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分并且FRACT为小数部分乘以2n以后的整数舍入值，其中n为整数，该小数分频电路包括：
重载计数器，其被配置为计数到ARR时使重载计数器的计数值递增计数器重载值并且触发n+1位的运算单元进行加法运算，其中在运算单元的运算结果的最高位为1时，计数器重载值为0，并且在运算单元的运算结果的最高位为0时，计数器重载值为1，并且其中所述重载计数器在其计数值溢出时生成输出信号；
存储器，其被配置为存储运算单元的上次加法运算结果的低n位；以及
运算单元，其被配置为执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果的低n位，并且第二输入ALU_I2是n位的小数部分FRACT。
在本发明的一个优选方案中规定，该小数分频电路还包括波形整形电路，其被配置为在重载计数器的计数值溢出时翻转以产生输出信号。
在本发明的一个扩展方案中规定，n＝6。
本发明至少具有下列有益效果：(1)通过本发明的小数分频，可以与整数分频相比，生成更精确的频率信号；(2)本发明硬件简单，无需额外的晶振锁相环，而是通过重载计数器和运算单元之类的硬件即可实现；(3)本发明的小数分频因子可以通过设置整数n来简单地调节，从而可用于各种分频场景；(4)本发明的小数分频因子应用于音频领域，可生成精确的采样频率，从而实现更好的音频效果。
附图说明
下面结合附图参考具体实施例来进一步阐述本发明。
图1示出了根据本发明的小数分频电路的示意图；
图2示出了根据本发明的接口时钟分频电路的示意图；
图3示出了根据本发明的小数分频电路的一个实施例的时序波形图；
图4示出了根据本发明的接口时钟分频电路的采样周期的等间隔性；以及
图5示出了通道长度与分频因子之间的关系。
具体实施方式
应当指出，各附图中的各组件可能为了图解说明而被夸大地示出，而不一定是比例正确的。在各附图中，给相同或功能相同的组件配备了相同的附图标记。
在本发明中，各实施例仅仅旨在说明本发明的方案，而不应被理解为限制性的。
在本发明中，除非特别指出，量词“一个”、“一”并未排除多个元素的场景。
在此还应当指出，在本发明的实施例中，为清楚、简单起见，可能示出了仅仅一部分部件或组件，但是本领域的普通技术人员能够理解，在本发明的教导下，可根据具体场景需要添加所需的部件或组件。
在此还应当指出，在本发明的范围内，“相同”、“相等”、“等于”等措辞并不意味着二者数值绝对相等，而是允许一定的合理误差，也就是说，所述措辞也涵盖了“基本上相同”、“基本上相等”、“基本上等于”。
图1示出了根据本发明的小数分频电路100的示意图。在本实施例中，以n＝6进行说明，在其它实施例中，可以选择其它正整数n。
小数分频电路100包括下列部件，其中一些部件可能是可选的：
·重载计数器101，其被配置为在对输入信号CKI的脉冲计数到ARR时使重载计数器101的计数值递增计数器重载值并且触发7位的运算单元104进行加法运算，其中在运算单元104的运算结果ALU_0的最高位为1时，计数器重载值为0，并且在运算单元104的运算结果的最高位为0时，计数器重载值为1。
·运算单元104，其被配置为执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果ALU_0的低6位，并且第二输入ALU_I2是6位的小数部分FRACT。上次加法运算结果的低6位可以可选地存储在可选地存储器103中以供加法运算使用。运算单元104例如可以是加法器或运算器等逻辑器件。
·波形整形电路102，其被配置为在重载计数器102的计数值溢出(OV)时翻转以产生输出信号CKO。
在此，小数分频电路100的输出频率fcko为：
fcko＝fcki/(ARR+(FRACT/64))，
其中fcki为输入频率，FRACT为小数部分乘以54以后的整数舍入值，并且n为正整数。
下面简述小数分频电路100的运行过程。
首先，在对输入信号CKI的脉冲计数到ARR时触发7位的运算单元103进行加法运算。
然后，执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果的低6位，并且第二输入ALU_I2是6位的小数部分FRACT。
随后，每当在计数到ARR时使重载计数器101的计数值递增计数器重载值，其中在运算单元104的运算结果ALU_0的最高位为1时，计数器重载值为0，并且在运算单元104的运算结果ALU_0的最高位为0时，计数器重载值为1。
最后，在重载计数器101的计数值溢出(OV)时翻转以产生输出信号。
图2示出了根据本发明的接口时钟分频电路200的示意图。
如图所示，根据本发明的接口时钟分频电路200包括下列部件：
·小数分频电路101，其被配置为根据输入信号生成输出信号CKO以作为主时钟信号MCK。
·位时钟产生模块201，其被配置为根据主时钟信号MCK和通道长度生成位时钟信号BCK。可选地，在通道长度为16时，位时钟信号BCK为主时钟信号MCK的8分频；在通道长度为32时，位时钟信号BCK为主时钟信号MCK的4分频。
·字选择时钟产生模块202，其被配置为根据位时钟信号BCK和通道长度生成字选择时钟信号WS。可选地，在通道长度为16时，字选择时钟信号WS为位时钟信号BCK的16分频；在通道长度为32时，字选择时钟信号WS为位时钟信号BCK的32分频。在此，“信号A为信号B的X分频”是指，信号A是信号B经过X分频后得出的。
在此，在所期望的采样频率为fs且主时钟信号使能时时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*256)]；
FRACT＝round({fcki/(fs*256)-[fcki/(fs*256)]}*64)； (1)
在所期望的采样频率为fs且主时钟信号未使能且通道长度为32时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*64)]；
FRACT＝round({fcki/(fs*64)-[fcki/(fs*64)]}*64)； (2)
在所期望的采样频率为fs且主时钟信号未使能且通道长度为16时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*32)]；
FRACT＝round({fcki/(fs*32)-[fcki/(fs*32)]}*64)。 (3)
下面举例说明当系统时钟(即fcki，或称输入信号频率)为22.12MHz时，需要产生48KHz的音频采样时钟，MCK不输出，数据通道长度为32。使用公式(2)计数出ARR＝7；FRACT＝13；实际输出的音频采样频率为47.9826KHz,与48KHz误差为0.03％；如果不使用本方案的小数分频实际输出频率为49.375KHz,误差为2.86％。
图3示出了根据本发明的小数分频电路的一个实施例的时序波形图，即在上面的实施例中ARR＝7且FRACT＝13时所产生的输出信号的时序波形图。
从图3的波形可以看出，运算器ALU溢出时，CKO的输出电平会多一个输入时钟CKI周期的宽度。由于一个采样周期至少有64次自动计数重载，这样分频后不影响采样的周期的变化。图4示出了根据本发明的接口时钟分频电路的采样周期的等间隔性。
图5示出了通道长度与分频因子之间的关系。
如图5所示，字选择时钟WS由位时钟BCK分频得到，当通道长度为16时，WS是BCK的16分频；当通道长度为32时，WS是BCK的32分频。而根据位时钟BCK与主时钟MCK之间的关系(即在通道长度为16时，位时钟信号BCK为主时钟信号MCK的8分频；在通道长度为32时，位时钟信号BCK为主时钟信号MCK的4分频)，可以确定字选择时钟WS与主时钟信号MCK之间的分频关系。
表1示出了使用带有小数分频与不带小数分频的分频器所产生不同采样率的时钟之间的对比表格。表格1使用整数分频，表格2使用小数分频，从表格可以看出使用小数分频后与目标频率的误差大幅度降低。不使用小数分频产生带有MCK输出的44.1k的采样率频率误差达到6.29％，使用小数分频后误差只有0.04％。极大提高了音频的质量。
表1-时钟48M时钟针对不同采样率的设置及精度值(使用小数分频)
本发明至少具有下列有益效果：(1)通过本发明的小数分频，可以与整数分频相比，生成更精确的频率信号；(2)本发明硬件简单，无需额外的晶振锁相环，而是通过重载计数器和运算单元之类的硬件即可实现；(3)本发明的小数分频因子可以通过设置整数n来简单地调节，从而可用于各种分频场景；(4)本发明的小数分频因子应用于音频领域，可生成精确的采样频率，从而实现更好的音频效果。
虽然本发明的一些实施方式已经在本申请文件中予以了描述，但是本领域技术人员能够理解，这些实施方式仅仅是作为示例示出的。本领域技术人员在本发明的教导下可以想到众多的变型方案、替代方案和改进方案而不超出本发明的范围。所附权利要求书旨在限定本发明的范围，并藉此涵盖这些权利要求本身及其等同变换的范围内的方法和结构。

Claims (12)

1.一种小数分频电路，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分，其中所述小数分频电路的输出频率fcko为：
fcko＝fcki/(ARR+(FRACT/2n))，
其中fcki为输入频率，FRACT为小数部分乘以2n以后的整数舍入值，并且n为正整数。
2.根据权利要求1所述的小数分频电路，其中所述小数分频电路包括：
重载计数器，其被配置为计数到ARR时使重载计数器的计数值递增计数器重载值并且触发n+1位的运算单元进行加法运算，其中在运算单元的运算结果的最高位为1时，计数器重载值为0，并且在运算单元的运算结果的最高位为0时，计数器重载值为1；
运算单元，其被配置为执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果的低n位，并且第二输入ALU_I2是n位的小数部分FRACT；以及
波形整形电路，其被配置为在重载计数器的计数值溢出时翻转以产生输出信号。
3.根据权利要求2所述的小数分频电路，其中n＝6。
4.一种接口时钟分频电路，具有：
根据权利要求1至3之一所述的小数分频电路，其被配置为根据输入信号生成主时钟信号；
位时钟产生模块，其被配置为根据主时钟信号和通道长度生成位时钟信号；以及
字选择时钟产生模块，其被配置为根据位时钟信号和通道长度生成字选择时钟信号。
5.根据权利要求4所述的电路，其中在通道长度为16时，位时钟信号为主时钟信号的8分频；和/或
其中在通道长度为32时，位时钟信号为主时钟信号的4分频。
6.根据权利要求4所述的电路，其中在通道长度为16时，字选择时钟信号为位时钟信号的16分频；和/或
在通道长度为32时，字选择时钟信号为位时钟信号的32分频。
7.根据权利要求4所述的电路，其中位时钟产生模块还被配置为在主时钟信号未使能时输出位时钟产生模块的输出信号。
8.根据权利要求4所述的电路，其中在所期望的采样频率为fs且主时钟信号使能时时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*256)]；
FRACT＝round({fcki/(fs*256)-[fcki/(fs*256)]}*64)；和/或
其中在所期望的采样频率为fs且主时钟信号未使能且通道长度为32时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*64)]；
FRACT＝round({fcki/(fs*64)-[fcki/(fs*64)]}*64)；和/或
其中在所期望的采样频率为fs且主时钟信号未使能且通道长度为16时，根据下列公式计算ARR和FRACT的数值：
ARR＝[fcki/(fs*32)]；
FRACT＝round({fcki/(fs*32)-[fcki/(fs*32)]}*64)。
9.一种用于运行小数分频电路的方法，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分，并且FRACT为小数部分乘以2n以后的整数舍入值，该方法包括下列步骤：
在计数到ARR时触发n+1位的运算单元进行加法运算，
执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果的低n位，并且第二输入ALU_I2是n位的小数部分FRACT；
在计数到ARR时使重载计数器的计数值递增计数器重载值，其中在运算单元的运算结果的最高位为1时，计数器重载值为0，并且在运算单元的运算结果的最高位为0时，计数器重载值为1；以及
在重载计数器的计数值溢出时翻转以产生输出信号。
10.一种小数分频电路，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分并且FRACT为小数部分乘以2n以后的整数舍入值，其中n为整数，该小数分频电路包括：
重载计数器，其被配置为计数到ARR时使重载计数器的计数值递增计数器重载值并且触发n+1位的运算单元进行加法运算，其中在运算单元的运算结果的最高位为1时，计数器重载值为0，并且在运算单元的运算结果的最高位为0时，计数器重载值为1，并且其中所述重载计数器在其计数值溢出时生成输出信号；
存储器，其被配置为存储运算单元的上次加法运算结果的低n位；以及
运算单元，其被配置为执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果的低n位，并且第二输入ALU_I2是n位的小数部分FRACT。
11.根据权利要求10所述的小数分频电路，还包括波形整形电路，其被配置为在重载计数器的计数值溢出时翻转以产生输出信号。
12.根据权利要求10所述的小数分频电路，其中n＝6。
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