CN106209094A - 一种基于fpga 50%占空比小数分频的实现方法 - Google Patents

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Abstract

本发明涉及一种基于FPGA 50％占空比小数分频的实现方法，包括：采用FPGA内部的四相位时钟组成两组两两互补时钟；采用源触发时钟与互补时钟快速定位目标分频时钟系数的2分频时钟的起始周期、半周期、四分之一周期，四分之三周期位置；将上述各个周期位置通过窄脉冲来标记，快速定位到占空比为50％的半整数分频的关键翻转点，采用差分结构完成输出目标分频时钟。本发明基于FPGA内部的四相位时钟实现小数分频，无需通过计数实现，因此在分频过程中，不存在计数器计数所浪费的时间和所需要的设计空间，能够快速定位到小数分频的周期和占空比50％的时钟位置，在分频锁定后能够稳定输出。

Description

一种基于FPGA 50％占空比小数分频的实现方法
技术领域
本发明涉及时钟分频技术领域，尤其是一种基于FPGA 50％占空比小数分频的实现方法。
背景技术
随着无线通信技术的快速发展，频率综合作为现代通信系统的核心部分，对其性能要求越来越高。在无线局域网、移动通信、卫星通信、雷达监测、数字电视等先进的电子系统中需要一个输出频率高度稳定的频率综合器来产生输出频率。小数分频是频率综合器的重要组成部分，它直接影响频率综合器的分辨率，频率切换速度和输出相位噪声。小数分频的设计方法很多，但大多数分频都围绕计数器来设计实现，即通过计数器计数来产生不同的分频系数，进而达到分频效果。在目前现有的技术下，小数分频是通过计数器计数的方法实现。这样对IC设计来说，需要占用很大的空间。因此，现在的研究主要集中在如何设计性能良好，集成度高的结构以最大限度降低由于小数分频造成的杂散问题上。
发明内容
本发明要解决的技术问题是克服现有的缺陷，提供一种基于FPGA50％占空比小数分频的实现方法，使其提高集成度，避免无效的冗余设计。
为了解决上述技术问题，本发明提供了如下的技术方案：
本发明一种基于FPGA50％占空比小数分频的实现方法，包括以下步骤：
(1)采用FPGA内部的四相位时钟PHASE0和PHASE180、PHASE90和PHASE270的相位关系，组成两组两两互补时钟；
(2)采用源触发时钟与互补时钟快速定位目标分频时钟系数N的N*2分频时钟的起始周期、半周期、四分之一周期，四分之三周期位置；
(3)将上述各个周期位置通过窄脉冲来标记，快速定位到占空比为50％的半整数分频的关键翻转点，采用差分结构完成输出目标分频时钟。
进一步地，步骤(1)中两组两两互补时钟分别有着0°和180°，90°和270°的相位关系，且时钟不存在相位抖动歪斜。
进一步地，步骤(2)中快速定位N*2分频时钟的关键周期位置，采用步骤(1)中PHASE0时钟和PHASE180时钟分别定位N*2分频时钟的起始周期位置和半周期位置，PHASE90时钟和PHASE270时钟分别定位N*2分频时钟的四分之一周期位置和四分之三周期位置。
进一步地，步骤(3)中窄脉冲的幅值需要达到VCC，宽度小于源时钟半周期时间，该时间可以通过根据N*2分频时钟与四相位时钟的相位延时关系来确定。
本发明的有益效果：基于FPGA内部的四相位时钟实现小数分频，无需通过计数实现，因此在分频过程中，不存在计数器计数所浪费的时间和所需要的设计空间，能够快速定位到小数分频的周期和占空比50％的时钟位置，在分频锁定后能够稳定输出。
附图说明
图1为本发明一种基于FPGA 50％占空比小数分频的实现方法所需四相位时钟时序图；
图2为本发明一种基于FPGA 50％占空比小数分频的实现方法所需N*2分频后关键周期位置标记时序图；
图3为本发明一种基于FPGA 50％占空比小数分频的实现方法输出目标分频时钟时采用差分结构示意图；
图4为本发明一种基于FPGA 50％占空比小数分频的实现方法最终完成的1.5分频时钟时序图。
具体实施方式
下面结合附图和实施例，对本发明的具体实现进行详细描述。
如图1所示，一种基于FPGA 50％占空比小数分频的实现方法所需四相位时钟PHASE0与PHASE180，PHASE90与PHASE270，并将PHASE0与PHASE180，PHASE90与PHASE270组成两组两两互补时钟，由于两组时钟分别有着0°和180°，90°和270°的相位关系，所以在完成定位分频时钟的关键周期位置四分之一，四分之三时起到了重要作用。
如图2所示，提供了具体的1.5分频时钟实现过程，首先在完成3分频时钟时，需要采用环形结构触发器输出的方法，经过3个触发器，与PHASE0时钟通过差分结构使之定位到3分频时钟的初始周期位置，另外需要源时钟过1个触发器，与PHASE180时钟通过差分结构使之定位到3分频时钟的半周期位置。同理，将得到四分之一，四分之三周期位置。
如图3所示，提供了图2小数分频时钟(目标分频时钟)调整占空比差分结构，其中A置为高电平，Z，ZN输出目标分频时钟，OE，OEN互补，在分频前OE置为“1”，当分频开始时，OE置为“0”，同时S1接N*2分频的起始周期时序，S2接N*2分频的半周期时序，S3接N*2分频的四分之一周期时序，S4接N*2分频的四分之三周期时序。
如图4所示，最终的小数分频时钟(目标分频时钟)与源时钟的时序关系图，从1.5分频实例中得到供沿触发的源时钟与1.5分频时钟的关键翻转点和相位关系。
本发明是基于FPGA内部所独有的四相位时钟实现小数分频即半整数分频，无需通过计数实现，利用四相位时钟PHASE0和PHASE180、PHASE90和PHASE270的相位关系，组成两组两两互补时钟；采用源触发时钟与互补时钟快速定位小数分频时钟系数的2分频的初始周期、半周期、四分之一周期，四分之三周期位置，；将上述关键周期位置通过窄脉冲来标记，快速定位到占空比为50％的小数分频时钟(半整数分频时钟)的关键周期翻转点，差分结构用于最终目标分频时钟(小数分频)输出。
以上为本发明所述基于FPGA 50％占空比小数分频的实现方法的详细说明，不能认定本发明的具体实施只局限于这些说明。对于本技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (4)

1.一种基于FPGA 50％占空比小数分频的实现方法，其特征在于，包括以下步骤：
(1)采用FPGA内部的四相位时钟PHASE0和PHASE180、PHASE90和PHASE270的相位关系，组成两组两两互补时钟；
(2)采用源触发时钟与互补时钟快速定位目标分频时钟系数N的N*2分频时钟的起始周期、半周期、四分之一周期，四分之三周期位置；
(3)将上述各个周期位置通过窄脉冲来标记，快速定位到占空比为50％的半整数分频的关键翻转点，采用差分结构完成输出目标分频时钟。
2.根据权利要求1所述的基于FPGA 50％占空比小数分频的实现方法，其特征在于，所述步骤(1)中两组两两互补时钟分别有着0°和180°，90°和270°的相位关系，且时钟不存在相位抖动歪斜。
3.根据权利要求1所述的基于FPGA 50％占空比小数分频的实现方法，其特征在于，所述步骤(2)中快速定位N*2分频时钟的关键周期位置，采用步骤(1)中PHASE0时钟和PHASE180时钟分别定位N*2分频时钟的起始周期位置和半周期位置，PHASE90时钟和PHASE270时钟分别定位N*2分频时钟的四分之一周期位置和四分之三周期位置。
4.根据权利要求1所述的基于FPGA 50％占空比小数分频的实现方法，其特征在于，所述步骤(3)中窄脉冲的幅值需要达到VCC，宽度小于源时钟半周期时间，该时间可以通过根据N*2分频时钟与四相位时钟的相位延时关系来确定。
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