KR20200085791A - 주파수 조절기 및 그 주파수 조절 방법, 및 전자 디바이스 - Google Patents

주파수 조절기 및 그 주파수 조절 방법, 및 전자 디바이스 Download PDF

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KR20200085791A
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Abstract

주파수 조절기 및 그 주파수 조절 방법, 및 전자 디바이스가 개시된다. 주파수 조절기(10)는 주파수 조절 계수 및 입력 주파수 (fi)에 따라 주파수 제어 워드(F)를 생성하도록 구성된 신호 처리 회로(11); 및 주파수 제어 워드(F)를 수신하고, 주파수 제어 워드(F)에 따라 타겟 주파수(f0)를 갖는 출력 신호(Sout)를 생성 및 출력하도록 구성된 주파수 조절 회로(12)를 포함한다. 주파수 조절 계수는 임의의 양의 실수이고 M.m으로서 표현되고, M은 주파수 조절 계수의 정수 부분이고 자연수이고, m은 주파수 조절 계수의 소수 부분이다.

Description

주파수 조절기 및 그 주파수 조절 방법, 및 전자 디바이스
본 개시내용의 실시예들은 주파수 조절기(frequency regulator) 및 그 주파수 조절 방법, 및 전자 디바이스에 관한 것이다.
집적 회로 칩에서, 클록 신호는 시간 흐름을 나타내고, 클록 신호는 전체 전자 시스템의 정상 동작을 보장할 수 있다. 전자 시스템에서의 모든 이벤트들 및 작업들은 클록 신호의 리듬에 기초하여 수행된다. 따라서, 임의의 주파수를 갖는 클록 신호를 생성할 수 있는 회로는 전자 시스템에 필수적이다.
현재, 집적 회로 칩 내에서, 위상 고정 루프(phase-locked loop, PLL)는 대부분의 주파수 합성 작업들을 구현할 수 있다. 그러나, 위상 고정 루프는 일부 명백한 단점들을 갖는다. 예를 들어, 고성능 위상 고정 루프는 많은 수의 아날로그 회로들을 요구하고, 아날로그 회로들은 집적 회로 칩의 면적 및 전력 소비와 같은 비용을 증가시킬 수 있다. 동시에, 위상 고정 루프에 의해 출력되는 신호의 주파수는 임의적이지 않다.
본 개시내용의 적어도 일 실시예는 주파수 조절기를 제공하고, 주파수 조절기는: 주파수 조절 계수 및 입력 주파수에 따라 주파수 제어 워드(frequency control word)를 생성하도록 구성된 신호 처리 회로; 및 주파수 제어 워드를 수신하고, 주파수 제어 워드에 따라 타겟 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성된 주파수 조절 회로를 포함한다. 주파수 조절 계수는 임의의 양의 실수이고 M.m으로서 표현되고, M은 주파수 조절 계수의 정수 부분이고 자연수이고, m은 주파수 조절 계수의 소수 부분이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 신호 처리 회로는: 입력 주파수를 갖는 입력 신호 및 주파수 조절 계수를 획득하도록 구성된 입력 서브 회로; 미리 설정된 주기 내에 입력 신호를 카운트하여 입력 신호의 카운트 값을 획득하고, 카운트 값에 기초하여 입력 주파수를 결정하도록 구성된 주파수 검출 서브 회로; 및 입력 주파수 및 주파수 조절 계수에 따라 주파수 제어 워드를 생성하도록 구성된 처리 서브 회로를 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 주파수 제어 워드와 주파수 조절 계수 사이의 관계는 다음과 같이 표현된다:
Figure pct00001
이고, F는 주파수 제어 워드를 나타내고, fi는 입력 주파수를 나타내고,
Figure pct00002
는 기준 시간 단위(base time unit)의 주파수의 값을 나타낸다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 처리 서브 회로는 정수 주파수 조절 계수를 획득하기 위해 주파수 조절 계수에 대해 정수 처리를 수행하고, 입력 주파수 및 정수 주파수 조절 계수에 따라 주파수 제어 워드를 생성하도록 추가로 구성된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 주파수 제어 워드와 정수 주파수 조절 계수 사이의 관계는 다음과 같이 표현된다:
Figure pct00003
, F는 주파수 제어 워드를 나타내고, N=(M.m)·2m이고, N은 정수 주파수 조절 계수를 나타내고 1보다 큰 양의 정수이고, fi는 입력 주파수를 나타내고,
Figure pct00004
는 기준 시간 단위의 주파수의 값을 나타내고, Q는 양의 정수이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 주파수 제어 워드와 정수 주파수 조절 계수 사이의 관계는 다음과 같이 표현된다:
Figure pct00005
이고, F는 주파수 제어 워드를 나타내고, N=(M.m)·2m이고, N은 정수 주파수 조절 계수를 나타내고 1보다 큰 양의 정수이고, fi는 입력 주파수를 나타내고,
Figure pct00006
는 기준 시간 단위의 주파수의 값을 나타내고, Q는 양의 정수이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 입력 주파수는 다음과 같이 표현된다: fi = fcnt/T이고, fi는 입력 주파수를 나타내고, fcnt는 카운트 값을 나타내고, T는 미리 설정된 주기를 나타내고, 미리 설정된 주기의 단위는 초이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 주파수 검출 서브 회로는 카운팅 모듈, 주기 생성 모듈, 및 계산 모듈을 포함하고, 주기 생성 모듈은 클록 신호의 제어 하에서 미리 설정된 주기를 생성하도록 구성되고; 카운팅 모듈은 입력 신호의 카운트 값을 획득하기 위해 미리 설정된 주기 내에 입력 신호를 카운트하도록 구성되고; 및 계산 모듈은 카운트 값에 기초하여 입력 주파수를 결정하고, 입력 주파수를 처리 서브 회로에 출력하도록 구성된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 처리 서브 회로는 시프트 레지스터 모듈, 곱셈 모듈, 및 나눗셈 모듈을 포함하고, 시프트 레지스터 모듈은 기준 시간 단위의 주파수를 수신하고 처리하도록 구성되고; 곱셈 모듈은 입력 주파수 및 주파수 조절 계수를 수신하고, 입력 주파수 및 주파수 조절 계수에 대해 곱셈 처리를 수행하도록 구성되고; 및 나눗셈 모듈은 시프트 레지스터 모듈의 출력 및 곱셈 모듈의 출력을 수신하고, 주파수 제어 워드를 획득하기 위해 시프트 레지스터 모듈의 출력을 곱셈 모듈의 출력으로 나누도록 구성된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 주파수 조절 회로는: 기준 시간 단위를 생성하고 출력하도록 구성된 기준 시간 단위 생성 서브 회로; 및 주파수 제어 워드 및 기준 시간 단위에 따라 타겟 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된 주파수 조절 서브 회로를 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 기준 시간 단위 생성 서브 회로는: 미리 결정된 발진 주파수에서 발진하도록 구성된 전압 제어 발진기(voltage-controlled oscillator); 전압 제어 발진기의 출력 주파수를 기준 출력 주파수에 고정하도록 구성된 위상 고정 루프 회로; 및 고르게 이격된 위상들을 갖는 K개의 출력 신호를 출력하도록 구성된 K개의 출력 단자 - K는 1보다 큰 양의 정수임 - 를 포함한다. 기준 출력 주파수는 fd로서 표현되고, 기준 시간 단위는 K개의 출력 단자에 의해 출력되는 임의의 2개의 인접 출력 신호 사이의 시간 범위(time span)이고, 기준 시간 단위는
Figure pct00007
로서 표현되고,
Figure pct00008
이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절기에서, 주파수 조절 서브 회로는 시간-평균-주파수 직접 주기 합성기이다.
본 개시내용의 적어도 일 실시예는 입력 주파수를 갖는 입력 신호를 제공하도록 구성된 주파수 소스, 및 상기 실시예들 중 어느 하나에 따른 주파수 조절기를 포함하는 전자 디바이스를 추가로 제공한다.
본 개시내용의 적어도 일 실시예는 상기 실시예들 중 임의의 하나에 따라 주파수 조절기에 적용가능한 주파수 조절 방법을 추가로 제공하고, 주파수 조절 방법은: 입력 주파수 및 주파수 조절 계수에 따라 주파수 제어 워드를 생성하는 단계; 및 주파수 제어 워드에 따라 타겟 주파수를 갖는 출력 신호를 생성 및 출력하는 단계를 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절 방법에서, 입력 주파수 및 주파수 조절 계수에 따라 주파수 제어 워드를 생성하는 단계는: 입력 주파수를 갖는 입력 신호 및 주파수 조절 계수를 획득하는 단계; 입력 신호의 카운트 값을 획득하기 위해 미리 설정된 주기에 기초하여 입력 신호를 카운트하는 단계; 카운트 값에 기초하여 입력 주파수를 결정하는 단계; 및 입력 주파수 및 주파수 조절 계수에 따라 주파수 제어 워드를 생성하는 단계를 포함할 수 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 주파수 조절 방법에서, 입력 주파수 및 주파수 조절 계수에 따라 주파수 제어 워드를 생성하는 단계는: 입력 주파수를 갖는 입력 신호 및 주파수 조절 계수를 획득하는 단계; 입력 신호의 카운트 값을 획득하기 위해 미리 설정된 주기에 기초하여 입력 신호를 카운트하는 단계; 카운트 값에 기초하여 입력 주파수를 결정하는 단계; 정수 주파수 조절 계수를 획득하기 위해 주파수 조절 계수에 대해 정수 처리를 수행하는 단계; 및 입력 주파수 및 정수 주파수 조절 계수에 따라 주파수 제어 워드를 생성하는 단계를 포함할 수 있다.
본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 이하에서 간단히 설명될 것이다. 이하에서의 설명된 도면들은 본 개시내용의 일부 실시예들에만 관련되며, 따라서 본 개시내용을 제한하지 않는다는 것이 명백하다.
도 1은 본 개시내용의 실시예에 의해 제공되는 주파수 조절기의 개략적 블록도이다.
도 2a는 본 개시내용의 실시예에 의해 제공되는 주파수 조절기의 구조적 개략도이다.
도 2b는 본 개시내용의 실시예에 의해 제공되는 또 다른 주파수 조절기의 구조적 개략도이다.
도 3은 본 개시내용의 일 실시예에 의해 제공되는 주파수 검출 서브 회로의 구조적 개략도이다.
도 4는 본 개시내용의 일 실시예에 의해 제공되는 처리 서브 회로의 구조적 개략도이다.
도 5a는 본 개시내용의 일 실시예에 의해 제공되는 기준 시간 단위 생성 서브 회로의 개략적 블록도이다.
도 5b는 본 개시내용의 일 실시예에 의해 제공되는 또 다른 기준 시간 단위 생성 서브 회로의 구조적 개략도이다.
도 6은 본 개시내용의 일 실시예에 의해 제공되는 고르게 이격된 위상들을 갖는 K개의 기준 출력 신호의 개략도이다.
도 7은 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절 서브 회로의 개략적 블록도이다.
도 8은 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절 서브 회로의 작동 원리의 개략도이다.
도 9는 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절기의 안정성 테스트 결과의 개략도이다.
도 10a는 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절 서브 회로의 구조적 개략도이다.
도 10b는 본 개시내용의 일 실시예에 의해 제공되는 또 다른 주파수 조절 서브 회로의 구조적 개략도이다.
도 11은 본 개시내용의 일 실시예에 의해 제공되는 전자 디바이스의 개략적 블록도이다.
도 12는 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절 방법의 개략적인 흐름도이다.
본 개시내용의 실시예들의 목적들, 기술적 상세 사항들 및 장점들을 명확하게 하기 위하여, 그 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들에 관련하여 명확히 그리고 충분히 이해 가능한 방식으로 설명될 것이다. 명백히, 설명된 실시예들은 개시내용의 실시예들의 전부가 아닌 일부일 뿐이다. 본 명세서의 설명된 실시예에 기초하여, 본 기술분야의 통상의 기술자는 어떠한 창의적 작업 없이도 본 개시내용의 범위 내에 있는 다른 실시예(들)를 획득할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 본 개시내용이 속하는 기술 분야의 통상의 기술자에 의해 흔히 이해되는 것과 동일한 의미를 갖는다. 개시내용을 위해 본 출원의 설명 및 청구항들에 사용되는 용어들 "제1", "제2" 등은 임의의 시퀀스, 양 또는 중요도를 표시하도록 의도되지 않고, 다양한 컴포넌트들을 구별하기 위한 것이다. 용어들 "포함한다(comprise)", "포함하는(comprising)", "포함한다(include)", "포함하는(including)" 등은, 이 용어들 전에 기재된 요소들 또는 객체들이 이 용어들 후에 열거된 요소들 또는 객체들 및 그 등가물들을 포괄하지만, 다른 요소들 또는 객체들을 제외하지 않는다는 것을 특정하도록 의도된다. 문구들 "접속(connect) ", "접속된(connected) ", "결합된(coupled)" 등은 물리적 접속 또는 기계적 접속을 정의하도록 의도된 것이 아니라, 직접적으로 또는 간접적으로 전기적 접속을 포함할 수 있다. "상의 ", "아래", "우", "좌" 등은 단지 상대적 위치 관계를 표시하는데 이용되며, 설명되는 객체의 위치가 변경될 때, 상대적 위치 관계가 이에 따라 변경될 수 있다.
본 개시내용의 실시예들의 이하의 설명을 명확하고 간결하게 유지하기 위해, 본 개시내용은 알려진 기능들 및 공지된 컴포넌트들의 상세한 설명을 생략한다.
현재, 정수 타입 위상 고정 루프의 주파수 조절 계수는 정수이고, 소수 타입 위상 고정 루프의 주파수 조절 계수는 극도로 제한된다. 상이한 주파수들의 신호들을 획득하기 위해서, 복수의 주파수 합성 회로가 하나의 집적 회로 칩에 제공되어, 상이한 전자 디바이스들에 상이한 주파수들의 신호들을 제공하도록 될 필요가 있다. 그러나, 복수의 주파수 합성 회로는 집적 회로 칩의 큰 면적을 점유할 수 있고, 이에 의해 집적 회로 칩의 볼륨을 증가시키고, 제조 비용을 더 증가시키며, 이는 집적 회로 칩의 소형화 및 경량화에 도움이 되지 않고, 추가로 사물 인터넷 시대에서 회로의 기능적 다양화 및 기능적 복잡성에 적응할 수 없다.
본 개시내용의 적어도 일 실시예는 주파수 조절기 및 그 주파수 조절 방법, 및 전자 디바이스를 제공한다. 주파수 조절기는, 임의의 주파수 조절 계수가 구현될 수 있다는 전제 하에서, 고 정밀도 및 고 안정성 출력 신호를 여전히 제공할 수 있다. 출력 신호를 획득하는 프로세스는 간단하고, 매우 효율적이며, 제어하기 쉽다. 또한, 주파수 조절기는 순수 디지털 회로이고 작은 크기, 낮은 전력 소비, 용이한 통합 등과 같은 특성을 갖고, 주파수 조절기는 전자 시스템의 작업 효율을 향상시킬 수 있다.
이하에서, 본 개시내용의 실시예들은 첨부 도면들을 참조하여 상세히 설명되지만, 본 개시내용은 이러한 특정 실시예들로만 제한되지는 않는다.
도 1은 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절기의 개략적인 블록도이고, 도 2a는 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절기의 구조적 개략도이고, 도 2b는 본 개시내용의 일 실시예에 의해 제공되는 또 다른 주파수 조절기의 구조적 개략도이다.
예를 들어, 도 1에 예시된 바와 같이, 주파수 조절기(10)는 신호 처리 회로(11) 및 주파수 조절 회로(12)를 포함할 수 있다. 신호 처리 회로(11)는 주파수 조절 계수 및 입력 주파수에 따라 주파수 제어 워드를 생성하도록 구성된다. 주파수 조절 회로(12)는 주파수 제어 워드를 수신하고, 주파수 제어 워드에 따라 타겟 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성된다.
예를 들어, 주파수 조절 계수는 임의의 양의 실수일 수 있고 M.m으로서 표현되고, M은 주파수 조절 계수의 정수 부분이고 자연수이고, m은 주파수 조절 계수의 소수 부분이고 또한 0이 아닌 양의 정수와 같은 자연수일 수 있다. 예를 들어, 일부 실시예들에서, 주파수 조절 계수는 0.25일 수 있고(대응하여, M은 0이고 m은 25), 4.78(대응하여, M은 4이고 m은 78), 5.0(대응하여, M은 5이고 m은 0임) 등. 주파수 조절 계수는 사용자 요건들에 따라 구체적으로 결정될 수 있고, 본 개시내용은 이 양태에서 제한되지 않는다.
주파수 조절 계수의 정밀도는 후술되는 시간-평균-주파수 직접 주기 합성기(time-average-frequency direct period synthesizer, TAF-DPS)의 출력 정밀도에 의존한다는 점에 유의해야 한다. TAF-DPS의 출력 정밀도는 회로 구조 레이아웃과 관련된다. 본 개시내용의 실시예들에서, 주파수 조절 계수의 소수 부분은 대략 10 내지 12 소수 자리수를 포함한다.
예를 들어, 주파수 조절 계수가 1보다 큰 경우, 주파수 조절기(10)는 주파수 곱셈을 구현할 수 있고; 및 주파수 조절 계수가 1보다 작은 경우, 주파수 조절기(10)는 주파수 나눗셈을 구현할 수 있다. 예를 들어, 입력 주파수가 20MHz인 경우, 사용자가 원하는 타겟 주파수가 100MHz인 경우, 주파수 조절 계수 M.m=5.0이 입력될 필요가 있다. 이 경우, 주파수 조절기(10)에 의해 출력되는 출력 신호의 타겟 주파수는 100MHz이다. 사용자가 원하는 타겟 주파수가 5MHz인 경우, 주파수 조절 계수 M.m=0.25가 입력될 필요가 있다. 이 경우, 주파수 조절기(10)에 의해 출력되는 출력 신호의 타겟 주파수는 5MHz이다.
예를 들어, 입력 주파수는 임의의 값일 수 있다. 입력 주파수를 갖는 입력 신호는 주파수 소스에 의해 생성될 수 있다(예를 들어, 주파수 소스는 자기 여기(self-excited) 발진 소스 및 합성 주파수 소스를 포함할 수 있다). 예를 들어, 입력 주파수는 주파수 소스에 의해 실제로 생성되고 출력되는 신호의 주파수를 나타낼 수 있다. 타겟 주파수는 사용자가 원하는 신호의 주파수를 나타낸다. 예를 들어, 타겟 주파수는 주파수 조절기(10)에 의해 출력되는 신호가 도달할 수 있는 주파수를 나타낸다. 예를 들어, 타겟 주파수와 입력 주파수 사이의 비는 주파수 조절 계수이고, 즉, 타겟 주파수와 입력 주파수 사이의 비는 임의의 값일 수 있다.
예를 들어, 입력 신호와 출력 신호 두 모두는 펄스 신호들일 수 있다.
예를 들어, 주파수 제어 워드는 출력 신호의 주파수(즉, 타겟 주파수)를 제어하기 위해 사용되고, 주파수 제어 워드는 주파수 조절 계수 및 입력 주파수에 따라 변경될 수 있다. 예를 들어, 동일한 입력 주파수에 대해, 주파수 조절 계수가 변하는 경우, 주파수 제어 워드가 그에 따라 변한다. 유사하게, 동일한 주파수 조절 계수에 대하여, 입력 주파수가 변하는 경우, 주파수 제어 워드가 그에 따라 변한다.
예를 들어, 타겟 주파수는 주파수 제어 워드와 함께 변할 수 있다. 동일한 입력 주파수에 대하여, 주파수 조절 계수가 변하는 경우, 주파수 제어 워드가 변하고, 최종 타겟 주파수도 그에 따라 변하여, 동일한 입력 주파수를 갖는 입력 신호가 상이한 타겟 주파수들을 갖는 출력 신호들로 변환될 수 있어서, 상이한 전자 디바이스들의 요건들을 만족시키도록 된다.
예를 들어, 신호 처리 회로(11)는 하드웨어에 의해 구현될 수 있고, 신호 처리 회로(11)는 또한 소프트웨어에 의해 구현될 수 있거나, 또는 신호 처리 회로(11)는 또한 하드웨어와 소프트웨어의 조합에 의해 구현될 수 있다. 일부 실시예들에서, 신호 처리 회로(11)는 하드웨어에 의해 또는 하드웨어와 소프트웨어의 조합에 의해 구현될 수 있다. 도 2a에 예시된 바와 같이, 신호 처리 회로(11)는 입력 서브 회로(110), 주파수 검출 서브 회로(111), 및 처리 서브 회로(112)를 포함할 수 있다. 입력 서브 회로(110)는 입력 주파수 fi를 갖는 입력 신호 Sin 및 주파수 조절 계수 M.m을 획득하도록 구성된다. 주파수 검출 서브 회로(111)는 미리 설정된 주기 내에서 입력 신호 Sin을 카운트하여 입력 신호 Sin의 카운트 값을 획득하고 카운트 값에 기초하여 입력 주파수 fi를 결정하도록 구성된다. 처리 서브 회로(112)는 주파수 조절 계수 M.m에 대해 정수 처리를 수행하여 정수 주파수 조절 계수를 획득하고, 입력 주파수 fi 및 정수 주파수 조절 계수에 따라 주파수 제어 워드 F를 생성하도록 구성된다.
예를 들어, 입력 서브 회로(110)는 입력 주파수를 갖는 입력 신호를 획득하기 위해 주파수 소스에 전기적으로 접속될 수 있다. 주파수 조절 계수 M.m은 입력 디바이스(예를 들어, 키보드, 터치 스크린, 터치 패드, 마우스, 노브 등)를 통해 사용자에 의해 데이터 인터페이스를 통해 입력 서브 회로(110)에 입력될 수 있다.
예를 들어, 주파수 검출 서브 회로(111)는 카운팅 원리를 사용하여 입력 주파수를 결정할 수 있다. 예를 들어, 주파수 검출 서브 회로(111)는 클록 신호를 사용하여 미리 설정된 주기 내에 입력 신호를 카운트하여 카운트 값을 획득하고, 그 후 카운트 값에 따라 입력 주파수를 결정할 수 있다. 예를 들어, 입력 주파수는 다음과 같이 표현된다:
Figure pct00009
여기서, fi는 입력 주파수를 나타내고, fcnt는 카운트 값을 나타내고, T는 미리 설정된 주기를 나타내고, 미리 설정된 주기의 단위는 초이다. 미리 설정된 주기 T는 실제 응용 요건들에 따라 설정될 수 있다. 예를 들어, 미리 설정된 주기 T는 1초일 수 있고, 그에 의해 입력 신호를 카운팅하는 정확도를 개선한다. 미리 설정된 주기 T가 1초인 경우, 카운트 값 fcnt은 상기 수학식 1에 따라 입력 주파수 fi의 값이라는 것을 알 수 있다. 본 개시내용은 이 양태에 제한되지 않고, 미리 설정된 주기 T는 또한 0.01 초, 0.1 초, 0.5 초, 2 초 등일 수 있다. 클록 신호는 클록 발생기에 의해 생성될 수 있고, 클록 신호는 카운팅을 위해서뿐만 아니라, 동기화와 같은 전체 시스템에서의 다른 기능들에 대해서도 사용될 수 있다.
도 3은 본 개시내용의 실시예에 의해 제공되는 주파수 검출 서브 회로의 구조적 개략도이다. 도 3에 예시된 바와 같이, 일부 예들에서, 주파수 검출 서브 회로(111)는 카운팅 모듈(1110)(또는 카운팅 서브 회로), 주기 생성 모듈(1111)(또는 주기 생성 서브 회로), 계산 모듈(1112)(또는 계산 서브 회로), 및 저장 모듈(1113)(또는 저장 서브 회로)을 포함한다. 주기 생성 모듈(1111)은 클록 신호의 제어 하에서 미리 설정된 주기를 생성하도록 구성된다. 카운팅 모듈(1110)은 입력 신호 Sin의 카운트 값을 획득하기 위해 미리 설정된 주기 내에서 입력 신호 Sin을 카운트하도록 구성된다. 저장 모듈(1113)은 카운트 값을 저장하도록 구성된다. 계산 모듈(1112)은 카운트 값에 기초하여 입력 주파수를 결정하고 입력 주파수를 처리 서브 회로(112)에 출력하도록 구성된다. 계산 모듈(1112)은 상기 수학식 1에 따라 입력 주파수를 계산할 수 있다. 예를 들어, 계산 모듈(1112)은 입력 주파수를 저장 모듈(1113)에 출력하도록 추가로 구성되고, 저장 모듈(1113)은 입력 주파수의 값을 추가로 저장할 수 있다.
입력 신호는 펄스 신호이고, 카운트 값은 미리 설정된 주기 내에서 입력 신호의 펄스들의 수를 나타낼 수 있다는 점에 유의해야 한다.
예를 들어, 도 3에 예시된 바와 같이, Sys_clk는 클록 신호를 나타내고, 클록 신호 Sys_clk는 시스템의 클록 신호일 수 있다. 카운팅 모듈(1110)은 미리 설정된 주기 내에 입력 신호를 카운트할 수 있고, 주기 생성 모듈(1111)은 클록 신호 Sys_clk를 통해 미리 설정된 주기 T(예를 들어, 1초)를 생성하기 위한 카운팅 윈도우를 구현할 수 있고, 입력 신호의 카운트 값은 미리 설정된 주기 T의 간격들로 저장 모듈(1113)에 저장된다.
예를 들어, 저장 모듈(1113)은 다양한 타입들의 저장 매체 또는 레지스터들 등일 수 있다. 카운팅 모듈(1110), 주기 생성 모듈(1111), 및 계산 모듈(1112)은 하드웨어 회로를 사용하여 구현될 수 있다. 계산 모듈(1112) 및 카운팅 모듈(1110)은 트랜지스터, 저항기, 플립-플롭, 커패시터, 및 연산 증폭기와 같은 컴포넌트들로 구성될 수 있다. 예를 들어, 계산 모듈(1112)은 나눗셈 회로, 곱셈 회로 등을 포함할 수 있고, 카운팅 모듈(1110)은 덧셈 카운터 등을 포함할 수 있다. 주기 생성 모듈(1111)은 플립-플롭 등과 같은 컴포넌트들로 구성될 수 있다. 물론, 카운팅 모듈(1110), 주기 생성 모듈(1111), 및 계산 모듈(1112)의 기능들은 또한 소프트웨어에 의해 구현될 수 있다. 예를 들어, 저장 모듈(1113)은 컴퓨터 명령어들 및 데이터를 추가로 저장할 수 있고, 프로세서는 카운팅 모듈(1110), 주기 생성 모듈(1111), 및 계산 모듈(1112)의 기능들을 구현하기 위해 저장 모듈(1113)에 저장된 컴퓨터 명령어들 및 데이터를 실행할 수 있다.
예를 들어, 처리 서브 회로(112)는 주파수 검출 서브 회로(111)에 의해 출력된 입력 주파수의 값, 입력 서브 회로(110)에 의해 송신된 주파수 조절 계수, (후술되는) 기준 시간 단위 생성 서브 회로에 의해 생성된 기준 시간 단위를 수신하고, 및 입력 주파수의 값, 주파수 조절 계수, 및 기준 시간 단위의 주파수의 값에 기초하여 주파수 제어 워드를 계산하도록 구성된다. 예를 들어, 도 2a에 예시된 실시예에서, 처리 서브 회로(112)는 하드웨어에 의해 구현된다. 하드웨어가 부동 소수점 소수(floating point decimals)(예를 들어, 주파수 조절 계수 M.m)을 직접 다룰 수 없기 때문에, 처리 서브 회로(112)는 주파수 조절 계수 M.m에 대해 정수 처리를 수행하여 정수 주파수 조절 계수를 획득할 필요가 있고, 이어서 입력 주파수 및 정수 주파수 조절 계수에 따라 주파수 제어 워드를 생성한다.
예를 들어, 도 2a에 예시된 바와 같이, 주파수 제어 워드와 정수 주파수 조절 계수 사이의 관계는 다음과 같이 표현된다:
Figure pct00010
여기서, F는 주파수 제어 워드를 나타내고, N은 정수 주파수 조절 계수를 나타내고 1보다 큰 양의 정수이고, fi는 입력 주파수를 나타내고,
Figure pct00011
는 기준 시간 단위의 주파수의 값을 나타낸다. 예를 들어, 주파수 조절 계수 M.m은 이진수일 수 있고, N=(M.m)·2m이다. 따라서, 상기 수학식 2에서, 모든 곱셈 인자들은 정수들이고 하드웨어에 의해 매핑될 수 있고, 그에 의해 주파수 제어 워드 F를 신속하게 계산한다.
도 4는 본 개시내용의 일 실시예에 의해 제공되는 처리 서브 회로의 구조적 개략도이다. 도 4에 예시된 바와 같이, 일부 예들에서, 처리 서브 회로(112)는 시프트 레지스터 모듈(1120), 곱셈 모듈(1121), 및 나눗셈 모듈(1122)을 포함한다. 시프트 레지스터 모듈(1120)은 기준 시간 단위의 주파수를 수신 및 처리하도록 구성된다. 곱셈 모듈(1121)은 입력 주파수 및 주파수 조절 계수를 수신하고, 입력 주파수 및 주파수 조절 계수에 대해 곱셈 처리를 수행하도록 구성된다. 나눗셈 모듈(1122)은 시프트 레지스터 모듈(1120)의 출력 및 곱셈 모듈(1121)의 출력을 수신하고, 주파수 제어 워드를 획득하기 위해 시프트 레지스터 모듈(1120)의 출력을 곱셈 모듈(1121)의 출력으로 나누도록 구성된다.
도 2a에 예시된 실시예에서, 시프트 레지스터 모듈(1120), 곱셈 모듈(1121), 및 나눗셈 모듈(1122)은 모두 하드웨어 회로들에 의해 구현된다는 점에 유의해야 한다. 예를 들어, 시프트 레지스터 모듈(1120)은 시프트 레지스터를 포함할 수 있고, 곱셈 모듈(1121)은 곱셈기를 포함할 수 있고, 나눗셈 모듈(1122)은 나눗셈기(divider)를 포함할 수 있다.
예를 들어, 일부 실시예들에서, 주파수 제어 워드와 정수 주파수 조절 계수 사이의 관계는 다음과 같이 표현된다:
Figure pct00012
여기서 F는 주파수 제어 워드를 나타내고, N은 정수 주파수 조절 계수를 나타내고 1보다 큰 양의 정수이고, fi는 입력 주파수를 나타내고,
Figure pct00013
는 기준 시간 단위의 주파수의 값을 나타내고, Q는 양의 정수이다. 예를 들어, 주파수 조절 계수 M.m은 이진수일 수 있고, N=(M.m)·2m이다. 따라서, 상기 수학식 3에서, 모든 곱셈 인자들은 정수들이고 하드웨어에 의해 매핑될 수 있고, 그에 의해 주파수 제어 워드 F를 신속하게 계산한다.
예를 들어, 시프트 레지스터 모듈(1120)은 기준 시간 단위의 주파수의 값
Figure pct00014
의 정밀도를 조정하고, 그에 의해 주파수 제어 워드의 정밀도를 제어할 수 있다. 예를 들어, 시프트 레지스터 모듈(1120)의 출력은 fs로서 표현될 수 있고, fs는 다음과 같이 표현될 수 있다:
Figure pct00015
. Q는 기준 시간 단위의 주파수의 값
Figure pct00016
의 정밀도가 증가되는 비트들의 수를 나타내기 위해 사용되는데, 즉 주파수 제어 워드 F의 정밀도가 증가되는 비트들의 수를 나타낸다는 점에 유의해야 한다. fs의 절대값은
Figure pct00017
의 절대값과 동일할 수 있지만, fs의 정밀도 및
Figure pct00018
의 정밀도는 상이하다. 시프트 레지스터 모듈(1120)은, Q 비트만큼 (예를 들어, 좌측으로 Q 비트만큼 시프트) 기준 시간 단위의 주파수의 값
Figure pct00019
의 정밀도를 증가시켜 fs를 획득할 수 있고, Q는 하드웨어 회로에서 증가된 비트 라인들의 수를 나타낸다. 예를 들어, Q가 5인 경우, 기준 시간 단위의 주파수의 값
Figure pct00020
의 정밀도는 20 비트이고, fs의 정밀도는 25(20+5) 비트이다. 주파수 제어 워드 F의 정밀도는 Q, 주파수 조절 계수 M.m 등과 관련된다. 주파수 조절 계수 M.m이 일정한 경우에, Q가 더 큰 경우, fs의 정밀도가 더 높아서, 주파수 제어 워드 F의 정밀도가 더 높을 수 있도록 한다. 이진의 경우, 예를 들어, 수학식 3에서, 분자의 정밀도가 50 비트이고 분모의 정밀도가 20 비트인 경우, 주파수 제어 워드 F의 정밀도는 30 비트이고, 여기서 주파수 제어 워드 F의 정수 부분은 5 비트이고, 주파수 제어 워드 F의 소수 부분은 25 비트이다. Q가 분자의 정밀도가 55 비트인 것을 허용하도록 증가되는 경우, 분모의 정밀도는 여전히 20 비트이고, 따라서 획득된 주파수 제어 워드 F의 정밀도는 35 비트이고, 여기서 주파수 제어 워드 F의 정수 부분은 5 비트이고 주파수 제어 워드 F의 소수 부분은 30 비트이다.
fs 및
Figure pct00021
둘 모두가 십진수일 수 있다는 점에 유의해야 한다. 상기 수학식 2에서의 모든 값들은 하드웨어 회로에 매핑되고 이진으로 표현된다.
예를 들어, 일부 다른 실시예들에서, 신호 처리 회로(11)는 소프트웨어에 의해 또는 소프트웨어와 하드웨어의 조합에 의해 구현될 수 있다. 도 2b에 예시된 바와 같이, 신호 처리 회로(11)는 입력 서브 회로(210), 주파수 검출 서브 회로(211), 및 처리 서브 회로(212)를 포함한다. 입력 서브 회로(210)는 입력 주파수 fi 및 주파수 조절 계수 M.m을 갖는 입력 신호 Sin을 획득하도록 구성된다. 주파수 검출 서브 회로(211)는 미리 설정된 주기 내에서 입력 신호 Sin을 카운트하여 입력 신호 Sin의 카운트 값을 획득하고 카운트 값에 기초하여 입력 주파수 fi를 결정하도록 구성된다. 처리 서브 회로(212)는 입력 주파수 fi 및 주파수 조절 계수에 따라 주파수 제어 워드 F를 생성하도록 구성된다.
예를 들어, 도 2b에 예시된 바와 같이, 주파수 제어 워드와 주파수 조절 계수 사이의 관계는 다음과 같이 표현된다:
Figure pct00022
여기서 F는 주파수 제어 워드를 나타내고, fi는 입력 주파수를 나타내고,
Figure pct00023
는 기준 시간 단위의 주파수의 값을 나타내고, 예를 들어
Figure pct00024
이고,
Figure pct00025
는 기준 시간 단위를 나타낸다.
예를 들어, 도 2a에 예시된 실시예와는 상이하게, 도 2b에 예시된 실시예에서, 처리 서브 회로(212)는 소프트웨어에 의해 구현되어, 부동 소수점 소수 M.m이 주파수 제어 워드를 계산하는 동안 직접 계산될 수 있도록 한다. 유사하게, 처리 서브 회로(112)는 또한 시프트 레지스터 모듈, 곱셈 모듈 및 나눗셈 모듈을 포함할 수 있고, 시프트 레지스터 모듈, 곱셈 모듈 및 나눗셈 모듈은 모두 소프트웨어에 의해 구현된다.
충돌이 없는 경우에, 도 2b에 예시된 실시예에서의 입력 서브 회로(210) 및 주파수 검출 서브 회로(211)의 관련 기능들 및 구조들에 대해, 도 2a에 예시된 실시예에서의 입력 서브 회로(110) 및 주파수 검출 서브 회로(111)의 관련 기능들 및 구조들의 상세한 설명들에 대한 참조가 이루어질 수 있으며, 상세 사항들은 본 명세서에서 다시 설명되지 않는다는 점에 유의해야 한다.
예를 들어, 주파수 제어 워드 F가 주파수 조절 회로(12)에 송신된 후, 2개 주기의 지연 후에, 주파수 조절 회로(12)는 타겟 주파수를 갖는 출력 신호를 출력할 수 있다. 도 2a 및 도 2b에 예시된 바와 같이, 주파수 조절 회로(12)는 기준 시간 단위 생성 서브 회로(120) 및 주파수 조절 서브 회로(121)를 포함한다. 기준 시간 단위 생성 서브 회로(120)는 기준 시간 단위를 생성하고 출력하도록 구성된다. 주파수 조절 서브 회로(121)는 주파수 제어 워드 및 기준 시간 단위에 따라 타겟 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된다.
예를 들어, 기준 시간 단위 생성 서브 회로(120)는 기준 시간 단위를 주파수 조절 서브 회로(121) 및 처리 서브 회로(112)에 제각기 출력하도록 구성된다.
도 5a는 본 개시내용의 실시예에 의해 제공되는 기준 시간 단위 생성 서브 회로의 개략적인 블록도이고; 도 5b는 본 개시내용의 실시예에 의해 제공되는 또 다른 기준 시간 단위 생성 서브 회로의 구조적 개략도이고; 및 도 6은 본 개시내용의 실시예에 의해 제공되는 고르게 이격된 위상들을 갖는 K개의 기준 출력 신호의 개략도이다.
예를 들어, 기준 시간 단위 생성 서브 회로(120)는 고르게 이격된 위상들 및 기준 시간 단위를 갖는 K개의 기준 출력 신호를 생성하고 출력하도록 구성된다. 도 5a에 예시된 바와 같이, 기준 시간 단위 생성 서브 회로(120)는 전압 제어 발진기(VCO)(1201), 위상 고정 루프 회로(1202), 및 K개의 출력 단자(1203)를 포함할 수 있다. 전압 제어 발진기(1201)는 미리 결정된 발진 주파수에서 발진하도록 구성된다. 위상 고정 루프 회로(1202)는 전압 제어 발진기(1201)의 출력 주파수를 기준 출력 주파수에 고정하도록 구성된다. K개의 출력 단자(1203)는 고르게 이격된 위상들을 갖는 K개의 기준 출력 신호를 출력하도록 구성되고, 여기서 K는 1보다 큰 양의 정수이다. 예를 들어, K=16, 32, 128, 또는 다른 값들.
예를 들어, 기준 시간 단위는
Figure pct00026
로서 표현될 수 있고, 기준 출력 주파수는 fd로서 표현될 수 있다. 도 6에 예시된 바와 같이, 기준 시간 단위
Figure pct00027
는 K개의 출력 단자(1203)에 의해 출력되는 임의의 2개의 인접 출력 신호 사이의 시간 범위(time span)이다. 기준 시간 단위
Figure pct00028
는 보통은 복수의 전압 제어 발진기(1201)에 의해 생성된다. 전압 제어 발진기(1201)에 의해 생성된 신호의 주파수 fvco는 위상 고정 루프 회로(1202)에 의해 공지된 기준 출력 주파수 fd에 고정될 수 있는데, 즉 fd= fvco이다.
예를 들어, 기준 시간 단위
Figure pct00029
는 다음의 수학식을 이용하여 계산될 수 있다:
Figure pct00030
여기서 Td는 복수의 전압 제어 발진기(1201)에 의해 생성되는 신호의 주기를 나타낸다.
Figure pct00031
는 기준 시간 단위의 주파수의 값을 나타내고, 즉,
Figure pct00032
Figure pct00033
이다.
예를 들어, 도 5b에 예시된 바와 같이, 위상 고정 루프 회로(1202)는 위상 검출기 PFD, 루프 필터 LPF, 및 주파수 분주기(frequency divider) FN을 포함한다. 예를 들어, 본 개시내용의 실시예들에서, 예를 들어, 참조 주파수(reference frequency)를 갖는 참조 신호가 먼저 위상 검출기에 입력될 수 있고, 이어서 루프 필터에 입력될 수 있고, 이어서 전압 제어 발진기에 입력될 수 있고, 마지막으로, 전압 제어 발진기에 의해 생성되는 미리 결정된 발진 주파수 fvco를 갖는 신호는 주파수 분주기에 의해 분주되어 주파수 분주 신호의 주파수 분주 주파수 fvco/N0를 획득하는데, 여기서 N0는 주파수 분주기의 주파수 분주 계수를 나타내고, N0는 실수이고 1 이상이다. 주파수 분주 주파수 fvco/N0는 위상 검출기에 피드백되고, 위상 검출기는 참조 신호의 참조 주파수와 주파수 분주 주파수 fvco/N0를 비교하기 위해 사용된다. 참조 주파수 및 주파수 분주 주파수 fvco/N0가 동일한 주파수 및 동일한 위상을 갖는 경우, 참조 주파수와 주파수 분주 주파수 fvco/N0 사이의 오차는 0이다. 이 경우, 위상 고정 루프 회로(1202)는 고정 상태에 있다.
예를 들어, 루프 필터 LPF는 저역 통과 필터일 수 있다.
도 5b에 예시된 회로 구조는 기준 시간 단위 생성 서브 회로(120)의 예시적인 구현일 뿐이라는 점에 유의해야 한다. 기준 시간 단위 생성 서브 회로(120)의 특정 구조는 그것으로만 제한되지 않고, 기준 시간 단위 생성 서브 회로(120)는 다른 회로 구조들을 추가로 포함할 수 있고, 본 개시내용은 기준 시간 단위 생성 서브 회로(120)의 특정 구조를 제한하지 않는다. 예를 들어, K 및
Figure pct00034
는 실제 요건에 따라 미리 설정될 수 있고, 고정될 수 있다.
도 7은 본 개시내용의 실시예에 의해 제공되는 주파수 조절 서브 회로의 개략적인 블록도이고, 도 8은 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절 서브 회로의 작동 원리의 개략도이다.
예를 들어, 도 7에 예시된 바와 같이, 주파수 조절 서브 회로(121)는 제1 입력 모듈(1211), 제2 입력 모듈(1212), 및 출력 모듈(1213)을 포함한다. 제1 입력 모듈(1211)은 기준 시간 단위 생성 서브 회로(120)로부터의 기준 시간 단위 및 고르게 이격된 위상들을 갖는 K개의 기준 출력 신호를 수신하도록 구성된다. 제2 입력 모듈(1212)은 신호 처리 회로(11)로부터 주파수 제어 워드 F를 수신하도록 구성된다. 출력 모듈(1213)은 주파수 제어 워드 및 기준 시간 단위에 매칭되는 타겟 주파수를 갖는 출력 신호를 생성하고 출력하도록 구성된다.
예를 들어, 주파수 조절 서브 회로(121)는 시간-평균-주파수 직접 주기 합성기(TAF-DPS)를 포함할 수 있다. 시간-평균-주파수 직접 주기 합성(TAF-DPS) 기술은 떠오르는 주파수 합성 기술이고, 새로운 시간-평균-주파수 개념에 기초하여 임의의 주파수의 펄스 신호들을 생성할 수 있다. 즉, TAF-DPS는 작은 주파수 그래뉼래리티로 미세한 주파수 조절을 구현할 수 있다. 또한, 각각의 단일 펄스가 직접 구성되기 때문에, TAF-DPS의 출력 주파수는 순간적으로 변경될 수 있는데, 즉, TAF-DPS는 주파수 스위칭의 신속성의 특성을 갖는다. 실험들은 TAF-DPS의 주파수 그래뉼래리티가 수 ppb(parts per billion)에 도달할 수 있다는 것을 보여준다. 더 중요하게는, TAF-DPS의 주파수의 스위칭 속도는 정량화가능하다. 즉, 주파수 제어 워드가 업데이트될 때의 시간으로부터 주파수가 스위칭될 때의 시간까지의 응답 시간이 클록 주기에 따라 계산될 수 있다. 이러한 특성들은 TAF-DPS가 디지털 제어 발진기(DCO)로서 사용하기 위한 이상적인 회로 모듈일 수 있게 한다. TAF-DPS는 본 개시내용의 실시예들에서 주파수 조절 서브 회로(121)의 특정 구현으로서 사용될 수 있다.
예를 들어, TAF-DPS는 주문형 집적 회로(예를 들어, ASIC), 또는 프로그래머블 로직 디바이스(예를 들어, FPGA)를 사용하여 구현될 수 있다. 대안적으로, TAF-DPS는 일반적인 아날로그 회로 디바이스들을 사용하여 구현될 수 있다. 본 개시내용은 이 양태와 관련하여 제한되지 않는다.
본 개시내용에서, ppm 및 ppb 둘 모두는 주파수 편차를 나타내기 위해 사용될 수 있고, ppm 및 ppb는 특정 중심 주파수에서 허용가능 주파수 편차의 값들을 나타낸다는 점에 유의해야 한다. 예를 들어, X ppm은 최대 주파수 오차가 중심 주파수의 백만당 X 파트임을 의미하고; 및 이와 유사하게, X ppb는 최대 주파수 오차가 중심 주파수의 십억당 X파트임을 의미한다. 주파수는 헤르츠(Hz)로 측정된다.
이하에서, TAF-DPS에 기초한 주파수 조절 서브 회로(121)의 작동 원리가 도 8을 참조하여 설명된다.
예를 들어, 도 8에 예시된 바와 같이, TAF-DPS(510)에 기초한 주파수 조절 서브 회로(121)는 2개의 입력을 갖는다: 기준 시간 단위(520) 및 주파수 제어 워드(530). 주파수 제어 워드(530)는 F로 표현되고, F=I+r이며, 여기서 I는 1보다 큰 정수이고, r은 분수이다.
예를 들어, TAF-DPS(510)는 하나의 출력 CLK(550)를 갖는다. CLK(550)는 합성된 시간-평균-주파수 클록 신호이다. 본 개시내용의 실시예들에서, CLK(550)는 타겟 주파수를 갖는 출력 신호이다. 기준 시간 단위(520)에 따르면, TAF-DPS(510)는 2가지 유형의 주기, 즉, 제1 주기
Figure pct00035
및 제2 주기
Figure pct00036
를 생성할 수 있다. 출력 CLK(550)는 클록 펄스 스트링(540)이고, 클록 펄스 스트링(540)은 인터리빙 방식으로 제1 주기 TA(541)와 제2 주기 TB(542)를 포함한다. 분수 r은 제2 주기 TB의 발생 확률을 제어하기 위해 사용되고, 따라서 r은 제1 주기 TA의 발생 확률을 또한 결정할 수 있다.
예를 들어, 도 8에 예시된 바와 같이, 출력 신호 CLK(550)의 주기 TTAF-DPS는 다음의 수학식으로 표현될 수 있다:
Figure pct00037
따라서, 주파수 제어 워드(530)가 F=I+r인 경우, 이하의 수학식이 얻어질 수 있다:
Figure pct00038
위의 수학식 4로부터, TAF-DPS(510)에 의해 출력되는 출력 신호 CLK의 주기 To는 주파수 제어 워드(530)에 선형으로 비례한다는 것을 알 수 있다. 주파수 제어 워드(530)가 변하는 경우, TAF-DPS(510)에 의해 출력되는 출력 신호의 주기 To은 또한 동일한 방식으로 변할 수 있다.
예를 들어, 도 2a에 예시된 실시예에서, 상기 수학식 2 및 수학식 5에 기초하여, 타겟 주파수 fo는 다음과 같이 표현될 수 있다:
Figure pct00039
여기서
Figure pct00040
는 기준 시간 단위를 나타내고,
Figure pct00041
는 기준 시간 단위의 주파수를 나타낸다. 예를 들어, N=(M.m)·2m이기 때문에, fo=(M.m)·fi이다.
예를 들어, 도 2b에 예시된 실시예에서, 상기 수학식 4 및 수학식 5에 기초하여, 타겟 주파수 fo는 다음과 같이 표현될 수 있다:
Figure pct00042
요약하면, 입력 주파수 fi와 타겟 주파수 fo 사이의 비율은 주파수 조절 계수 M.m이고, 주파수 조절 계수 M.m은 임의의 값일 수 있어서, 주파수 조절기가 입력 주파수에 기초하여 임의의 타겟 주파수 fo를 갖는 출력 신호를 획득할 수 있도록 한다.
예를 들어, 특정 실시예에서, 입력 주파수 fi의 값이 19.4399919107759 MHz이고 주파수 조절 계수 M.m이 4.78에 설정되는 경우. 입력 주파수 및 주파수 조절 계수에 기초하여, 92.923161333508802MHz의 이론적 타겟 주파수가 획득될 수 있고, 주파수 조절기(10)에 의해 실제로 출력되는 출력 신호의 실제 타겟 주파수 fo는 92.9231587853850MHz이다. 오차 값은 약 27.4 ppb이고, 정밀도는 이미 대부분의 전자 시스템들의 요건들을 충족시킬 수 있다. 이 실시예에서, 타겟 주파수를 측정하기 위한 기기는 Keysight53230A의 모델을 갖는 상업적으로 이용가능한 범용 주파수 카운터/타이머일 수 있다는 점에 유의해야 한다.
도 9는 본 개시내용의 실시예에 의해 제공되는 주파수 조절기의 안정성 테스트 결과의 개략도이다. 도 9에 예시된 바와 같이, 주파수 조절기(10)에서, 주파수 조절 계수의 정밀도는 0.1 ppm의 범위 내에서 상하로 변동한다. 이 실시예에서, ppm-레벨 주파수 소스(예를 들어, SiT9102 MEMS의 모델을 갖는 상업적으로 이용가능한 주파수 소스)가 사용되고, 따라서 대응하는 동적 지터가 도입된다는 점에 유의해야 한다. 그러나, 안정성 테스트 결과는 주파수 조절기(10)가 양호한 안정성을 갖는다는 것을 여전히 보여준다. 따라서, 본 개시내용의 실시예들에 의해 제공되는 주파수 조절기(10)는 임의의 주파수 조절 계수를 구현하는 전제 하에서 높은 정밀도 및 높은 안정성의 특성들을 여전히 갖는다.
도 10a는 본 개시내용의 실시예에 의해 제공되는 주파수 조절 서브 회로의 구조적 개략도이고, 도 10b는 본 개시내용의 실시예에 의해 제공되는 또 다른 주파수 조절 서브 회로의 구조적 개략도이다.
이하에서, TAF-DPS의 회로 구조가 도 10a 및 도 10b를 참조하여 설명된다.
예를 들어, 도 10a에 예시된 바와 같이, 일 실시예에서, 제1 입력 모듈(1211)은
Figure pct00043
멀티플렉서(711)를 포함한다.
Figure pct00044
멀티플렉서(711)는 고르게 이격된 위상들을 갖는 K개의 기준 출력 신호를 수신하기 위한 복수의 입력 단자, 제어 입력 단자, 및 출력 단자를 갖는다.
예를 들어, 출력 모듈(1213)은 트리거 회로(730)를 포함한다. 트리거 회로(730)는 펄스 스트링을 생성하기 위해 사용된다. 펄스 스트링은, 예를 들어, 제1 주기 TA의 펄스 신호 및 제2 주기 TB의 펄스 신호를 인터리빙 방식으로 포함한다. 트리거 회로(730)는 D 플립-플롭(7301), 인버터(7302), 및 출력 단자(7303)를 포함한다. D 플립-플롭(7301)은 데이터 입력 단자,
Figure pct00045
멀티플렉서(711)의 출력 단자의 출력을 수신하기 위한 클록 입력 단자, 및 제1 클록 신호 CLK1을 출력하기 위한 출력 단자를 포함한다. 인버터(7302)는 제1 클록 신호 CLK1을 수신하기 위한 인버터 입력 단자 및 제2 클록 신호 CLK2를 출력하기 위한 인버터 출력 단자를 포함한다. 트리거 회로(730)의 출력 단자(7303)는 제1 클록 신호 CLK1을 타겟 주파수 fo를 갖는 출력 신호 Sout로서 출력하기 위해 사용된다.
예를 들어, 제1 클록 신호 CLK1은 펄스 스트링을 포함한다. 제2 클록 신호 CLK2는 D 플립-플롭(7301)의 데이터 입력 단자에 접속된다.
예를 들어, 제2 입력 모듈(1212)은 로직 제어 회로(740)를 포함한다. 로직 제어 회로(740)는 신호 처리 회로(11)에 의해 출력된 주파수 제어 워드 F를 수신하기 위한 입력 단자, 제1 클록 신호 CLK1을 수신하기 위한 클록 입력 단자, 및 제1 입력 모듈(1211)의
Figure pct00046
멀티플렉서의 제어 입력 단자에 접속된 출력 단자를 포함한다.
예를 들어, 도 10b에 예시된 바와 같이, 또 다른 실시예에서, 제1 입력 모듈(1211)은 제1
Figure pct00047
멀티플렉서(721), 제2
Figure pct00048
멀티플렉서(723), 및
Figure pct00049
멀티플렉서(725)를 포함한다. 제1
Figure pct00050
멀티플렉서(721) 및 제2
Figure pct00051
멀티플렉서(723) 각각은, 고르게 이격된 위상들을 갖는 K개의 신호를 수신하기 위한 복수의 입력 단자, 제어 입력 단자, 및 출력 단자를 포함한다.
Figure pct00052
멀티플렉서(725)는 제어 입력 단자, 출력 단자, 제1
Figure pct00053
멀티플렉서(721)의 출력을 수신하기 위한 제1 입력 단자, 및 제2
Figure pct00054
멀티플렉서(723)의 출력을 수신하기 위한 제2 입력 단자를 포함한다.
예를 들어, 도 10b에 예시된 바와 같이, 출력 모듈(1213)은 트리거 회로를 포함한다. 트리거 회로는 펄스 스트링을 생성하기 위해 사용된다. 트리거 회로는 D 플립-플롭(761), 인버터(763), 및 출력 단자(762)를 포함한다. D 플립-플롭(761)은 데이터 입력 단자,
Figure pct00055
멀티플렉서(725)의 출력 단자의 출력을 수신하기 위한 클록 입력 단자, 및 제1 클록 신호 CLK1을 출력하기 위한 출력 단자를 포함한다. 인버터(763)는 제1 클록 신호 CLK1을 수신하기 위한 입력 단자, 및 제2 클록 신호 CLK2를 출력하기 위한 출력 단자를 포함한다. 트리거 회로의 출력 단자(762)는 제1 클록 신호 CLK1을 타겟 주파수 fo를 갖는 출력 신호 Sout로서 출력하기 위해 사용된다.
예를 들어, 제1 클록 신호 CLK1는
Figure pct00056
멀티플렉서(725)의 제어 입력 단자에 접속되고, 제2 클록 신호 CLK2는 D 플립-플롭(761)의 데이터 입력 단자에 접속된다.
예를 들어, 도 10b에 예시된 바와 같이, 제2 입력 모듈(1212)은 제1 로직 제어 회로(70) 및 제2 로직 제어 회로(74)를 포함한다. 제1 로직 제어 회로(70)는 제1 덧셈기(701), 제1 레지스터(703), 및 제2 레지스터(705)를 포함한다. 제2 로직 제어 회로(74)는, 제2 덧셈기(741), 제3 레지스터(743), 및 제4 레지스터(745)를 포함한다.
제1 덧셈기(701)는 주파수 제어 워드(F) 및 제1 레지스터(703)에 저장된 최상위 비트들(예를 들어, 5 비트)을 더하고, 그 후 제2 클록 신호 CLK2의 상승 에지에서 덧셈 결과를 제1 레지스터(703)에 저장한다; 대안적으로, 제1 덧셈기(701)는 주파수 제어 워드(F) 및 제1 레지스터(703)에 저장된 모든 정보를 더하고, 그 후 덧셈 결과를 제2 클록 신호 CLK2의 상승 에지에서 제1 레지스터(703)에 저장한다. 다음의 제2 클록 신호 CLK2의 상승 에지에서, 제1 레지스터(703)에 저장된 최상위 비트들은 제2 레지스터(705)에 저장될 것이고, K개의 다중 위상 입력 신호로부터의 하나의 신호를 제1
Figure pct00057
멀티플렉서(721)의 제1 출력 신호로서 선택하기 위한 제1
Figure pct00058
멀티플렉서(721)의 선택 신호로서 역할을 한다.
제2 덧셈기(741)는 주파수 제어 워드(F)와 제1 레지스터(703)에 저장된 최상위 비트들을 더하고, 그 후 덧셈 결과를 제2 클록 신호 CLK2의 상승 에지에서 제3 레지스터(743)에 저장한다. 다음의 제1 클록 신호 CLK1의 상승 에지에서, 제3 레지스터(743)에 저장된 정보는 제4 레지스터(745)에 저장될 것이고, K개의 다중 위상 입력 신호로부터의 하나의 신호를 제2
Figure pct00059
멀티플렉서(723)의 제2 출력 신호로서 선택하기 위한 제2
Figure pct00060
멀티플렉서(723)의 선택 신호로서 사용될 것이다.
제1 클록 신호 CLK1의 상승 에지에서,
Figure pct00061
멀티플렉서(725)는 제1
Figure pct00062
멀티플렉서(721)로부터의 제1 출력 신호 및 제2
Figure pct00063
멀티플렉서(723)로부터의 제2 출력 신호 중 하나를
Figure pct00064
멀티플렉서(725)의 출력 신호로서 선택하고,
Figure pct00065
멀티플렉서(725)의 출력 신호는 D 플립-플롭(761)의 입력 클록 신호로서 역할한다.
예를 들어, 도 10a 및 도 10b에 예시된 TAF-DPS로부터 출력되는 출력 신호 Sout의 주기(To)는 상기 수학식 4에 따라 계산될 수 있다. 예를 들어, 주파수 제어 워드는 F= I+r의 형태로 설정되고, 여기서 I는 [2, 2K]의 범위 내의 정수이고, r은 [0,1)의 범위 내의 소수이다.
본 개시내용의 적어도 하나의 실시예는 전자 디바이스를 더 제공한다. 도 11은 본 개시내용의 실시예에 의해 제공되는 전자 디바이스의 개략적 블록도이다.
예를 들어, 도 11에 예시된 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 전자 디바이스(1)는 상기 실시예들 중 어느 하나에 따른 주파수 소스(20) 및 주파수 조절기(10)를 포함할 수 있다.
예를 들어, 주파수 소스(20)는 입력 주파수를 갖는 입력 신호를 제공하고 입력 신호를 주파수 조절기(10)에 송신하도록 구성된다.
예를 들어, 주파수 소스(20)는 자기 여기 발진 소스(self-excited oscillation source) 및 합성 주파수 소스를 포함할 수 있다. 자기 여기 발진 소스는 수정 발진기, 캐비티 발진기, 전압 제어 발진기 등을 포함한다. 합성 주파수 소스는 직접 아날로그 주파수 소스, 직접 디지털 주파수 소스, 간접 아날로그 주파수 소스, 및 간접 디지털 주파수 소스를 포함한다.
주파수 조절기(10)의 상세한 설명은 주파수 조절기의 상기 실시예들에서의 관련 설명들을 참조하여 이루어질 수 있고, 상세 사항들은 여기서 설명되지 않는다는 점에 유의해야 한다.
본 개시내용의 적어도 일 실시예는 주파수 조절 방법을 더 제공한다. 도 12는 본 개시내용의 일 실시예에 의해 제공되는 주파수 조절 방법의 개략적인 흐름도이다. 본 개시내용의 실시예들에 의해 제공되는 주파수 조절 방법은 본 개시내용의 실시예들 중 임의의 하나에 의해 제공되는 주파수 조절기에 기초하여 구현될 수 있다.
예를 들어, 도 12에 예시된 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 주파수 조절 방법은 다음의 동작들을 포함할 수 있다.
단계 S11: 입력 주파수 및 주파수 조절 계수에 따라 주파수 제어 워드를 생성하는 단계.
단계 S12: 주파수 제어 워드에 따라 타겟 주파수를 갖는 출력 신호를 생성하고 출력하는 단계.
본 개시내용의 실시예들에 의해 제공되는 주파수 조절 방법은 임의의 주파수 조절 계수를 구현하는 전제 하에서 고 정밀도 및 고 안정성 출력 신호를 제공할 수 있다. 주파수 조절 방법은 출력 신호를 획득하는 단순 및 고효율 프로세스, 제어가 용이한, 고 정밀도의 프로그램 가능성 등과 같은 특성들을 갖는다.
예를 들어, 도 2a에 예시된 실시예에서, 단계 S11은: 입력 주파수를 갖는 입력 신호 및 주파수 조절 계수를 획득하는 단계; 입력 신호의 카운트 값을 획득하기 위해 미리 설정된 주기에 기초하여 입력 신호를 카운트하는 단계; 카운트 값에 기초하여 입력 주파수를 결정하는 단계; 정수 주파수 조절 계수를 획득하기 위해 주파수 조절 계수에 대해 정수 처리를 수행하는 단계; 및 입력 주파수 및 정수 주파수 조절 계수에 따라 주파수 제어 워드를 생성하는 단계를 포함할 수 있다.
예를 들어, 도 2b에 예시된 실시예에서, 단계 S11은: 입력 주파수를 갖는 입력 신호 및 주파수 조절 계수를 획득하는 단계; 입력 신호의 카운트 값을 획득하기 위해 미리 설정된 주기에 기초하여 입력 신호를 카운트하는 단계; 카운트 값에 기초하여 입력 주파수를 결정하는 단계; 및 입력 주파수 및 주파수 조절 계수에 따라 주파수 제어 워드를 생성하는 단계를 포함할 수 있다.
예를 들어, 단계 S12에서, 타겟 주파수를 갖는 출력 신호가 TAF-DPS에 의해 생성될 수 있다.
주파수 조절 방법의 설명에 대해서는, 주파수 조절기의 상기 설명을 참조할 수 있다는 점에 유의해야 한다. 도 12에 예시된 주파수 조절 방법은 본 개시내용의 실시예들 중 임의의 하나에 의해 제공되는 주파수 조절기에 의해 구현될 수 있다. 예를 들어, 단계 S11은 본 개시내용의 실시예들 중 임의의 하나에 의해 제공되는 주파수 조절기 내의 신호 처리 회로에 의해 구현될 수 있고, 단계 S12는 본 개시내용의 실시예들 중 임의의 하나에 의해 제공되는 주파수 조절기 내의 주파수 조절 회로에 의해 구현될 수 있고, 유사한 동작들 또는 단계들은 여기서 설명되지 않는다.
다음 진술에 유의해야 한다:
(1) 첨부 도면들은 본 개시내용의 실시예(들)와 연계된 구조(들)만을 수반하고, 다른 구조(들)는 공통 설계(들)로 지칭될 수 있다.
(2) 충돌이 없는 경우, 일 실시예에서 또는 상이한 실시예들에서의 본 개시내용의 실시예들 및 특징들이 새로운 실시예들을 획득하기 위해 조합될 수 있다.
위에 설명된 것은 본 개시내용의 구체적인 구현들일 뿐이고, 본 개시내용의 보호 범위가 이에 제한되는 것은 아니고, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 기초하여야 한다.

Claims (16)

  1. 주파수 조절기로서:
    주파수 조절 계수 및 입력 주파수에 따라 주파수 제어 워드를 생성하도록 구성된 신호 처리 회로; 및
    상기 주파수 제어 워드를 수신하고, 상기 주파수 제어 워드에 따라 타겟 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성된 주파수 조절 회로를 포함하고,
    상기 주파수 조절 계수는 임의의 양의 실수이고 M.m으로서 표현되고, M은 상기 주파수 조절 계수의 정수 부분이고 자연수이고, m은 상기 주파수 조절 계수의 소수 부분인 주파수 조절기.
  2. 제1항에 있어서,
    상기 신호 처리 회로는:
    입력 주파수를 갖는 입력 신호 및 상기 주파수 조절 계수를 획득하도록 구성된 입력 서브 회로;
    미리 설정된 주기 내에 상기 입력 신호를 카운팅하여 상기 입력 신호의 카운트 값을 획득하고, 상기 카운트 값에 기초하여 상기 입력 주파수를 결정하도록 구성된 주파수 검출 서브 회로; 및
    상기 입력 주파수 및 상기 주파수 조절 계수에 따라 상기 주파수 제어 워드를 생성하도록 구성된 처리 서브 회로를 포함하는 주파수 조절기.
  3. 제2항에 있어서,
    상기 주파수 제어 워드와 상기 주파수 조절 계수 사이의 관계는 다음과 같이 표현되고:
    Figure pct00066
    ,
    여기서, F는 상기 주파수 제어 워드를 나타내고, fi는 상기 입력 주파수를 나타내고,
    Figure pct00067
    는 기준 시간 단위의 주파수의 값을 나타내는 주파수 조절기.
  4. 제2항에 있어서,
    상기 처리 서브 회로는 상기 주파수 조절 계수에 대해 정수 처리를 수행하여 정수 주파수 조절 계수를 획득하고, 및 상기 입력 주파수 및 상기 정수 주파수 조절 계수에 따라 상기 주파수 제어 워드를 생성하도록 추가로 구성된 주파수 조절기.
  5. 제4항에 있어서,
    상기 주파수 제어 워드와 상기 정수 주파수 조절 계수 사이의 관계는 다음과 같이 표현되고:
    Figure pct00068
    ,
    여기서, F는 상기 주파수 제어 워드를 나타내고, N=(M.m)·2m이고, N은 상기 정수 주파수 조절 계수를 나타내고 1보다 큰 양의 정수이고, fi는 상기 입력 주파수를 나타내고,
    Figure pct00069
    는 기준 시간 단위의 주파수의 값을 나타내고, Q는 양의 정수인 주파수 조절기.
  6. 제4항에 있어서,
    상기 주파수 제어 워드와 상기 정수 주파수 조절 계수 사이의 관계는 다음과 같이 표현되고:
    Figure pct00070
    ,
    여기서, F는 상기 주파수 제어 워드를 나타내고, N=(M.m)·2m이고, N은 상기 정수 주파수 조절 계수를 나타내고 1보다 큰 양의 정수이고, fi는 상기 입력 주파수를 나타내고,
    Figure pct00071
    는 기준 시간 단위의 주파수의 값을 나타내고, Q는 양의 정수인 주파수 조절기.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 입력 주파수는 다음과 같이 표현되고:
    Figure pct00072

    여기서, fi는 상기 입력 주파수를 나타내고, fcnt는 상기 카운트 값을 나타내고, T는 상기 미리 설정된 주기를 나타내고, 상기 미리 설정된 주기의 단위는 초인 주파수 조절기.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 주파수 검출 서브 회로는 카운팅 모듈, 주기 생성 모듈, 및 계산 모듈을 포함하고,
    상기 주기 생성 모듈은 클록 신호의 제어 하에서 상기 미리 설정된 주기를 생성하도록 구성되고;
    상기 카운팅 모듈은 상기 입력 신호의 카운트 값을 획득하기 위해 상기 미리 설정된 주기 내에 상기 입력 신호를 카운팅하도록 구성되고;
    상기 계산 모듈은 상기 카운트 값에 기초하여 상기 입력 주파수를 결정하고, 및 상기 처리 서브 회로에 상기 입력 주파수를 출력하도록 구성된 주파수 조절기.
  9. 제3항, 제5항, 및 제6항 중 어느 한 항에 있어서,
    상기 처리 서브 회로는 시프트 레지스터 모듈, 곱셈 모듈, 및 나눗셈 모듈을 포함하고,
    상기 시프트 레지스터 모듈은 상기 기준 시간 단위의 주파수를 수신 및 처리하도록 구성되고;
    상기 곱셈 모듈은 상기 입력 주파수 및 상기 주파수 조절 계수를 수신하고, 상기 입력 주파수 및 상기 주파수 조절 계수에 대해 곱셈 처리를 수행하도록 구성되고;
    상기 나눗셈 모듈은 상기 시프트 레지스터 모듈의 출력 및 상기 곱셈 모듈의 출력을 수신하고, 상기 주파수 제어 워드를 획득하기 위해 상기 시프트 레지스터 모듈의 출력을 상기 곱셈 모듈의 출력으로 나누도록 구성된 주파수 조절기.
  10. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 주파수 조절 회로는:
    기준 시간 단위를 생성 및 출력하도록 구성된 기준 시간 단위 생성 서브 회로; 및
    상기 주파수 제어 워드 및 상기 기준 시간 단위에 따라 상기 타겟 주파수를 갖는 출력 신호를 생성 및 출력하도록 구성된 주파수 조절 서브 회로를 포함하는 주파수 조절기.
  11. 제10항에 있어서,
    상기 기준 시간 단위 생성 서브 회로는:
    미리 결정된 발진 주파수에서 발진하도록 구성된 전압 제어 발진기;
    상기 전압 제어 발진기의 출력 주파수를 기준 출력 주파수에 고정하도록 구성된 위상 고정 루프 회로; 및
    고르게 이격된 위상들을 갖는 K개의 출력 신호를 출력하도록 구성된 K개의 출력 단자를 포함하고, K는 1보다 큰 양의 정수이고,
    상기 기준 출력 주파수는 fd로 표현되고, 상기 기준 시간 단위는 상기 K개의 출력 단자에 의해 출력되는 임의의 2개의 인접 출력 신호 사이의 시간 범위이고, 상기 기준 시간 단위는
    Figure pct00073
    로 표현되고,
    Figure pct00074
    인 주파수 조절기.
  12. 제10항 또는 제11항에 있어서,
    상기 주파수 조절 서브 회로는 시간-평균-주파수 직접 주기 합성기(time-average-frequency direct period synthesizer)인 주파수 조절기.
  13. 전자 디바이스로서:
    입력 주파수를 갖는 입력 신호를 제공하도록 구성된 주파수 소스; 및
    제1항 내지 제12항 중 어느 한 항에 따른 주파수 조절기를 포함하는 전자 디바이스.
  14. 제1항 내지 제12항 중 어느 한 항에 따른 주파수 조절기에 적용가능한 주파수 조절 방법으로서,
    상기 주파수 조절 방법은:
    상기 입력 주파수 및 상기 주파수 조절 계수에 따라 상기 주파수 제어 워드를 생성하는 단계; 및
    상기 주파수 제어 워드에 따라 상기 타겟 주파수를 갖는 출력 신호를 생성하고 출력하는 단계를 포함하는 주파수 조절 방법.
  15. 제14항에 있어서,
    상기 입력 주파수 및 상기 주파수 조절 계수에 따라 상기 주파수 제어 워드를 생성하는 단계는:
    상기 입력 주파수를 갖는 입력 신호 및 상기 주파수 조절 계수를 획득하는 단계;
    미리 설정된 주기에 기초하여 상기 입력 신호를 카운팅하여 상기 입력 신호의 카운트 값을 획득하는 단계;
    상기 카운트 값에 기초하여 상기 입력 주파수를 결정하는 단계; 및
    상기 입력 주파수 및 상기 주파수 조절 계수에 따라 상기 주파수 제어 워드를 생성하는 단계를 포함하는 주파수 조절 방법.
  16. 제14항에 있어서,
    상기 입력 주파수 및 상기 주파수 조절 계수에 따라 상기 주파수 제어 워드를 생성하는 단계는:
    상기 입력 주파수를 갖는 입력 신호 및 상기 주파수 조절 계수를 획득하는 단계;
    미리 설정된 주기에 기초하여 상기 입력 신호를 카운팅하여 상기 입력 신호의 카운트 값을 획득하는 단계;
    상기 카운트 값에 기초하여 상기 입력 주파수를 결정하는 단계;
    상기 주파수 조절 계수에 대해 정수 처리를 수행하여 정수 주파수 조절 계수를 획득하는 단계; 및
    상기 입력 주파수 및 상기 정수 주파수 조절 계수에 따라 상기 주파수 제어 워드를 생성하는 단계를 포함하는 주파수 조절 방법.
KR1020207015379A 2019-01-02 2019-01-02 주파수 조절기 및 그 주파수 조절 방법, 및 전자 디바이스 KR102434815B1 (ko)

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