KR20070024240A

KR20070024240A - 주파수 검출 회로, 주파수 검출 방법 및 상기 주파수검출회로를 포함하는 반도체 장치

Info

Publication number: KR20070024240A
Application number: KR1020050078977A
Authority: KR
Inventors: 성혁준; 남기범
Original assignee: 삼성전자주식회사
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2007-03-02
Also published as: DE102006041962A1; US7801259B2; KR100714872B1; US20070047688A1; DE102006041962B4

Abstract

주파수 검출 회로, 주파수 검출 방법 및 상기 주파수 검출회로를 포함하는 반도체 장치가 개시된다. 본 발명의 주파수 검출 회로는, 에지 검출 회로, 클록 신호 발생 회로 및 판단회로를 포함한다. 에지 검출 회로는, 입력되는 클록 신호의 각 에지를 검출하고, 클록 신호 발생 회로는 검출된 에지에 응답하여 주기적인 펄스 신호인 선택 클록 신호를 발생한다. 판단회로는, 클록 신호의 각 구간에서의 선택 클록 신호의 발생 횟수에 기초하여 주파수 검출 신호를 발생한다. 본 발명의 반도체 장치는 상술한 본 발명의 주파수 검출 회로 및 주파수 검출 신호에 응답하여 반도체 장치를 리셋하는 프로세서를 포함한다. 본 발명에 따르면, 디지털 방식에 기초하여 클록 신호의 반 주기(하이/로우 레벨 구간)마다 주파수를 검출함으로써, 주파수 검출의 정확도 및 신뢰성이 향상된다.

Description

주파수 검출 회로, 주파수 검출 방법 및 상기 주파수 검출회로를 포함하는 반도체 장치{Frequency detecting circuit, method and semiconductor device including the frequency detecting circuit }

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래 기술에 따른 주파수 검출 회로의 개략적인 블록도이다.

도 2는 본 발명의 일 실시예에 따른 주파수 검출 회로의 블록도이다.

도 3은 도 2에 도시된 에지 검출 회로의 상세 회로도이다.

도 4는 에지 검출 회로의 동작을 나타내는 신호 타이밍도이다.

도 5는 도 2에 도시된 클록 신호 발생 회로의 상세 회로도이다.

도 6은 도 5에 도시된 제1 지연셀의 상세 회로도이다.

도 7은 클록 신호 발생 회로의 동작을 나타내는 신호 타이밍도이다.

도 8은 도 2에 도시된 판단 회로의 구성 블록도이다.

도 9a 내지 도 9c는 판단 회로의 동작을 나타내는 신호 타이밍도들이다.

도 10은 도 2에 도시된 제어 회로의 구성 블록도이다.

도 11은 제어 회로의 동작을 나타내는 신호 타이밍도이다.

도 12는 본 발명의 주파수 검출 회로를 포함하는 스마트 카드의 개략적인 구 성 블록도이다.

도 13은 통상적인 스마트 카드의 동작 타이밍을 나타내는 도면이다.

본 발명은 주파수 검출 회로에 관한 것으로, 특히, 디지털 제어 방법에 의해서 동작하는 주파수 검출 회로, 이를 포함하는 반도체 장치에 관한 것이다.

스마트 카드(smart card)와 같은 집적회로 카드는 회로의 안정성을 위하여, 일정 범위의 주파수 영역에서만 동작하고 내부 회로에 오동작을 일으킬 수 있는 주파수 영역에서는 전체 회로가 리셋(reset)될 필요가 있다. 이를 위하여, 스마트 카드를 비롯한 일부 반도체 장치는 주파수 검출 회로를 구비한다.

주파수 검출 회로는 반도체 장치로 입력되는 클록 신호의 주파수를 검출하여, 정상적인 주파수 영역에 속하는지 아닌지를 판단하는 회로이다.

이를 참조하면, 종래 기술에 따른 주파수 검출 회로는 펄스 파형 회로(110), 제1 및 제2 필터(120, 130), 검출 신호 발생부(140)를 포함한다.

펄스 파형 회로(110)는 클록 신호(XCLK)의 파형을 변형하거나 분주한다. 제1 및 제2 필터(120, 130)는 저역 통과 필터로서, 각각 제1 및 제2 컷오프 주파수(제1 컷오프 주파수 > 제2 컷오프 주파수)를 가진다. 종래 기술에서 제1 및 제2 필터(120, 130)는 아날로그 RC 필터를 사용하여 구현된다.

표 1은 도 1에 도시된 주파수 검출 회로의 이상적인 동작을 나타내는 표이다. 여기서, 제1 및 제2 컷오프 주파수는 각각 7.5MHz, 500kHz 인 것으로 가정한다.

동작 주파수	HIGH_OUT	HIGH_LOW	FREQ_DET
제2컷오프 주파수 이하(0~500kHz)	클록 신호	클록 신호	LOW
제1 내지 제2 컷오프 주파수 사이(500kHz ~ 7.5MHz)	클록 신호	0	HIGH
제1 컷오프 주파수 이상(7.5MHz~)	0	0	LOW

표 1을 참조하면, 입력 주파수가 비정상적으로 낮을 때, 즉 제2 컷오프 주파수 이하(0~500kHz)일 때에는, 제1 및 제2 필터의 출력 신호들(HIGH_OUT, HIGH_LOW)은 모두 하이레벨과 로우레벨을 토글하는 클록 신호이다. 입력 주파수가 정상 범위에 속하는 경우, 즉 제1 내지 제2 컷오프 주파수 사이(500kHz ~ 7.5MHz)일 때는 제1 필터의 출력 신호(HIGH_OUT)는 클록 신호이고, 제2 필터의 출력 신호(HIGH_LOW)는 '0'에 가깝다. 입력 주파수가 비정상적으로 높을 때, 즉 제1 컷오프 주파수 이상(7.5MHz~)일 때에는, 제1 및 제2 필터의 출력 신호들(HIGH_OUT, HIGH_LOW)은 모두 '0'에 가깝다.

검출 신호 발생부(140)는 제1 필터의 출력 신호(HIGH_OUT)가 클록 신호이고제2 필터(130)의 출력 신호(HIGH_LOW)가 '0'일 때에만 하이레벨의 검출 신호(FREQ_DET)를 발생하여, 입력 주파수가 정상 범위임을 나타낸다.

주파수를 검출 하는데 있어서, 상기와 같이 아날로그 RC 필터를 이용한 아날로그 방식을 사용할 경우에는 칩 면적이 크고 전력 소모가 많게 되는 단점이 있다. 또한 듀티(duty)가 50%가 아닌 클록 신호(XCLK)가 입력 되었을 경우, 즉 하이레벨 구간이 짧고 로우레벨 구간이 길거나 로우레벨 구간이 짧고 하이레벨 구간이 길 경우 주파수를 검출할 수 없다. 따라서, 클록 신호(XCLK)의 하이레벨 및 로우레벨 구간에서 모두 정상 동작해야 되는 메모리와 같은 반도체 장치의 오동작을 유발할 수 있다. 특히 스마트 카드와 같이 메모리의 데이터 값이 중요한 응용 분야에 있어서는 주파수 검출 회로의 신뢰성이 높아야 한다.

따라서, 듀티(duty)가 50%가 아닌 클록 신호(XCLK)가 입력되어도 정확하게 주파수를 검출하고, 기존의 아날로그 방식의 주파수 검출 회로에 비하여 전력 소모 및 칩 면적에서 유리한 디지털 방식의 주파수 검출 회로가 절실히 요구된다.

따라서, 본 발명의 목적은 클록 신호의 반 주기(하이/로우 레벨 구간)마다 주파수를 검출함으로써 주파수 검출의 정확성과 신뢰성이 향상되는 디지털 방식의 주파수 검출 회로, 검출 방법 및 상기 주파수 검출 회로를 구비하는 반도체 장치를 제공하는 것이다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 측면에 따른 주파수 검출 회로는, 에지 검출 회로, 클록 신호 발생 회로 및 판단회로를 포함한다.

상기 에지 검출 회로는, 클록 신호의 각 에지를 검출하여 에지 검출 신호를 발생한다. 상기 클록 신호 발생 회로는 상기 에지 검출 신호에 응답하여 선택 클록 신호를 발생하되, 상기 클록 신호의 주파수가 소정의 정상 범위에 속하는 경우, 상 기 클록 신호의 각 구간(에지와 이웃하는 에지 사이의 구간)에서 적어도 한 번 상기 선택 클록 신호를 발생한다. 상기 판단회로는, 상기 클록 신호의 각 구간에서의 상기 선택 클록 신호의 발생 횟수에 기초하여 상기 클록 신호의 주파수가 소정의 정상 범위인지 아닌지를 판단한다.

바람직하기로는, 상기 판단 회로는 상기 선택 클록 신호의 발생 횟수가 제1 기준치보다 크거가 같고 제2 기준치보다 작으면 제1 로직 레벨의 주파수 검출 신호를 발생하고, 상기 선택 클록 신호의 발생 횟수가 상기 제1 기준치 보다 작거나 상기 제2기준치보다 크거나 같으면 제2 로직 레벨의 주파수 검출 신호를 발생한다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 다른 일 측면에 따른 주파수 검출 회로 역시, 에지 검출 회로, 클록 신호 발생 회로 및 판단회로를 포함한다. 상기 에지 검출 회로는, 클록 신호의 각 에지를 검출하고, 상기 클록 신호 발생 회로는 상기 검출된 에지에 응답하여 선택 클록 신호를 발생한다. 상기 판단회로는, 상기 클록 신호의 각 구간에서의 상기 선택 클록 신호의 발생 횟수에 기초하여 상기 클록 신호의 주파수를 검출한다.

바람직하기로는, 상기 클록 신호 발생 회로는 직렬로 연결되는 다수의 디지털 지연기들, 그리고, 선택 신호에 응답하여 상기 다수의 디지털 지연기들 중 어느 하나의 출력 신호를 선택하여 상기 지연 클록 신호로 출력하는 선택부를 포함한다.

또한 바람직하기로는, 상기 주파수 검출 회로는, 오실레이터 클록 신호의 한 주기를 상기 다수의 디지털 지연기들의 출력 신호들과 비교하여 상기 선택 신호를 설정하는 제어 회로를 더 포함한다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 또 다른 일 측면에 따른 반도체 장치는, 주파수 검출 회로 및 프로세서를 포함한다.

상기 주파수 검출 회로는, 클록 신호의 주파수를 검출하여 주파수 검출 신호를 발생하며, 구체적으로는, 에지 검출 회로, 클록 신호 발생 회로 및 판단회로를 포함한다. 상기 에지 검출 회로는, 클록 신호의 각 에지를 검출하고, 상기 클록 신호 발생 회로는 상기 검출된 에지에 응답하여 선택 클록 신호를 발생한다. 상기 판단회로는, 상기 클록 신호의 각 구간에서의 상기 선택 클록 신호의 발생 횟수에 기초하여 주파수 검출 신호를 발생한다.

상기 프로세서는, 상기 주파수 검출 신호에 응답하여 리셋된다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 또 다른 일 측면에 따른 주파수 검출 방법은, 클록 신호의 각 구간 사이의 에지를 검출하는 단계; 상기 검출된 에지에 응답하여 선택 클록 신호를 발생하는 단계; 및 상기 클록 신호의 각 구간에서의 상기 선택 클록 신호의 발생 횟수에 기초하여 상기 클록 신호의 주파수를 검출하는 단계를 포함한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 일 실시예에 따른 주파수 검출 회로(200)의 블록도이다.

도 2를 참조하면, 주파수 검출 회로(200)는 에지 검출 회로(210), 클록 신호 발생 회로(220), 판단 회로(230) 및 제어 회로(240)를 포함한다. 주파수 검출 회로(200)는 클록 신호(XCLK)의 각 구간(에지와 에지 사이의 구간), 즉 제1 로직 레벨(예컨대 하이 레벨) 구간과 제2 로직 레벨(예컨대 로우 레벨) 구간을 정확하게 검출함으로써 입력되는 클록 신호(XCLK)의 주파수를 검출한다.

에지 검출 회로(210)는 클록 신호(XCLK)의 상승(rising), 하강(falling) 에지(edge)를 검출하여, 에지에 동기되는 에지 검출 신호(START, STOPB)를 발생한다. 상승 에지란 로우레벨에서 하이레벨로 천이하는 부분, 하강 에지란 하이레벨에서 로우레벨로 천이하는 부분을 말한다.

도 3은 도 2에 도시된 에지 검출 회로(210)의 상세 회로도이다. 도 3을 참조하면, 에지 검출 회로(210)는 지연기(311), XOR 게이트(320) 및 에지 검출 신호 발생기(330)를 포함한다. 에지 검출 신호 발생기(330)는 다수의 지연기들(313, 315, 317) 및 인버터(331)를 포함한다.

도 4는 에지 검출 회로(210)의 동작을 나타내는 신호 타이밍도이다.

도 3 및 도 4를 함께 참조하여, 에지 검출 회로(210)의 동작을 설명하면 다음과 같다.

클록 신호(XCLK)는 지연기(311)에 의해 소정 시간 지연된다. XOR 게이트(320)는 클록 신호(XCLK)와 지연기(311)에 의해 지연된 클록 신호를 배타적 논리합하여 출력한다. 인버터(331)는 XOR 게이트(320)의 출력 신호를 반전하여 스톱바 신 호(STOPB)를 발생한다. 따라서, 스톱바 신호(STOPB)는 도 4에 도시된 바와 같이, 클록 신호(XCLK)의 매 에지에 응답하여 발생하고, 지연기(311)의 지연 시간만큼의 펄스 듀레이션을 가지는 주기적인 펄스 신호이다.

지연기들(313, 315)은 XOR 게이트(320)의 출력 신호를 지연하여 스타트 신호(START)를 발생한다. 지연기(317)은 스톱바 신호(STOPB)를 지연하여 리셋 검출 신호(RST_DET)를 발생한다. 따라서, 리셋 검출 신호(RST_DET)는 스톱바 신호(STOPB)와 동일한 파형을 가지되 약간 지연된 신호이고, 스타트 신호(START)는 스톱바 신호(STOPB)의 반전 신호를 소정 시간 지연한 신호이다.

결국, 스톱바 신호(STOPB), 스타트 신호(START) 및 리셋 검출 신호(RST_DET)는 클록 신호(XCLK)의 상승 및 하강 에지에 응답하여 발생하는 에지 검출 신호들이다.

에지 검출 회로(210)는 인에이블 신호(미도시)에 응답하여 인에이블/디스에이블되는 것이 바람직하다. 즉 인에이블 신호가 활성화되어야 에지 검출 회로(210)가 정상적으로 동작한다.

클록 신호 발생 회로(220)는 에지 검출 회로(210)에서 출력되는 에지 검출 신호(START, STOPB)에 응답하여, 소정의 듀티와 주기를 가지는 선택 클록 신호(SEL_CLK)를 발생하되, 클록 신호(XCLK)의 주파수가 소정의 정상 범위에 속하는 경우 클록 신호(XCLK)의 각 구간에서 적어도 한 번은 선택 클록 신호(SEL_CLK)가 발생하도록 한다.

도 5는 도 2에 도시된 클록 신호 발생 회로(220)의 상세 회로도이다. 도 7은 클록 신호 발생 회로(220)의 동작을 나타내는 신호 타이밍도이다.

클록 신호 발생 회로(220)는 지연 신호 발생부(510) 및 선택부(530)를 포함한다.

지연 신호 발생부(510)는 선택 클록 신호(SEL_CLK)가 될 수 있는 다수의 지연 클록 신호들(DCLK1~DCLK15)을 발생하고, 선택부(530)는 다수의 지연 클록 신호들(DCLK1~DCLK15) 중 어느 하나를 선택하여 선택 클록 신호(SEL_CLK)를 발생한다.

지연 신호 발생부(510)는 멀티플레서(511), 플립플롭(513), 앤드(AND) 게이트(515), 반전기(517) 및 직렬로 연결된 다수의 지연셀들(52-1, 52-2, , 52-15)을 포함한다.

멀티플렉서(511)는 스타트 신호(START)에 응답하여, 파워-온 리셋 신호(PORSL)와 선택 클록 신호(SEL_CLK) 중의 하나의 신호를 선택하여 출력한다. 파워-온 리셋 신호(PORSL)는 외부로부터 전원(VDD)이 인가되면 하이레벨로 활성화되는 신호이고, 선택 클록 신호(SEL_CLK)는 선택부(530)에서 출력되는 신호이다.

플립플롭(513)은 멀티플렉서(511)의 출력 신호를 클록 단자(CK)로 수신하고, 입력 단자는 전원 전압(VDD)에 연결된다. 따라서, 플립플롭(513)은 멀티플렉서(511)의 출력 신호에 동기되어 전원 전압 레벨, 즉 하이레벨 신호를 출력한다. 플립플롭(513)의 출력 신호는 제1 지연 셀(52-1)로 입력된다. 제1 지연셀(52-1)은 플립플롭(513)의 출력 신호를 제1 지연시간 만큼 지연하여 제1 지연 클록 신호(DCLK1)를 출력하며, 스톱바 신호(STOPB)에 응답하여 리셋된다. 따라서, 제1 지연 클록 신호(DCLK1)는 도 7에 도시된 바와 같이, 스타트 신호(START)에 응답하여 발 생되지만, 스타트 신호(START)에 비하여 소정 시간 지연되어 하이레벨이 된다.

플립플롭(513)은 앤드 신호(AS)에 의해 리셋된다. 앤드 신호(AS)는, 제3 지연 클록 신호(DCLK3)의 반전 신호(/DCLK3), 파워-온 리셋 신호(PORSL) 및 스톱바 신호(STOPB)를 논리곱한 신호이다. 따라서, 제3 지연 클록 신호(DCLK3)가 하이레벨이 되면, 앤드 신호(AS)는 로우 레벨이 되고, 플립플롭(513)은 리셋된다. 플립플롭(513)이 리셋되면, 플립플롭(513)의 출력 신호(Q)는 로우 레벨이 되므로, 제1 지연 클록 신호(DCLK1) 역시 로우레벨이 된다. 즉, 제3 지연 클록 신호(DCLK3)가 하이레벨이 되면, 제1 지연 시간 정도의 시간차를 갖고 제1 지연 클록 신호(DCLK1)가 로우레벨이 됨으로써, 제1 지연 클록 신호(DCLK1)의 하이레벨 구간이 결정된다.

따라서, 멀티플렉서(511)와 플립플롭(513)은 스타트 신호(START)에 응답하여 하이레벨이 되고, 제1 내지 제N 지연 클록 신호들(DCLK1~DCLK) 중의 어느 하나의 신호(여기서는, 제3 지연클록 신호(DCLK3))에 응답하여 로우레벨이 되는 기본 클록 신호를 발생한다고 할 수 있다. 선택 클록 신호(SEL_CLK)는 멀티플렉서(511)의 제1 입력 단자(D0)로 피드백됨으로써, 스톱바 신호(STOPB)가 발생될 때까지는 기본 클록 신호가 지속적으로 발생된다.

직렬로 연결된 다수의 지연셀들(52-1, 52-2, ..., 52-15)은 기본 클록 신호에 비하여 '제1 지연시간', '제1지연시간+제2 지연시간', ... , 그리고, '제1지연시간+제2지연시간++제15 지연시간' 만큼씩 지연된 신호들을 각각 출력하는 역할을 한다.

구체적으로는, 제1 지연셀의 출력 신호(DCLK1)는 제2 지연셀(52-2)의 입력 신 호로 입력된다. 제2 지연셀은 제1 지연셀의 출력 신호(DCLK1)를 수신하고 수신된 신호를 제2 지연시간 만큼 지연하여 출력하며, 스톱바 신호(STOPB)에 응답하여 리셋된다. 따라서, 제2 지연 클록 신호(DCLK2)는 제1 지연 클록 신호(DCLK1)에 비하여 제2 지연시간 만큼 지연된다.

제2 지연셀의 출력 신호(DCLK2)는 제3 지연셀(52-3)의 입력 신호로 입력된다. 따라서, 제3 지연 클록 신호(DCLK3)는 제2 지연 클록 신호(DCLK2)에 비하여 제3 지연시간 만큼 지연된다.

나머지 지연셀들(52-4, ..., 52-15)도 직렬로 연결되어, 이전 지연셀의 출력 신호가 다음 지연셀의 입력 신호로 입력된다. 제1 내지 제15 지연셀(52-1, ..., 52-15)의 지연 시간, 즉 제1 내지 제15 지연시간은 다르게 설정될 수도 있지만, 모두 동일하게 설정되는 것이 바람직하다. 본 실시예에서는, 제1 내지 제15 지연시간은 모두 동일한 것으로 가정한다.

각각의 지연셀의 출력 신호, 즉 제1 내지 제15 지연 클록 신호(DCLK1~DCLK15)는 선택부(530)로 입력된다. 아울러, 제3 지연 클록 신호(DCLK3)는 반전되어 논리곱 게이트(515)로 입력된다.

제1 지연셀(52-1)의 상세한 구성은 도 6에 도시된다.

이를 참조하면, 제1 지연셀(52-1)은 멀티플렉서(610) 및 지연 소자(620)를 포함한다.

지연 소자(620)는 입력 신호(IN)를 미리 설정된 제1 지연시간 만큼 지연시켜 출력한다. 멀티플렉서(610)는 스톱바 신호(STOPB)에 응답하여 지연소자(620)의 출 력 신호와 그라운드 전압(VSS) 중에서 어느 하나를 선택하여 출력한다. 따라서, 제1 지연 셀(52-1)의 출력 신호는 입력 신호(IN)에 비하여 제1 지연 시간만큼 지연된 파형을 가지다가, 스톱바 신호(STOPB)에 응답해서 로우레벨로 리셋되는 신호이다.

다른 지연셀들(52-2 ~ 52-15) 역시 도 6에 도시된 제1 지연셀(52-1)과 동일한 구성을 가지므로, 다른 지연셀들(52-2 ~ 52-15)의 내부 구성에 대한 상세한 설명은 생략한다.

선택부(530)는 선택 신호(CAL_VAL)에 응답하여, 제1 내지 제15 지연 클록 신호들(DCLK1~DCLK15) 중의 어느 하나를 선택하여 선택 클록 신호(SEL_CLK)로서 출력하는 디코더 회로이다.

선택 클록 신호(SEL_CLK)는 판단 회로(230)로 입력되고, 또한, 멀티플렉서(511)의 제1 입력 단자(D0)로 입력된다. 이와 같이 선택 클록 신호(SEL_CLK)가 멀티플렉서(511)의 입력으로 피드백됨으로써, 제3 지연 클록 신호(DCLK3)에 응답하여 로우레벨이 되었던 제1 지연 클록 신호(DCLK1)가 다시 하이레벨이 된다. 하이레벨이 된 제1 지연 클록 신호(DCLK1)는 다시 제3 지연 클록 신호(DCLK3)에 응답하여 로우레벨이 된다.이와 같은 동작은 스톱바 신호(STOPB)가 발생되어 모든 지연셀들(52-1 ~ 52-15)이 리셋되기 전까지 반복된다. 제1 지연 클록 신호(DCLK1)는 제2 지연셀(52-2)에 의해 제2 지연 클록 신호(DCLK2)로서 발생되고, 제2 지연 클록 신호(DCLK2)는 제3 지연셀(52-3)에 의해 제3 지연 클록 신호(DCLK3)로서 발생된다. 나머지 제4 내지 제15 지연 클록 신호(DCLK4 ~ DCLK15) 역시, 제2 및 제3 지연 클록 신호(DCLK2, DCLK3)와 동일한 원리로 발생된다.

따라서, 도 7에 도시된 바와 같이, 스타트 신호(START)에 응답하여 제1 내지 제15 지연 클록 신호들(DCLK1~DCLK15)이 순차적으로 발생했다가 스톱바 신호(STOPB)에 응답하여 모두 리셋되고, 다시 스타트 신호(START)에 응답하여 제1 내지 제15 지연 클록 신호들(DCLK1~DCLK15)이 순차적으로 발생했다가 스톱바 신호(STOPB)에 응답하여 모두 리셋되는 과정이 반복된다.

다음의 표 2는 스타트 신호의 발생 시점으로부터 제1 내지 제15 지연 클록 신호(DCLK1~DCLK15)의 발생 시점을 나타낸다.

	베스트 조건	워스트 조건
DCLK1	10ns	20ns
DCLK2	20ns	40ns
DCLK3	30ns	60ns
DCLK4	40ns	80ns
DCLK5	50ns	100ns
DCLK6	60ns	120ns
DCLK7	70ns	140ns
DCLK8	80ns	160ns
DCLK9	90ns	180ns
DCLK10	100ns	200ns
DCLK11	110ns	220ns
DCLK12	120ns	240ns
DCLK13	130ns	260ns
DCLK14	140ns	280ns
DCLK15	150ns	300ns

표 2를 참조하면, 베스트 조건에서는 제1 내지 제15 지연셀(52-1~52-15)은 각각 10ns 의 지연 시간을 가진다. 따라서, 멀티플렉서(511)와 플립플롭(513)에서의 지연 시간을 무시하면, 제1 내지 제15 지연 클록 신호(DCLK1~DCLK15)는 스타트 신호(START)의 발생 시점으로부터 각각 10ns, 20ns, 30ns, ..., 150ns 후에 하이레벨이 된다. 그런데, 지연셀의 지연시간은 여러 가지 조건-예를 들어, 공정, 온도 등-에 따라 달라질 수 있다. 따라서, 워스트 조건에서는 베스트 조건에서의 지연 시간에 비해 2배 정도의 지연시간이 생길 수 있다. 그러면, 제1 내지 제 15 지연 클록 신호(DCLK1~DCLK15)는 스타트 신호(START)의 발생 시점으로부터 각각 20ns, 40ns, 60ns, ..., 300ns 후에 하이레벨이 된다. 이와 같이, 지연셀의 지연시간이 달라질 수 있기 때문에, 조건에 따라 선택 신호(CAL_VAL)를 조절하여 제1 내지 제15 지연 클록 신호(DCLK1~DCLK15) 중 적절한 지연 클록 신호를 선택할 필요가 있다.

선택 신호(CAL_VAL)는 제어 회로(240)에 의하여 설정된다. 제어 회로(240)가 선택 신호(CAL_VAL)를 설정하는 방법에 대해서는 후술한다.

판단 회로(230)는, 클록 신호(XCLK)의 각 구간에서 선택 클록 신호(SEL_CLK)의 발생 횟수에 기초하여 주파수 검출 신호(FREQDET)를 발생한다. 즉, 클록 신호(XCLK)의 각 구간에서 선택 클록 신호(SEL_CLK)의 상승 에지(혹은 하강 에지)가 발생하는지, 혹은 몇 번 발생하는지를 검출하여 주파수 검출 신호(FREQDET)를 발생한다.

도 8은 도 2에 도시된 판단 회로(230)의 구성 블록도이다. 이를 참조하면, 판단 회로(230)는, 고주파수 검출부(810), 저주파수 검출부(820) 및 검출 신호 발생부(830)를 포함한다.

고주파수 검출부(810)는 먼저 선택 클록 신호(SEL_CLK)에 의해 하이레벨로 활성화되고, 리셋 검출 신호(RST_DET)에 의해 리셋되는 고주파수 검출 신호(HIGH_DET_SIG)를 내부적으로 생성한다. 고주파수 검출부(810)는 스톱바 신호(STOPB)에 응답하여 고주파수 검출 신호(HIGH_DET_SIG)의 레벨을 검출하여, 고주파수 판단 신호(FREQ_HIGH)를 발생한다. 고주파수 검출부(810)는 해당 구간에서 선택 클록 신호(SEL_CLK)가 한 번이라도 발생하면 하이레벨의 고주파수 판단 신호(FREQ_HIGH)를 발생하며, 해당 구간에서 선택 클록 신호(SEL_CLK)가 한 번도 발생하지 않으면, 즉, 발생 횟수가 0이면, 로우 레벨의 고주파수 판단 신호(FREQ_HIGH)를 발생한다. 따라서, 고주파수 검출부(810)는 클록 신호(XCLK)의 각 구간에서의 선택 클록 신호(SEL_CLK)의 발생 횟수가 최소 기준치(여기서는 1임) 이상이어야 하이레벨의 고주파수 판단 신호(FREQ_HIGH)를 발생한다.

저주파수 검출부(820)는 선택 클록 신호(SEL_CLK)를 카운트하여 카운트 값을 산출하고, 카운트 값이 소정의 최대 기준치에 도달하면 로우레벨의 저주파수 판단 신호(FREQ_LOW)를 발생한다. 따라서, 저주파수 검출부(820)는 클록 신호(XCLK)의 각 구간에서의 선택 클록 신호(SEL_CLK)의 발생 횟수가 최대 기준치보다 작아야 하이레벨의 저주파수 판단 신호(FREQ_LOW)를 발생한다. 카운트 값은 스톱바 신호(STOPB) 혹은 리셋 검출 신호(RST_DET)에 의해 0으로 리셋된다.

검출 신호 발생부(830)는 고주파수 판단 신호(FREQ_HIGH) 및 저주파수 판단 신호(FREQ_LOW)를 수신하고, 수신된 고주파수 판단 신호(FREQ_HIGH) 및 저주파수 판단 신호(FREQ_LOW)에 기초하여 주파수 검출 신호(FREQDET)를 발생한다.

도 9a 내지 도 9c는 판단 회로(230)의 동작을 나타내는 신호 타이밍도들이다. 도 9a 내지 도 9c 에서, 클록 신호(XCLK), 스타트 신호(START), 스톱바 신호(STOPB) 및 리셋 검출 신호(RST_DET)는 도 4에 도시된 바와 같다.

먼저, 도 9a는 동작 주파수가 정상 범위인 경우의 판단 회로(230)의 동작을 나타내는 신호 타이밍도이다.

선택 클록 신호(SEL_CLK)의 상승 에지에 응답하여, 고주파수 검출 신호(HIGH_DET_SIG)가 하이레벨이 된다. 고주파수 검출 신호(HIGH_DET_SIG)는 리셋 검출 신호(RST_DET)에 응답하여 리셋된다. 고주파수 판단 신호(FREQ_HIGH)는 스톱바 신호의 하강 에지(T1, T2)에서의 고주파수 검출 신호(HIGH_DET_SIG)의 레벨에 따라 결정된다. 좀 더 구체적으로는, 스톱바 신호의 하강 에지(T1, T2)에서 고주파수 검출 신호(HIGH_DET_SIG)의 레벨이 로우레벨이면 고주파수 판단 신호(FREQ_HIGH)는 하이레벨 상태에서 로우레벨로 떨어진다.

동작 주파수가 정상 범위에 속하는 경우에는 클록 신호(XCLK)의 반주기(하이레벨 구간 혹은 로우레벨 구간)동안 적어도 한번은 선택 클록 신호(SEL_CLK)가 발생한다. 동작 주파수가 정상 범위의 동작 주파수 중 가장 높은 주파수(하이 기준 주파수)인 경우, 즉 클록 신호(XCLK)의 반주기가 가장 짧은 경우에도, 클록 신호(XCLK)의 반주기(하이레벨 구간 혹은 로우레벨 구간)동안 적어도 한번은 선택 클록 신호(SEL_CLK)가 발생되도록, 선택 신호(CAL_VAL)가 설정된다. 이를 위하여, 스타트 신호(START)의 발생 시점(상승 에지)으로부터 선택 클록 신호(SEL_CLK)의 발생 시점(상승 에지)까지의 지연 시간(Tphase)은 하이 기준 주파수의 반주기보다 적거나 같은 것이 바람직하다.

클록 신호(XCLK)의 에지로부터 스타트 신호(START)의 발생 시점(상승 에지)까지의 지연을 고려하면, 클록 신호(XCLK)의 에지로부터 스타트 신호(START)의 발생 시점(상승 에지)까지의 지연시간에 스타트 신호(START)의 발생 시점(상승 에지)으로부터 선택 클록 신호(SEL_CLK)의 발생 시점(상승 에지)까지의 지연 시간(Tphase)을 합한 시간이 하이 기준 주파수의 반주기보다 적거나 같은 것이 더욱 바람직하다.

상술한 바와 같이, 선택 클록 신호(SEL_CLK)가 발생됨으로써, 다음 스톱바 신호(STOPB)가 발생되기 전에 선택 클록 신호(SEL_CLK)가 하이레벨로 상승하게 되어 고주파수 검출 신호(HIGH_DET_SIG) 역시 하이레벨로 상승하여 리셋 검출 신호(RST_DET)에 의해 리셋되기 까지 하이레벨 상태를 유지한다. 따라서, 도 9a에 도시된 바와 같이, 고주파수 판단 신호(FREQ_HIGH)는 계속하여 하이레벨(동작 주파수가 정상 영역임을 의미함)을 유지한다.

도 9b는 동작 주파수가 정상 범위 보다 높은 경우의 판단 회로(230)의 동작을 나타내는 신호 타이밍도이다. 정상적인 주파수보다 입력 주파수가 빠를 경우에는 클록 신호(XCLK)의 반주기(하이레벨 구간 혹은 로우레벨 구간) 동안에 선택 클록 신호(SEL_CLK)의 상승 에지가 한번도 발생하지 않는다. 따라서, 고주파수 검출 신호(HIGH_DET_SIG)가 계속 로우레벨을 유지하므로, 스톱바 신호(STOPB)의 하강 에지(T1)에서 고주파수 판단 신호(FREQ_HIGH)는 로우레벨로 떨어진다.

도 9c는 동작 주파수가 정상 범위 보다 낮은 경우의 판단 회로의 동작을 나타내는 신호 타이밍도이다.

동작 주파수가 낮으므로, 클록 신호(XCLK)의 반주기가 상당히 길다. 따라서, 클록 신호(XCLK)의 반주기에 비하여 주기가 작은 선택 클록 신호(SEL_CLK)는 여러 번 상승과 하강을 반복한다. 선택 클록 신호(SEL_CLK)의 상승 에지는 저주파수 검출부(820) 내의 카운터(미도시)에 의해 카운트된다. 카운트 값(CLK_CNT)이 최대 기준치에 이르면(여기서는 16임), 저주파수 판단 신호(FREQ_LOW)는 로우레벨로 떨어진다. 카운트 값(CLK_CNT)은 리셋 검출 신호(RST_DET)에 응답하여 '0'으로 리셋된다.

검출 신호 발생부(830)는 고주파수 판단 신호(FREQ_HIGH) 및 저주파수 판단 신호(FREQ_LOW) 중 적어도 하나가 로우레벨이면 로우레벨의 주파수 검출 신호(FREQDET)를, 양자 모두 하이레벨이면 하이레벨의 주파수 검출 신호(FREQDET)를 발생한다.

주파수 검출 신호(FREQDET)가 로우레벨이면 동작 주파수가 정상 범위가 아니라는 것을 의미하고, 주파수 검출 신호(FREQDET)가 하이레벨이면 동작 주파수가 정상 범위라는 것을 의미한다.

도 10은 도 2에 도시된 제어 회로(240)의 구성 블록도이다.

제어 회로(240)는, 클록 신호 발생 회로(220)에서 발생되는 복수의 지연 클록 신호들(DCLK1~DCLK15) 중의 어느 하나를 선택하기 위한 선택 신호(CAL_VAL)를 설정 또는 변경한다.

도 11은 제어 회로(240)의 동작을 나타내는 신호 타이밍도이다.

도 10 및 도 11을 함께 참조하여, 제어 회로(240)의 동작을 설명하면 다음과 같다.

제어 회로(240)는 오실레이터 인에이블부(1010), 비교부(1020) 및 보정부(1030)을 포함한다. 오실레이터 인에이이블부(1010)는 파워-온 리셋 신호(PORSL)가 하이레벨로 인에이블된 후 RC 오실레이터(250)를 인에이블하기 위한 신호(RCCLKENL)를 발생한다. 이 때, RC 오실레이터 인에이블 신호(RCCLKENL)는 제1 지연 클록 신호(DCLK1) 혹은 스타트 신호(START)에 응답하여 발생될 수 있다. 여기서는, RC 오실레이터 인에이블 신호(RCCLKENL)는 로우 인에이블 신호이다. 따라서, RC 오실레이터 인에이블 신호(RCCLKENL)의 하강 에지(혹은 로우레벨)에 응답하여 RC 오실레이터(250)가 동작을 시작하여 오실레이터 클록 신호(RCCLK)를 발생한다. 오실레이터 클록 신호(RCCLK)의 반주기(혹은 한주기)는 환경 등에 거의 영향을 받지 않는다.

비교부(1020)는 RC 오실레이터(250)가 인에이블된 후 소정 시간이 지나, 오실레이터(250)의 동작이 안정되면, 오실레이터 클록 신호(RCCLK)의 한 클록 동안만 하이레벨이 되는 비교 신호(FREQTUNE)를 생성한다. 즉, 비교 신호(FREQTUNE)의 하이레벨 구간은 오실레이터 클록 신호의 주기(TRC)와 일치한다.

비교부(1020)는 비교 신호(FREQTUNE)의 하이레벨 구간이 제1 내지 제 15 지연 클록 신호들(DCLK1~DCLK15) 중 몇 개의 지연 클록 신호들에 해당하는지를 비교한다.

구체적으로는, 비교부(1020)는 비교 신호(FREQTUNE)를 제1 내지 제15 지연 클록 신호(DCLK1~DCLK15)를 이용하여 샘플링하여 그 결과 신호를 보정부(1030)로 전달한다. 여기서, 비교 신호(FREQTUNE)의 하이레벨 구간(TRC)이 100ns인 것으로 가정한다. 이 경우, 제1 내지 제10 지연 클록 신호(DCLK1~DCLK10)에 의한 비교 신호(FREQTUNE)의 샘플링 값이 하이레벨이고, 나머지(제11 내지 제15 지연 클록 신호(DCLK11~DCLK15))에 의한 비교 신호(FREQTUNE)의 샘플링 값이 로우레벨이면, 각 지연셀의 지연시간은 10ns라 할 수 있다. 각 지연셀의 지연 시간과 하이 기준 주파수(동작 주파수의 정상 범위에서 가장 높은 주파수)를 알면, 선택 클록 신호(SEL_CLK)를 선택할 수 있다.

보정부(1030)는 비교부(1020)의 출력 신호에 응답하여 선택 신호(CAL_VAL)를 설정한다. 이 때, 보정부(1030)는 하이 기준 주파수일 때의 클록 신호(XCLK)의 반주기를 고려하여 선택 신호(CAL_VAL)를 설정한다. 예를 들어, 주파수가 5MHz 보다 높으면 정상 범위가 아니라고 하면, 하이 기준 주파수는 5MHz 이다. 하이 기준 주파수에서, 클록 신호의 듀티가 50%라고 할 때, 클록 신호의 반주기는 100ns 가 된다. 이 경우에, 보정부(1030)는 제10 지연 클록 신호(DCLK10)가 선택 클록 신호(SEL_CLK)로서 출력되도록 선택 신호(CAL_VAL)를 설정하는 것이 바람직하다. 각 지연셀의 지연시간이 10ns 이므로, 제10 지연 클록 신호(DCLK10)는 스타트 신호(START)로부터 약 100ns 이후에 발생한다.

반면, 비교 신호(FREQTUNE)의 하이레벨 구간이 100ns 이고, 하이 기준 주파수는 5MHz 인 상황에서, 제1 내지 제5 지연 클록 신호에 의한 비교 신호(FREQTUNE)의 샘플링 값이 하이레벨이고, 나머지(제6 내지 제15 지연 클록 신호)에 의한 비교 신호의 샘플링 값이 로우레벨이면, 각 지연셀의 지연시간은 20ns라 할 수 있다.

이 경우에는, 보정부(1030)는 제5 지연 클록 신호(DCLK5)가 선택 클록 신호(SEL_CLK)로서 출력되도록 선택 신호(CAL_VAL)를 설정하는 것이 바람직하다.

물론 실제 회로에 적용시에는 지연셀 외의 다른 소자에서의 지연 시간 등을 고려하여 선택 신호(CAL_VAL)를 설정하는 것이 바람직하다.

상술한 바와 같이, 본 발명의 바람직한 실시예에서는, 클록 신호 발생 회로(220)의 지연 셀의 지연시간이 환경 등에 의하여 바뀌더라도, RC 오실레이터(250)에서 출력되는 클록 신호(RCCLK)의 한 주기를 기준으로 지연 셀의 지연 시간을 추정하고, 이에 따라 선택 신호(CAL_VAL)를 설정한다. 따라서, 온도 및 기타 환경에 별 영향을 받지 않고 정확하게 주파수를 검출할 수 있다.

본 발명의 주파수 검출 회로는, 집적회로 카드(예를 들어, 스마트 카드) 등의 반도체 장치에 사용될 수 있다.

도 12는 본 발명의 주파수 검출 회로를 포함하는 스마트 카드(1200)의 개략적인 구성 블록도이다. 스마트 카드(1200)는 주파수 검출 회로(200), 내부 오실레이터(RC 오실레이터)(250) 및 프로세서(1210)를 포함한다.

주파수 검출 회로(200)는 상술한 바와 같이, 클록 신호(XCLK)의 주파수가 정상 범위에 속하는지 아닌지를 검출하여, 주파수 검출 신호(FREQDET)를 발생한다. 상술한 실시예에서는, 클록 신호(XCLK)의 주파수가 정상 범위에 속하면, 하이레벨의 주파수 검출 신호(FREQDET)가 발생되고, 그렇지 않으면, 로우레벨의 주파수 검출 신호(FREQDET)가 발생된다.

프로세서(1210)는 로우 레벨의 주파수 검출 신호(FREQDET)에 응답하여 리셋된다.

상술한 바와 같이, RC 오실레이터(250)는 RC 오실레이터 인에이블 신호(RCCLKENL)에 응답하여 동작을 시작하여 오실레이터 클록 신호(RCCLK)를 발생한다. 일반적으로 스마트 카드는 내부에 오실레이터를 내장하고 있다. 오실레이터 클록 신호(RCCLK)는 선택 클록 신호(SEL_CLK)를 결정하는 선택 신호(CAL_VAL)를 설정하는데 이용된다.

선택 신호(CAL_VAL)의 설정 혹은 변경은 스마트 카드(1200)의 동작에 영향을 미치지 않는 구간에서 이루어지는 것이 바람직하다.

이를 참조하면, 전원이 인가되어 파워-온 리셋 신호(PORSL)가 하이레벨이로 인에이블된 후 일정 시간 후에 클록 신호(XCLK)가 입력된다. 클록 신호(XCLK)가 입력된 시점으로부터 소정 시간(TB)후에 리셋 신호(RSTN)가 하이레벨이 되면서 리셋이 풀리게 된다. 여기서, TB는 최소한 400 클록 시간이다. 따라서 정상적인 경우에는 전원이 입력되어 파워-온 리셋 신호(PORSL)가 인에이블된 시점부터 리셋 신호(RSTN)가 인에이블되는 시점까지 충분한 시간을 갖게 된다. 따라서, 이 시간(TB) 동안, 주파수 검출 회로(200)의 제어 회로(240)는 RC오실레이터(250)를 인에블하고 오실레이터 클록 신호(RCCLK)를 이용하여 선택 신호(CAL_VAL)를 설정하는 것이 바람직하다. 또한 제어 회로는 RC 오실레이터(250)를 일정 주기로 인에이블시켜 선택 신호(CAL_VAL)를 보정할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 의하면, 클록 신호의 반 주기(하이/로우 레벨 구간)마다 클록 신호의 주파수를 검출함으로써, 주파수 검출의 신뢰성 및 정확성이 향상된다. 특히, 클록 신호의 하이레벨 구간과 로우레벨 구간이 다르더라도 정확하게 주파수를 검출할 수 있다. 또한, 디지털 방식으로 주파수를 검출함에 따라, 기존의 아날로그 방식에 비하여 칩 면적 및 전력 소모가 줄어드는 효과가 있다.

Claims

주파수 검출 회로에 있어서,

클록 신호의 각 에지를 검출하여 에지 검출 신호를 발생하는 에지 검출 회로;

상기 에지 검출 신호에 응답하여, 선택 클록 신호를 발생하는 클록 신호 발생 회로; 및

상기 클록 신호의 각 구간에서의 상기 선택 클록 신호의 발생 횟수에 기초하여 상기 클록 신호의 주파수가 소정의 정상 범위인지 아닌지를 판단하는 판단 회로를 포함하되,

상기 클록 신호 발생 회로는 상기 클록 신호의 주파수가 소정의 정상 범위에 속하는 경우, 상기 클록 신호의 각 구간에서 적어도 한 번 상기 선택 클록 신호를 발생하고,

상기 클록 신호의 각 구간은 상기 클록 신호의 어느 하나의 에지와 이웃하는 에지 사이의 구간인 것을 특징으로 하는 주파수 검출 회로.
제1항에 있어서, 상기 판단 회로는

상기 선택 클록 신호의 발생 횟수가 제1 기준치보다 크거가 같고 제2 기준치보다 작으면 제1 로직 레벨의 주파수 검출 신호를 발생하고,

상기 선택 클록 신호의 발생 횟수가 상기 제1 기준치 보다 작거나 상기 제2기 준치보다 크거나 같은면 제2 로직 레벨의 주파수 검출 신호를 발생하는 것을 특징으로 하는 주파수 검출 회로.
제2항에 있어서, 상기 에지 검출 회로는

상기 클록 신호를 소정 시간 지연한 신호를 발생하는 지연기;

상기 지연기의 출력 신호와 상기 클록 신호를 배타적 논리합 게이트; 및

상기 배타적 논리합 게이트의 출력 신호를 이용하여, 제1 및 제2 에지 검출 신호를 발생하는 에지 검출 신호 발생기를 포함하는 것을 특징으로 하는 주파수 검출 회로.
제3항에 있어서, 상기 판단 회로는

상기 선택 클록 신호에 응답하여 고주파수 검출 신호를 발생하고, 상기 제2에지 검출 신호에 응답하여 상기 고주파수 검출 신호의 레벨을 검출하여, 검출된 상기 고주파수 검출 신호의 레벨에 기초하여 고주파수 판단 신호를 발생하는 고주파수 검출부; 및

상기 선택 클록 신호의 발생 횟수를 카운트하고, 상기 카운트 값에 기초하여 저주파수 판단 신호를 발생하는 저주파수 검출부를 포함하는 것을 특징으로 하는 주파수 검출 회로.
제3항에 있어서, 상기 클록 신호 발생 회로는

상기 제1 에지 검출 신호에 응답하여, 제1 내지 제N(N은 2 이상의 자연수) 지연 클록 신호들을 발생하는 신호 발생부; 및

선택 신호에 응답하여 상기 제1 내지 제N 지연 클록 신호들 중 어느 하나를 선택하여 상기 선택 클록 신호를 발생하는 선택부를 포함하며,

상기 제1 내지 제N 지연 클록 신호들은 상기 제2 에지 검출 신호에 응답하여 리셋되는 것을 특징으로 하는 주파수 검출 회로.
제5항에 있어서, 상기 신호 발생부는

상기 제1 에지 검출 신호에 응답하여 제1 로직 레벨이 되고, 상기 제1 내지 지N 지연 클록 신호들 중의 어느 하나의 신호에 응답하여 제2 로직 레벨이 되는 기본 클록 신호를 발생하는 기본 클록 신호 발생기; 및

직렬로 연결되고, 수신되는 클록 신호를 소정의 지연시간만큼 지연시켜 출력하며, 상기 제2 에지 검출 신호에 응답하여 리셋되는 N개의 지연셀들을 포함하는 것을 특징으로 하는 주파수 검출 회로.
제6항에 있어서, 상기 기본 클록 신호 발생기는

상기 선택 클록 신호에 응답하여 상기 기본 클록 신호를 더 발생하는 것을 특징으로 하는 주파수 검출 회로.
제5항에 있어서, 상기 주파수 검출 회로는

오실레이터 클록 신호를 이용하여 상기 선택 신호를 발생하는 제어 회로를 더 포함하는 것을 특징으로 하는 주파수 검출 회로.
제8항에 있어서, 상기 제어 회로는

오실레이터를 인에이블하기 위한 오실레이터 인에이블 신호를 발생하는 오실레이터 인에이블부;

상기 오실레이터로부터 수신되는 상기 오실레이터 클록 신호의 한 클록 구간과 상기 제1 내지 제N지연 클록 신호를 비교하는 비교부; 및

상기 비교 결과에 기초하여 상기 선택 신호를 발생하는 보정부를 포함하는 것을 특징으로 하는 주파수 검출 회로.
제9항에 있어서, 상기 오실레이터는

RC 오실레이터인 것을 특징으로 하는 주파수 검출 회로.
주파수 검출 회로에 있어서,

클록 신호의 각 에지를 검출하는 에지 검출 회로;

상기 검출된 에지에 응답하여 선택 클록 신호를 발생하는 클록 신호 발생 회로; 및

상기 클록 신호의 각 구간에서의 상기 선택 클록 신호의 발생 횟수에 기초하여 상기 클록 신호의 주파수를 검출하는 판단 회로를 포함하는 주파수 검출 회로.
제 11 항에 있어서, 상기 에지 검출 회로는

상기 클록 신호의 에지에 응답하여 제1 및 제2 에지 검출 신호를 발생하는 것을 특징으로 주파수 검출 회로.
제 12 항에 있어서, 상기 선택 클록 신호는

상기 제1 에지 검출 신호의 발생 시점으로부터 소정 지연 시간 후에 발생되고, 상기 제2 에지 검출 신호에 응답하여 리셋되는 것을 특징으로 하는 주파수 검출 회로.
제 13 항에 있어서,

상기 소정 지연 시간은, 소정의 하이 기준 주파수의 반주기보다 적거나 같고,

상기 소정의 하이 기준 주파수는 상기 소정의 정상 범위의 주파수 중 가장 높은 주파수인 것을 특징으로 하는 주파수 검출 회로.
제 13 항에 있어서, 상기 클록 신호 발생 회로는

직렬로 연결되는 다수의 디지털 지연기들; 및

선택 신호에 응답하여 상기 다수의 디지털 지연기들 중 어느 하나의 출력 신호를 선택하여 상기 지연 클록 신호로 출력하는 선택부를 포함하는 것을 특징으로 하는 주파수 검출 회로.
제 15 항에 있어서, 상기 주파수 검출 회로는

오실레이터 클록 신호의 한 주기를 상기 다수의 디지털 지연기들의 출력 신호들과 비교하여 상기 선택 신호를 설정하는 제어 회로를 더 포함하는 것을 특징으로 하는 주파수 검출 회로.
제 11 항에 있어서, 상기 판단 회로는

상기 선택 클록 신호의 상승 에지 또는 하강 에지를 카운트하여, 상기 카운트 값이 제1 기준치보다 작으면 상기 클록 신호의 주파수가 상기 소정의 정상 범위보다 높은 것으로 판단하고, 상기 카운트 값이 제2 기준치보다 크거가 같으면 상기 클록 신호의 주파수가 상기 소정의 정상 범위보다 낮은 것으로 판단하는 것을 특징으로 하는 주파수 검출 회로.
반도체 장치에 있어서,

클록 신호의 주파수를 검출하여 주파수 검출 신호를 발생하는 주파수 검출 회로; 및

상기 주파수 검출 신호에 응답하여 상기 반도체 장치의 동작을 제어하는 프로세서를 포함하되,

상기 주파수 검출 회로는

클록 신호의 각 에지를 검출하는 에지 검출 회로;

상기 검출된 에지에 응답하여 선택 클록 신호를 발생하는 클록 신호 발생 회로; 및

상기 클록 신호의 각 구간에서의 상기 선택 클록 신호의 발생 횟수에 기초하여 상기 주파수 검출 신호를 발생하는 판단 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제 18항에 있어서, 상기 반도체 장치는

집적 회로 카드인 것을 특징으로 하는 반도체 장치.
제 18항에 있어서, 상기 프로세서는

상기 제2 로직 레벨의 주파수 검출 신호에 응답하여 리셋되는 것을 특징으로 하는 반도체 장치.
제 18 항에 있어서,

상기 에지 검출 회로는, 상기 클록 신호의 에지에 응답하여 제1 및 제2 에지 검출 신호를 발생하고,

상기 선택 클록 신호는, 상기 제1 에지 검출 신호의 발생 시점으로부터 소정 지연 시간 후에 발생되고, 상기 제2 에지 검출 신호에 응답하여 리셋되는 것을 특징으로 하는 반도체 장치.
제 21 항에 있어서,

상기 소정 지연 시간은, 소정의 하이 기준 주파수의 반주기보다 적거나 같고,

상기 소정의 하이 기준 주파수는 상기 소정의 정상 범위의 주파수 중 가장 높은 주파수인 것을 특징으로 하는 반도체 장치.
제 22 항에 있어서, 상기 클록 신호 발생 회로는

직렬로 연결되는 다수의 디지털 지연기들; 및

선택 신호에 응답하여 상기 다수의 디지털 지연기들 중 어느 하나의 출력 신호를 선택하여 상기 지연 클록 신호로 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 장치.
제 23 항에 있어서,

상기 반도체 장치는 내부 오실레이터를 더 포함하고,

상기 주파수 검출 회로는, 상기 내부 오실레이터의 출력 클록 신호의 한 주기를 상기 다수의 디지털 지연기들의 출력 신호들과 비교하여 상기 선택 신호를 설정하는 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
제 24 항에 있어서, 상기 제어 회로는

상기 클록 신호가 외부로부터 인가된 시점으로부터 소정의 초기 시간 내에 상기 내부 오실레이터를 인에이블하여 상기 선택 신호를 설정하는 것을 특징으로 하는 반도체 장치.
주파수 검출 방법에 있어서

클록 신호의 각 구간 사이의 에지를 검출하는 단계;

상기 검출된 에지에 응답하여 선택 클록 신호를 발생하는 단계; 및

상기 클록 신호의 각 구간에서의 상기 선택 클록 신호의 발생 횟수에 기초하여 상기 클록 신호의 주파수를 검출하는 단계를 포함하는 주파수 검출 방법.
제 26 항에 있어서,

상기 에지를 검출하는 단계는

상기 클록 신호의 에지에 응답하여 제1 및 제2 에지 검출 신호를 발생하는 단계를 포함하고,

상기 선택 클록 신호를 발생하는 단계는

직렬로 연결되는 다수의 디지털 지연기들로부터 다수의 지연 클록 신호들을 발생하는 단계; 및

선택 신호에 응답하여 상기 다수의 지연 클록 신호들 증 어느 하나의 신호를 선택하여 상기 선택 클록 신호로 출력하는 단계를 포함하는 것을 특징으로 하는 주파수 검출 방법.
제 27 항에 있어서, 상기 주파수 검출 방법은

오실레이터 클록 신호의 한 주기를 상기 다수의 지연 클록 신호들과 비교하여 상기 선택 신호를 설정하는 단계를 더 포함하는 것을 특징으로 하는 주파수 검출 방법.