KR0172400B1 - 주파수 검출회로 - Google Patents

Abstract

본 발명은 디지탈 시스템에 이용되는 주파수 검출 회로에 관한 것으로, 특히 지연소자를 이용하여 디지탈 클럭의 주파수를 검출하는 회로에 관한 것이다. 상기의 주파수 검출 회로는, 시스템 클럭을 입력하여 미리 설정된 제1필터링 주기보다 더 높은 주파수를 필터링하여 미리 설정된 제1필터링 주기의 주파수를 갖는 클럭으로 출력하는 주파수 필터와, 상기 주파수 필터로부터 출력되는 클럭을 입력하여 미리 설정된 제2필터링 주기보다 더 낮은 주파수를 검출하여 클럭 에러 검출 신호를 발생하는 주파수 검출기와, 상기 주파수 검출기로부터 출력되는 에러 검출 신호를 래치하여 경보신호를 발생하고, 클리어 신호에 응답하여 상기 경보신호를 차단하는 경보 발생기로 구성된다.

Description

주파수 검출 회로

제1도는 본 발명에 따른 주파수 검출 회로의 블록도.

제2도는 제1도의 동작을 설명하기 위한 동작 타이밍도.

제3도는 본 발명에 따른 주파수 검출 회로의 상세회로도.

본 발명은 디지탈 시스템에 이용되는 주파수 검출 회로에 관한 것으로, 특히 지연소자를 이용하여 디지탈 클럭의 주파수를 검출하는 회로에 관한 것이다.

디지탈 시스템에서 가장 중요한 신호중의 하나는 디지탈 로직 게이트 등의 회로를 구동시킬 수 있는 시스템 클럭이다. 통상적으로, 디지탈 시스템의 동작은 메인 시스템 클럭의 공급에 의해 동작되며, 상기 시스템 클럭이 정확한 주기로서 로직 게이트 등에 인가되어야 만이 디지탈 시스템이 정상적인 동작을 할 수 있다. 예를 들어, 시스템 클럭에 잡음 등에 의한 펄스성 노이즈가 실리게되면 디지탈 시스템은 오동작을 피할 수가 없게 된다.

또한, 데이터 통신의 경우에 있어서도 시스템 클럭에 동기된 데이터가 전송 및 수신되어야만 양질의 정보를 얻을 수 있게 된다. 따라서, 대다수의 디지탈 시스템에는 시스템 클럭의 주파수를 검출하는 회로를 내장하여 임펄스성 잡음을 필터링하고, 이를 검출하여 알람하는 주파수 검출기를 가지고 있다.

종래의 주파수 검출기는 여러 형태의 회로가 제공되어 왔다. 예를 들면, 위상 동기 루프(Phase Locked Loop: PLL)를 이용하는 회로, 아날로그의 밴드패스필터를 이용하는 회로 및 기준클럭을 발생하여 입력되는 시스템 클럭과 비교하여 에러를 검출하는 방법 등이 있었다.

그러나, 상기와 같은 종래의 회로들은 많은 로직 게이트 회로 및 아날로그 소자를 이용함으로써 디지탈 로직으로 구현하기가 곤란할 뿐만 아니라 타이밍 정확도(Resolution timing)가 저하되는 문제가 발생된다. 예를 들면, PLL 및 아날로그 필터를 사용하는 주파수 검출기의 경우, 전압 제어 발진기(VOC: Voltage Controlled Oscillator) 및 능동필터(Active filter) 등을 사용하여야 하나, 이러한 소자들은 디지탈 제조 공정으로 구현하기가 상당히 어려울 뿐만 아니라 집적도가 매우 낮아 크기의 면에서도 많은 불편함을 초래하게 된다.

따라서, 본 발명의 목적은 디지탈적으로 용이하게 구현이 가능하며 적은 면적에 집적화가 용이한 주파수 검출 회로를 제공함에 있다.

본 발명의 다른 목적은 디지탈 공정으로 용이하게 제작 가능한 지연소자 및 로직 게이트로서 구현 가능한 주파수 검출 회로를 제공함에 있다.

본 발명의 다른 목적은 디지탈 시스템의 클럭 발생회로로부터 출력되는 대지탈 클럭의 고주파성 잡음을 필터링함과 동시에 미리 설정된 시스템 클럭보다 매우 낮은 저주파성 잡음을 검출하여 알람하는 주파수 검출 회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 소정 주기를 갖는 시스템 클럭을 발생하는 클럭 발생기를 구비한 주파수 검출 회로에 있어서, 상기 시스템 클럭을 입력하여 미리 설정된 제1필터링 주기보다 더 높은 주파수를 필터링하여 미리 설정된 제1필터링 주기의 주파수를 갖는 클럭으로 출력하는 주파수 필터와, 상기 주파수 필터로부터 출력되는 클럭을 입력하여 미리 설정된 제2필터링 주기보다 더 낮은 주파수를 검출하여 클럭 에러 검출 신호를 발생하는 주파수 검출기와, 상기 주파수 검출기로부터 출력되는 에러 검출 신호를 래치하여 경보신호를 발생하고 클리어 신호에 응답하여 상기 경보신호를 차단하는 경보 발생기로 구성함을 특징으로 한다.

본 발명의 원리에 따른 주파수 필터는 입력되는 신호를 소정 지연하는 다수의 지연기들이 직렬 접속되어 상기 클럭 발생기로부터 발생되는 시스템 클럭을 제1필터링 주기만큼 지연하는 제1지연부와, 상기 제1지연부의 출력과 상기 시스템 클럭의 위상이 제1위상 일 때 리세트신호를 발생하는 제1노아게이트와, 상기 제1지연부의 출력과 상기 시스템 클럭의 위상이 제2위상 일 때 세트신호를 발생하는 제1앤드게이트와, 상기 제1노아게이트와 상기 제1앤드게이트의 출력에 응답하여 리세트 및 세트되는 제1플립플롭과, 상기 제1플립플롭의 출력을 반전하는 제1인버터로 구성되어 상기 다수의 지연기들의 지연시간보다 더 짧은 주기를 갖은 임펄스성 잡음을 제거하여 출력함을 특징으로 한다.

또한, 본 발명의 원리에 따른 주파수 검출기는 입력되는 신호를 소정 지연하는 다수의 지연기들이 직렬 접속되어 주파수 필터로부터 출력되는 클럭을 제2필터링 주기만큼 지연하는 제2지연부와, 상기 제2지연부의 출력과 필터링된 클럭의 위상이 제2위상 일 때 리세트 신호를 발생하는 제2앤드게이트와, 상기 제2지연부의 출력과 상기 필터링된 클럭의 위상이 제1위상일 때 세트신호를 발생하는 제2노아게이트와, 상기 제2노아게이트의 출력에 응답하여 세트되어 에러 검출 신호를 발생하는 제2플립플롭으로 구성되어 상기 다수의 지연기들로 구성된 제2지연부의 지연시간보다 더 긴 주기를 갖는 신호의 입력을 검출함을 특징으로 한다.

이하 본 발명에 따른 바람직한 일 실시예의 동작을 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 주파수 검출 회로의 블록도로서, 시스템 클럭단지 XIN로 입력되는 시스템 클럭을 필터링하여 미리 설정된 제1필터링 주기보다 더 높은 클럭의 주파수를 필터링하여 미리 설정된 제1필터링 주기의 주파수의 클럭으로 출력하는 주파수 필터 12와, 상기 주파수 필터 12로 부터 출력되는 클럭을 입력하여 미리 설정된 제2필터링 주기보다 더 낮은 주파수를 검출하여 클럭 에러 검출 신호를 발생하는 주파수 검출기 14와, 상기 주파수 검출기 14로부터 출력되는 에러 검출 신호를 래치하여 경보신호 FDOUT를 발생하고, 클리어 신호 FDCLR에 응답하여 상기 경보신호를 차단하는 래치 16으로 구성되어 있다. 이때, 상기 래치 16은 세트 혹은 리세트에 의해 경보신호를 발생하거나 해제하는 경보 발생기이다.

제2도는 제2도의 동작을 설명하기 위한 동작 타이밍도이다.

우선, 제2도를 참조하여 제1도의 동작을 설명하기에 앞서 시스템에서 허용하는 시스템 클럭의 주파수 레인지를 500^KHZ(주파수 검출기 14에 설정된 제2필터링 주기) 내지 10^KHZ(주파수 필터 12에 설정된 제1필터링 주기)라 할 경우에 클럭 입력단 XIN에 잡음에 의해 순간적으로 약 20^KHZ의 잡음이 발생하였다고 가정하여 설명한다.

지금, 클럭입력단 XIN에 제2도와 같이 잡음 N(약 20^KHZ의 주파수 성분)이 포함된 시스템 클럭이 입력되면, 주파수 필터 12는 입력되는 클럭신호중 미리 설정된 제1필터링 주기 T1보다 짧은 주기를 갖는 잡음 N의 신호를 제거하고, 제1필터링 주기 T1과 같거나 긴 주기의 신호만을 필터링 하여 제1필터링 주기를 갖는 클럭 신호만을 출력단자 XOUT로 출력한다. 즉, 상기 주파수 필터 12는 미리 설정된 주파수 이하의 클럭 주파수만을 출력한다. 따라서 상기 출력단자 XOUT로부터 출력되는 클럭신호는 잡음 NOI 제거된 클럭 신호만을 시스템으로 공급함과 동시에 낮은 대역의 신호를 필터링 하는 주파수 검출기 14로 공급된다.

상기 주파수 검출기 14는 제2필터링 주기가 설정되어 있다. 즉, 500^KHZ이하의 주파수 신호를 검출하여 차단하고, 500^KHZ이상의 주파수 신호는 통과 필터링 한다. 따라서, 500^KHZ이상의 클럭이 입력되는 경우에는 입력되는 신호를 그대로 필터링 하여 출력함으로써 에러 검출 신호를 출력하지 않는다. 이때, 래치 16은 초기 리세트 상태를 유지하여 출력단자 Q로는 로우의 경보신호를 발생하며, 이는 디지탈 시스템의 마이크로 콘트롤러에 제공된다.

만약, 클럭 입력 단자 XIN에 5^KHZ의 시스템 클럭이 인가되고 있는 도중에 임의의 물리적인 조건에 의해 순간적으로 500^KHZ이하의 신호가 상기 시스템 클럭에 혼합되는 경우, 주파수 필터 12는 입력되는 신호를 그대로 출력한다. 왜냐하면, 주파수 필터 12에 설정된 제1필터링 주기 보다 입력되는 잡음신호의 주기가 더 길기 때문에 필터링 역할을 하지 못한다. 상기와 같이 낮은 주파수 대역의 잡음은 상기 주파수 필터 12를 통과하여 그대로 시스템 및 주파수 검출기 14에 공급된다. 이때, 상기 주파수 검출기 14는 입력되는 클럭 신호의 주기가 미리 설정된 제2필터링 주기 보다 더욱 길기 때문에 이를 검출하게 된다. 상기와 같이 낮은 대역의 주파수를 검출하는 주파수 검출기 14는 하이 레벨의 에러 검출신호를 래치 16으로 전송한다. 상기 래치 16은 상기 하이의 에러 검출 신호를 래치하여 시스템의 제어부로 클럭에 이상이 발생하였음을 나타내는 경보신호 FDOUT를 전송하다.

상기 경보신호 FDOUT를 입력하는 시스템의 제어부는 이를 검출하여 시스템 클럭에 이상이 발생하였음을 인식하고, 시스템을 정지모드로 설정한다. 따라서 오동작의 우려가 해소된다.

제3도는 본 발명에 따른 주파수 검출 회로의 상세회로도이다.

제3도를 참조하면, 주파수 필터 12는 클럭 입력 단자 XIN에 직렬 접속된 다수의 인버터들 18∼24와, 상기 인버터들 18∼24들의 입출력 접속 노드와 접지사이에 접속된 다수의 모오스 캐패시터 26∼32들로 구성되어 입력되는 신호를 소정 지연하여 출력하는 제1지연부와, 상기 제1지연부의 출력과 상기 클럭 입력 단자 XIN로부터 각각 출력되는 신호를 입력하여 상기 두입력신호가 제1위상, 예를 들면, 로우일 때 리세트신호를 발생하는 제1노아게이트 34와, 상기 제1지연부의 출력과 상기 시스템 클럭의 위상이 제2위상, 예를 들면, 하이일 때 세트신호를 발생하는 제1앤드게이트 36과, 상기 제1노아게이트 34와 상기 제1앤드게이트 36의 출력에 응답하여 리세트 및 세트되는 제1플립플롭과, 상기 제1플립플롭의 출력을 반전하는 제1인버터 42로 구성되어 있다. 그리고, 주파수 검출기 14는 상기 제1인버터 42의 출력과 리세트신호를 부논리합하여 출력하는 노아게이트 44와, 상기 노아게이트 44의 출력노드에 직렬 접속된 다수의 인버터들 46∼50과, 상기 인버터들 44∼50들의 입출력 노드와 접지사이에 접속된 다수의 모오스 캐패시터 52∼58들로 구성되어 입력되는 신호를 소정 지연하여 출력하는 제2지연부와, 상기 제2지연부의 출력과 상기 제1인버터 42의 출력을 입력하여 상기 두 입력신호가 제2위상, 예를 들면, 하이 일 때 리세트신호를 발생하는 제2앤드게이트 60과, 상기 제2지연부의 출력과 상기 제1인버터 42의 출력의 위상이 제1위상, 예를 들면, 로우 일 때 세트신호를 발생하는 제2노아게이트 62와, 상기 제2앤드게이트 60과 상기 제2노아게이트 62의 출력에 응답하여 리세트 및 세트되는 제2플립플롭으로 구성된다. 한편, 래치 16은 두 개의 노아게이트 70, 72로 구성된 S-R플립플롭과, 상기 S-R플립플롭의 출력을 버퍼링하는 인버터 74, 76으로 구성된다.

지금, 클럭 입력 단자 XIN으로 제2도와 같은 시스템 클럭이 입력되면 이는 인버터 18∼24와 모오스 캐패시터 26∼32로 각각 구성되는 지연기들의 직렬 접속에 의해 소정 시간 지연되어 제1노아 게이트 34 및 제1앤드게이트 36의 각각의 일측 입력노드로 공급된다. 이때, 상기 제1지연부를 구성하는 다수의 인버터 18∼24와 다수의 모오스 캐패시터 26∼32들중 하나의 인버터와 모오스 캐패시터는 소정의 충방전 시정수를 갖고 입력신호들을 지연하며, 이와 같은 구성에 의해 지연되는 시간은 약 100^ns정도이다. 따라서, 100^ns정도 이상의 주기를 갖는 주파수가 입력되면 상기 제1지연부의 동작에 의해 필터링되어 차단되어져 상기 제1노아 게이트 34와 제1앤드게이트 36의 두 입력 노드로는 항상 동일한 신호가 공급된다. 상기 제1노아게이트 34는 두 입력이 모두 로우일 때 하이의 신호를 두 개의 노아게이트 38, 40으로 구성된 S-R플립플롭을 리세트하여 제1인버터 42의 출력을 하이로 한다. 그리고, 제1앤드게이트 36은 두 입력이 모두 하이일 때 하이의 신호를 노아게이트 40으로 공급하여 상기 S-R플립플롭을 세트한다.

따라서, 상기 두 개의 노아게이트 38, 40으로 구성된 S-R플립플롭은 리세트 및 세트 동작이 반복되어 제2도와 같이 잡음이 제거된 시스템 클럭을 출력하게 된다. 상기와 같은 동작에 의해 필터링된 시스템 클럭은 시스템으로 공급됨과 동시에 주파수 검출기 14로 공급된다.

상기 주파수 검출기 14내의 노아게이트 44는 리세트 신호 RESET가 하이로 인가되지 않는 한 상기 제1인버터 42의 출력을 반전하여 출력한다. 이때, 상기 노아게이트 44의 출력노드에 접속된 모오스 캐피시터 52 및 이에 직렬 접속된 다수의 인버터 46∼50과 상기 인버터 46∼50들의 출력노드에 접속된 다수의 모오스 캐패시터들 54∼56들은 입력되는 신호들을 각각 소정 지연하여 제2앤드게이트 60 및 제2노아게이트 62의 일측 노드에 각각 공급한다. 상기 노아게이트 44, 인버터 46∼50 및 각각의 출력노드에 접속된 모오스 캐패시터 52∼58로 구성된 제2지연부의 지연시간은 약 500^KHZ의 신호를 필터링 할수는 시간, 예를 들면, 2㎲(제2도의 T2)의 지연시간을 갖는다. 따라서, 2㎲ 이상의 주기를 갖는 주파수가 입력되면 상기 제2지연부의 필터링은 일어나지 않는다. 즉, 2㎲ 이상의 주기를 갖는 주파수(제2도의 T3)가 입력되면 상기 인버터 50의 출력과 제1인버터 42의 출력은 동위상의 레벨로 출력된다. 이때, 상기 노아게이트 64, 66으로 구성된 S-R플립플롭이 로우를 출력하며, 이는 제2인버터 68에 의해 반전되어 래치 16을 세트하게 된다. 상기 래치 16이 세트되면 노아게이트 72의 출력은 로우, 노아게이트 하이의 상태로 유지되어져 제2도에 도시되어진 바와 같이 하이 상태로 천이되는 경보신호 FDOUT가 발생된다. 상기와 같이 하이 상태로 발생된 경보신호 FDOUT는 클리어신호 FDCLR이 하이로 입력될 때까지 유지된다.

상기와 같이 발생된 경보신호 FDOUT는 시스템을 제어하는 마이크로 콘트롤러 등에 제공된다. 이때, 상기 마이크로콘트롤러는 상기 하이 상태의 경보신호 FDOUT를 검출하여 시스템의 동작 모드를 정지모드로 전환하여 시스템 클럭에 의한 오동작을 미연에 방지한다.

상술한 바와 같이 본 발명은 씨모오스 제조 공정에서 용이하게 구현 가능한 인버터, 모오스 캐패시터 및 로직게이트들에 의해 주파수 검출기를 간단히 구현할 수 있다.

Claims (4)

1. 소정 주기를 갖는 시스템 클럭을 발생하는 클럭 발생기를 구비한 주파수 검출 회로에 있어서, 상기 시스템 클럭을 입력하여 미리 설정된 제1필터링 주기보다 더 높은 주파수를 필터링하여 미리 설정된 제1필터링 주기를 갖는 주파수의 클럭으로 출력하는 주파수 필터와, 상기 주파수 필터로부터 출력되는 클럭을 입력하여 미리 설정된 제2필터링 주기보다 더 낮은 주파수를 검출하여 클럭 에러 검출 신호를 발생하는 주파수 검출기와, 상기 주파수 검출기로부터 출력되는 에러 검출 신호를 래치하여 경보신호를 발생하고, 클리어 신호에 응답하여 상기 경보신호를 차단하는 경보 발생기로 구성함을 특징으로 하는 주파수 검출 회로.
2. 제1항에 있어서, 상기 주파수 필터는 입력되는 신호를 소정 지연하는 다수의 지연기들이 직렬 접속되어 상기 클럭 발생기로부터 발생되는 시스템 클럭을 제1필터링 주기만큼 지연하는 제1지연부와, 상기 제1지연부의 출력과 상기 시스템 클럭의 위상이 제1위상 일 때 리세트신호를 발생하는 제1노아게이트와, 상기 제1지연부의 출력과 상기 시스템 클럭의 위상이 제2 위상 일 때 세트신호를 발생하는 제1앤드게이트와, 상기 제1노아게이트와 상기 제1앤드게이트의 출력에 응답하여 리세트 및 세트되는 제1플립플롭으로 구성되어 상기 다수의 지연기들의 지연시간보다 더 짧은 주기를 갖은 임펄스성 잡음을 제어하여 출력함을 특징으로 하는 주파수 검출 회로.
3. 제1항 또는 제2항에 있어서, 상기 주파수 검출기는 입력되는 신호를 소정 지연하는 다수의 지연기들이 직렬 접속되어 주파수 필터로부터 출력되는 클럭을 제2필터링 주기만큼 지연하는 제2지연부와, 상기 제2지연부의 출력과 필터링된 클럭의 위상이 제2위상 일 때 리세트신호를 발생하는 제2앤드게이트와, 상기 제2지연부의 출력과 상기 필터링된 클럭의 위상이 제1위상 일 때 세트신호를 발생하는 제2노아게이트와, 상기 제2노아게이트의 출력에 응답하여 세트되어 에러 검출 신호를 발생하는 제2플립플롭으로 구성되어 상기 다수의 지연기들로 구성된 제2지연부의 지연시간보다 더 긴 주기를 갖는 신호의 입력을 검출함을 특징으로 하는 주파수 검출 회로.
4. 제3항에 있어서, 상기 다수의 지연기들 각각은 입력되는 신호를 반전하여 출력하는 인버터와, 상기 인버터의 출력노드와 접지사이에 접속된 모오스 캐피시터로 구성함을 특징으로 하는 주파수 검출 회로.