JP2022522911A - 周波数調整器及びその周波数調整方法、電子機器 - Google Patents

周波数調整器及びその周波数調整方法、電子機器 Download PDF

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Abstract

周波数調整器及びその周波数調整方法、電子機器である。当該周波数調整器（１０）は、周波数調整係数及び入力周波数（ｆｉ）に応じて、周波数制御ワード（Ｆ）を生成するように構成される信号処理回路（１１）と、周波数制御ワード（Ｆ）を受信し、前記周波数制御ワードに応じて、目標周波数（ｆｏ）を有する出力信号（Ｓｏｕｔ）を生成して出力するように構成される周波数調整回路（１２）とを含む。当該周波数調整係数は任意の正の実数であり、Ｍ．ｍで表され、Ｍは周波数調整係数の整数部分であり、Ｍは自然数であり、ｍは周波数調整係数の小数部分である。

Description

本開示の実施例は、周波数調整器及びその周波数調整方法、電子機器に関する。
集積回路チップでは、クロック信号がタイムストリーム（ｔｉｍｅ ｓｔｒｅａｍ）を表し、クロック信号によって電子システムの正常な動作が確保されうる。電子システムのすべてのイベント、タスクはいずれも、クロック信号のティック（ｔｉｃｋ）に基づいて行われている。したがって、任意の周波数を有するクロック信号を発生できる回路は、電子システムにとって極めて重要である。
現在、集積回路チップ内では、位相同期ループ（ｐｈａｓｅ－ｌｏｃｋｅｄ ｌｏｏｐ、ＰＬＬ）は、大半の周波数合成動作を実現することができる。しかしながら、位相同期ループには明らかな欠点がある。例えば、高性能の位相同期ループは、大量のアナログ回路を必要とするが、アナログ回路は、集積回路チップの面積、消費電力などのコストを増加させ、それに加えて、位相同期ループから出力される信号の周波数は、任意ではない。
本開示の少なくとも一実施例では、
周波数調整係数及び入力周波数に応じて、周波数制御ワードを生成するように構成される信号処理回路と、
前記周波数制御ワードを受信し、前記周波数制御ワードに応じて、目標周波数を有する出力信号を生成して出力するように構成される周波数調整回路とを含み、
ここで、前記周波数調整係数は、任意の正の実数であり、Ｍ．ｍで表され、Ｍは前記周波数調整係数の整数部分であり、Ｍは自然数であり、ｍは前記周波数調整係数の小数部分である、周波数調整器が提供される。
例えば、本開示の一実施例に係る周波数調整器において、前記信号処理回路は、
前記入力周波数を有する入力信号及び前記周波数調整係数を取得するように構成される入力サブ回路と、
予め設定された周期内に前記入力信号をカウントして、前記入力信号のカウント値を取得し、前記カウント値に基づき前記入力周波数を決定するように構成される周波数弁別サブ回路と、
前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するように構成される処理サブ回路とを含む。
例えば、本開示の一実施例に係る周波数調整器において、前記周波数制御ワードと前記周波数調整係数との関係式は、

Figure 2022522911000002
 で表され、
ここで、Ｆは前記周波数制御ワード、ｆｉは前記入力周波数、ｆΔは基準時間単位の周波数の値を表す。
例えば、本開示の一実施例に係る周波数調整器において、前記処理サブ回路はさらに、前記周波数調整係数を整数化して、整数周波数調整係数を取得し、前記入力周波数及び前記整数周波数調整係数に応じて、前記周波数制御ワードを生成するように構成される。
例えば、本開示の一実施例に係る周波数調整器において、前記周波数制御ワードと前記整数周波数調整係数との関係式は、

Figure 2022522911000003
 で表され、
ここで、Ｆは前記周波数制御ワードを表し、

Figure 2022522911000004
 であり、Ｎは１より大きい正整数である前記整数周波数調整係数を表し、ｆｉは前記入力周波数を表し、ｆΔは基準時間単位の周波数の値を表す。
例えば、本開示の一実施例に係る周波数調整器において、前記周波数制御ワードと前記整数周波数調整係数との関係式は、

Figure 2022522911000005
 で表され、
ここで、Ｆは前記周波数制御ワードを表し、

Figure 2022522911000006
 であり、Ｎは１より大きい正整数である前記整数周波数調整係数を表し、ｆｉは前記入力周波数を表し、ｆΔは基準時間単位の周波数の値を表し、Ｑは正整数である。
例えば、本開示の一実施例に係る周波数調整器において、前記入力周波数は、

Figure 2022522911000007
 で表され、
ここで、ｆｉは前記入力周波数、ｆｃｎｔは前記カウント値、Ｔは前記予め設定された周期を表し、且つ前記予め設定された周期の単位は秒である。
例えば、本開示の一実施例に係る周波数調整器において、前記周波数弁別サブ回路は、カウントモジュール、周期生成モジュール及び計算モジュールを含み、
前記周期生成モジュールは、クロック信号の制御下で、前記予め設定された周期を生成するように構成され、
前記カウントモジュールは、前記予め設定された周期内に前記入力信号をカウントして、前記入力信号のカウント値を取得するように構成され、
前記計算モジュールは、前記カウント値に基づき前記入力周波数を決定し、前記入力周波数を前記処理サブ回路に出力するように構成される。
例えば、本開示の一実施例に係る周波数調整器において、前記処理サブ回路は、シフトレジスタモジュール、乗算モジュール及び除算モジュールを含み、
前記シフトレジスタモジュールは、前記基準時間単位の周波数を受信して処理するように構成され、
前記乗算モジュールは、前記入力周波数及び前記周波数調整係数を受信し、前記入力周波数及び前記周波数調整係数に対して乗算処理を実行するように構成され、
前記除算モジュールは、前記シフトレジスタモジュールの出力及び前記乗算モジュールの出力を受信し、前記シフトレジスタモジュールの出力を前記乗算モジュールの出力で除算して、前記周波数制御ワードを取得するように構成される。
例えば、本開示の一実施例に係る周波数調整器において、前記周波数調整回路は、
基準時間単位を生成して出力するように構成される基準時間単位生成サブ回路と、
前記周波数制御ワード及び前記基準時間単位に応じて、前記目標周波数を有する前記出力信号を生成して出力するように構成される周波数調整サブ回路とを含む。
例えば、本開示の一実施例に係る周波数調整器において、前記基準時間単位生成サブ回路は、
所定の発振周波数で発振するように構成される電圧制御発振器と、
前記電圧制御発振器の出力周波数を基準出力周波数にロックするように構成される位相同期ループ回路と、
等間隔の位相を持つＫ（１より大きい正整数）個の出力信号を出力するように構成されるＫ個の出力端と、を含み、
ここで、前記基準出力周波数はｆｄで表され、前記基準時間単位は前記Ｋ個の出力端から出力される任意の２つの隣接する出力信号間の時間スパンであり、前記基準時間単位は△で表され、且つ

Figure 2022522911000008
 である。
例えば、本開示の一実施例に係る周波数調整器において、前記周波数調整サブ回路は時間的な平均周波数直接周期シンセサイザである。
本開示の少なくとも一実施例では、入力周波数を有する入力信号を提供するように構成される周波数源と、上記のいずれかの実施例に記載の周波数調整器とを含む電子機器をさらに提供する。
本開示の少なくとも一実施例では、上記のいずれかの実施例に記載の周波数調整器の周波数調整方法をさらに提供する。前記周波数調整方法は、前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するステップと、前記周波数制御ワードに応じて、前記目標周波数を有する出力信号を生成して出力するステップとを含む。
例えば、本開示の一実施例に係る周波数調整方法において、前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するステップは、
前記入力周波数を有する入力信号及び前記周波数調整係数を取得するステップと、
予め設定された周期に基づき、前記入力信号をカウントして、前記入力信号のカウント値を取得するステップと、
前記カウント値に基づき前記入力周波数を決定するステップと、
前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するステップとを含む。
例えば、本開示の一実施例に係る周波数調整方法において、前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するステップは、
前記入力周波数を有する入力信号及び前記周波数調整係数を取得するステップと、
予め設定された周期に基づき、前記入力信号をカウントして、前記入力信号のカウント値を取得するステップと、
前記カウント値に基づき前記入力周波数を決定するステップと、
前記周波数調整係数を整数化して、整数周波数調整係数を取得するステップと、
前記入力周波数及び前記整数周波数調整係数に応じて、前記周波数制御ワードを生成するステップとを含む。
本開示の実施例の技術案をより明確に説明するためには、以下、実施例の図面を簡単に説明する。明らかに、下述の図面は、本開示を限定するものではなく、本開示の一部の実施例のみに関するものである。
図１本開示の一実施例に係る周波数調整器の模式的なブロック図である。 図２Ａ本開示の一実施例に係る周波数調整器の構造模式図である。 図２Ｂ本開示の一実施例に係る別の周波数調整器の構造模式図である。 図３本開示の一実施例に係る周波数弁別サブ回路の構造模式図である。 図４本開示の一実施例に係る処理サブ回路の構造模式図である。 図５Ａ本開示の一実施例に係る基準時間単位生成サブ回路の模式的なブロック図である。 図５Ｂ本開示の一実施例に係る別の基準時間単位生成サブ回路の模式的な構造図である。 図６本開示の一実施例に係る等間隔の位相を持つＫ個の基準出力信号の模式図である。 図７本開示の一実施例に係る周波数調整サブ回路の模式的なブロック図である。 図８本開示の一実施例に係る周波数調整サブ回路の動作原理模式図である。 図９本開示の一実施例に係る周波数調整器の安定性試験結果の模式図である。 図１０Ａ本開示の一実施例に係る周波数調整サブ回路の構造模式図である。 図１０Ｂ本開示の一実施例に係る別の周波数調整サブ回路の構造模式図である。 図１１本開示の一実施例に係る電子機器の模式的なブロック図である。 図１２本開示の一実施例に係る周波数調整方法の模式的なフローチャートである。
本開示の実施例の目的、技術案及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確且つ完全に説明する。明らかに、説明される実施例は、すべての実施例ではなく、本開示の一部の実施例である。説明される本開示の実施例に基づき、当業者が創造的な労働をせずに取得したすべての他の実施例も本開示の保護範囲に属する。
特に定義されない限り、本開示で使用される技術的用語又は科学的用語は、本開示の属する分野における一般的な技能を有する者によって理解される一般的な意味でなければならない。本開示で使用される「第１」、「第２」及び類似する語は、何らかの順序、数量又は重要性を表すものではなく、単に異なる構成部分を区別するためのものに過ぎない。「含む」や「含まれる」などの類似の語は、この語の前に現れる素子や物が、この語の後に列挙される素子や物、及びその均等物を含むことを意味するが、他の素子や物を排除するものではない。「接続する」や「互いに接続する」などの類似の語は、物理的又は機械的な接続に限定されず、直接的又は間接的であるかを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対的な位置関係を表すためのものに過ぎず、説明対象の絶対位置が変化すると、当該相対的な位置関係もそれに応じて変化するおそれがある。
本開示の実施例に関する以下の説明の明瞭さと簡潔さを維持するために、本開示では既知の機能と既知の部品の詳細説明を省略する。
現在、整数型の位相同期ループの周波数調整係数は、整数であり、小数型の位相同期ループの周波数調整係数は、極めて制限されている。異なる周波数の信号を取得するためには、１つの集積回路チップにおいて、異なる電子機器に異なる周波数の信号を提供するよう、複数の周波数合成回路を設定する必要がある。しかしながら、複数の周波数合成回路で占めている集積回路チップの面積が大きくて、集積回路チップの体積を増加させ、それに加えて、製造コストは増加し、集積回路チップの小型化と軽量化に不利であり、ＩｏＴ時代の回路機能の多様化、複雑化にも適応することができない。
本開示の少なくとも一実施例では、周波数調整器及びその周波数調整方法、電子機器を提供する。周波数調整器は、任意の周波数調整係数を実現することを前提としても、高い精度と高い安定性の出力信号を提供し、出力信号の取得プロセスが簡単、効果的でコントロールしやすいことを可能にする。なお、当該周波数調整器は純デジタル回路であり、且つ体積が小さく、消費電力が低く、集積しやすいなどの特徴があり、当該周波数調整器は、電子システムの動作効率を高めることができる。
以下、図面を参照しながら本開示の実施例を詳細に説明するが、本開示は、これらの具体的な実施例に限定されるものではない。
図１は、本開示の一実施例に係る周波数調整器の模式的なブロック図であり、図２Ａは、本開示の一実施例に係る周波数調整器の構造模式図であり、図２Ｂは、本開示の一実施例に係る別の周波数調整器の構造模式図である。
例えば、図１に示すように、周波数調整器１０は、信号処理回路１１及び周波数調整回路１２を含んでもよい。信号処理回路１１は、周波数調整係数及び入力周波数に応じて、周波数制御ワードを生成するように構成され、周波数調整回路１２は、ワードに応じて周波数制御ワードを受信し、前記周波数制御ワードに応じて、目標周波数を有する出力信号を生成して出力するように構成される。
例えば、周波数調整係数は任意の正の実数であってもよく、Ｍ．ｍで表され、Ｍは周波数調整係数の整数部分であり、Ｍは自然数であり、ｍは周波数調整係数の小数部分であり、ｍは自然数（例えば、ゼロ以外の正整数）であってもよい。例えば、一部の実施例では、周波数調整係数は０．２５（それに対し、Ｍは０、ｍは２５とする）、４．７８（それに対し、Ｍは４、ｍは７８とする）、５．０（それに対し、Ｍは５、ｍは０とする）などであってもよい。周波数調整係数は、ユーザーの需要に応じて具体的に設定することができるため、本開示ではこれに限定されない。
なお、周波数調整係数の精度は、下述の時間的な平均周波数直接周期（ＴＡＦ－ＤＰＳ、Ｔｉｍｅ－Ａｖｅｒａｇｅ－Ｆｒｅｑｕｅｎｃｙ ｄｉｒｅｃｔ ｐｅｒｉｏｄ ｓｙｎｔｈｅｓｉｚｅｒ）シンセサイザの出力精度によって異なり、ＴＡＦ－ＤＰＳシンセサイザの出力精度はその回路の構造レイアウトに関連する。本開示の実施例では、周波数調整係数の小数部分は、約１０～１２ビットの小数である。
例えば、周波数調整係数は、１より大きい場合、周波数調整器１０は、周波数逓倍を実現することができ、周波数調整係数は、１より小さい場合、周波数調整器１０は、分周を実現することができる。例えば、入力周波数は２０ＭＨｚであり、ユーザーが望む目標周波数は１００ＭＨｚである場合、周波数調整係数Ｍ．ｍに５．０を入力すればよい。この場合は、周波数調整器１０から出力される出力信号の目標周波数は、１００ＭＨｚである。ユーザーが望む目標周波数は、５ＭＨｚである場合、周波数調整係数Ｍ．ｍに０．２５を入力すればよい。この場合は、周波数調整器１０から出力される出力信号の目標周波数は、５ＭＨｚとする。
例えば、入力周波数は任意の値であってもよい。入力周波数を有する入力信号は、周波数源（例えば、周波数源は自励発振源及び合成周波数源を含んでもよい）によって生成されてもよい。例えば、入力周波数は、周波数源から実際に生成して出力される信号の周波数を表すことができる。目標周波数は、ユーザーが望む信号の周波数を表す。例えば、目標周波数は、周波数調整器１０から出力される信号が到達可能な周波数を表す。例えば、目標周波数及び入力周波数の比は、周波数調整係数であり、つまり、目標周波数及び入力周波数の比は任意の値であってもよい。
例えば、入力信号及び出力信号の両方はパルス信号であってもよい。
例えば、周波数制御ワードは、出力信号の周波数（すなわち、目標周波数）を制御するために使用され、且つ周波数制御ワードは、周波数調整係数及び入力周波数によって変化することができる。例えば、同じ入力周波数に対し、周波数調整係数が変化すると、周波数制御ワードに相応の変化が生じる。同様に、同じ周波数調整係数に対し、入力周波数が変化すると、周波数制御ワードに相応の変化が生じる。
例えば、目標周波数は、周波数制御ワードによって変化することができ、同じ入力周波数に対し、周波数調整係数が変化すると、周波数制御ワードに変化が生じる結果、目標周波数にも相応の変化が生じる。したがって、同じ入力周波数を有する入力信号は、異なる目標周波数を有する出力信号に置き換えられ、電子機器の需要を満足する。
例えば、信号処理回路１１は、ハードウェアによって実現されてもよく、或いは、信号処理回路１１は、ソフトウェアによって実現されてもよく、或いは、信号処理回路１１は、ハードウェアとソフトウェアの組み合わせによって実現されてもよい。一部の実施例では、信号処理回路１１は、ハードウェア又はハードウェアとソフトウェアの組み合わせによって実現されてもよい。図２Ａに示すように、信号処理回路１１は、入力サブ回路１１０、周波数弁別サブ回路１１１及び処理サブ回路１１２を含んでもよい。入力サブ回路１１０は、入力周波数ｆｉを有する入力信号Ｓｉｎ及び周波数調整係数Ｍ．ｍを取得するように構成される。周波数弁別サブ回路１１１は、予め設定された周期内に入力信号Ｓｉｎをカウントして、入力信号Ｓｉｎのカウント値を取得し、カウント値に基づき入力周波数ｆｉを決定するように構成される。処理サブ回路１１２は、周波数調整係数Ｍ．ｍを整数化して、整数周波数調整係数を取得し、入力周波数ｆｉ及び整数周波数調整係数に応じて、周波数制御ワードＦを生成するように構成される。
例えば、入力サブ回路１１０は、周波数源と電気的接続を行い、入力周波数を有する入力信号を取得してもよい。周波数調整係数Ｍ．ｍは、データインターフェースを介してユーザーによって入力装置（例えば、キーボード、タッチスクリーン、タッチパッド、マウス、ノブなど）で入力サブ回路１１０に入力されてもよい。
例えば、周波数弁別サブ回路１１１は、カウントの原理で入力周波数を決定することができる。例えば、周波数弁別サブ回路１１１は、クロック信号を用いて予め設定された周期内に入力信号をカウントして、カウント値を取得し、つぎにカウント値に基づいて入力周波数を決定することができる。例えば、入力周波数は次のように表される。

Figure 2022522911000009
ここで、ｆｉは、入力周波数、ｆｃｎｔはカウント値、Ｔは予め設定された周期を表し、且つ予め設定された周期の単位は、秒である。予め設定された周期Ｔは、実際の適用需要に応じて設定されてもよい。例えば、予め設定された周期Ｔを１秒とすると、入力信号のカウント精度を高めることができる。予め設定された周期Ｔを１秒とする場合は、上記の式（１）から、カウント値ｆｃｎｔは入力周波数ｆｉの値であることがわかる。本開示ではこれに限定されなく、予め設定された周期Ｔは、０．０１秒、０．１秒、０．５秒、２秒などであってもよい。クロック信号は、クロック発生器によるものであってもよい。当該クロック信号は、カウントだけではなく、システム全体において、例えば同期などの他の機能のためにも使用される。
図３は、本開示の一実施例に係る周波数弁別サブ回路の構造模式図である。図３に示すように、いくつかの例において、周波数弁別サブ回路１１１は、カウントモジュール（又はカウントサブ回路）１１１０、周期生成モジュール（又は周期生成サブ回路）１１１１、計算モジュール１１１２（又は計算サブ回路）及び記憶モジュール（又は記憶サブ回路）１１１３を含む。周期生成モジュール１１１１は、クロック信号の制御下で、予め設定された周期を生成するように構成される。カウントモジュール１１１０は、予め設定された周期内に入力信号Ｓｉｎをカウントして、入力信号Ｓｉｎのカウント値を取得するように構成され、記憶モジュール１１１３は、カウント値を記憶するように構成される。計算モジュール１１１２は、カウント値に基づいて入力周波数を決定し、当該入力周波数を処理サブ回路１１２に出力するように構成される。計算モジュール１１１２は、上記の式（１）により入力周波数を算出することができる。例えば、計算モジュール１１１２はさらに、入力周波数を記憶モジュール１１１３に出力するように構成され、記憶モジュール１１１３はさらに、入力周波数の値を記憶することができる。
なお、入力信号はパルス信号であり、且つカウント値は予め設定された周期内における入力信号のパルス数量を表すことができる。
例えば、図３に示すように、Ｓｙｓ＿ｃｌｋは、クロック信号を表し、クロック信号Ｓｙｓ＿ｃｌｋｇは、システムのクロック信号であってもよい。カウントモジュール１１１０は、予め設定された周期内に入力信号をカウントすることができ、周期生成モジュール１１１１は、クロック信号Ｓｙｓ＿ｃｌｋに応じて予め設定された周期Ｔ（例えば、１秒）を生成するカウントウィンドウを実現することができ、予め設定された周期Ｔごとに入力信号のカウント値を記憶モジュール１１１３に記憶する。
例えば、記憶モジュール１１１３は、いろんな種類の記憶媒体又はレジスタなどであってもよい。カウントモジュール１１１０、周期生成モジュール１１１１及び計算モジュール１１１２は、ハードウェア回路によって実現されてもよい。計算モジュール１１１２及びカウントモジュール１１１０は、例えば、トランジスタ、抵抗器、フリップフロップ、コンデンサ及び演算増幅器などの素子から構成されてもよい。例えば、計算モジュール１１１２は、除算回路、乗算回路などを含み、カウントモジュール１１１０は、加算カウンタなどを含んでもよい。周期生成モジュール１１１１は、例えば、フリップフロップなどの素子から構成されてもよい。もちろん、カウントモジュール１１１０、周期生成モジュール１１１１及び計算モジュール１１１２の機能は、ソフトウェアによって実現されてもよい。例えば、記憶モジュール１１１３には、コンピュータ命令とデータが記憶されることができ、プロセッサは、記憶モジュール１１１３に記憶されているコンピュータ命令とデータを実行し、カウントモジュール１１１０、周期生成モジュール１１１１及び計算モジュール１１１２の機能を実現することができる。
例えば、処理サブ回路１１２は、周波数弁別サブ回路１１１から出力された入力周波数の値、入力サブ回路１１０によって伝送された周波数調整係数、基準時間単位生成サブ回路（後文に記述する）によって生成された基準時間単位を受信し、入力周波数、周波数調整参数及び基準時間単位の周波数の値に基づいて周波数制御ワードを計算するように構成される。例えば、図２Ａに示す実施例では、処理サブ回路１１２は、ハードウェアによって実現され、ハードウェアは、浮動小数点数（例えば、周波数調整係数Ｍ．ｍ）を直接処理することができないため、処理サブ回路１１２は、周波数調整係数Ｍ．ｍを整数化し、整数周波数調整係数を取得した後、入力周波数及び整数周波数調整係数に応じて周波数制御ワードを生成する必要がある。
例えば、図２Ａに示すように、周波数制御ワードと整数周波数調整係数との関係式は次のように表される。

Figure 2022522911000010
ここで、Ｆは周波数制御ワード、Ｎは整数周波数調整係数であって、１より大きい正整数、ｆｉは入力周波数、ｆΔは基準時間単位の周波数の値を表す。例えば、周波数調整係数Ｍ．ｍは、２進数であってもよく、

Figure 2022522911000011
 である。これにより、上記の式（２）においては、すべての乗算係数は整数であり、いずれもハードウェアでマッピングすることができるため、周波数制御ワードＦは速やかに算出される。
図４は、本開示の一実施例に係る処理サブ回路の構造模式図である。図４に示すように、いくつかの例において、処理サブ回路１１２は、シフトレジスタモジュール１１２０、乗算モジュール１１２１及び除算モジュール１１２２を含む。シフトレジスタモジュール１１２０は、基準時間単位の周波数を受信して処理するように構成される。乗算モジュール１１２１は、入力周波数及び周波数調整係数を受信し、入力周波数及び周波数調整係数に対して乗算処理を実行するように構成される。除算モジュール１１２２は、シフトレジスタモジュール１１２０の出力及び乗算モジュール１１２１の出力を受信し、シフトレジスタモジュール１１２０の出力を乗算モジュール１１２１の出力で除算して、周波数制御ワードを取得するように構成される。
なお、図２Ａに示す実施例では、シフトレジスタモジュール１１２０、乗算モジュール１１２１及び除算モジュール１１２２は、いずれもハードウェア回路によって実現される。例えば、シフトレジスタモジュール１１２０は、シフトレジスタ器を含んでもよく、乗算モジュール１１２１は、乗算器を含んでもよく、除算モジュール１１２２は、除算器を含んでもよい。
例えば、いくつかの実施例では、周波数制御ワードと整数周波数調整係数との関係式は、次のように表される。

Figure 2022522911000012
ここで、Ｆは周波数制御ワード、Ｎは整数周波数調整係数であって、１より大きい正整数、ｆｉは入力周波数、ｆΔは基準時間単位の周波数の値を表し、Ｑは正の整数である。例えば、周波数調整係数Ｍ．ｍは、２進数であってもよく、

Figure 2022522911000013
 である。これにより、上記の式（３）においては、すべての乗算係数は整数であり、いずれもハードウェアでマッピングすることができるため、周波数制御ワードＦは速やかに算出される。
例えば、シフトレジスタモジュール１１２０は、基準時間単位の周波数の値ｆΔの精度を調整することができるため、周波数制御ワードの精度を制御することができる。例えば、シフトレジスタモジュール１１２０の出力は、ｆｓで表され、ｆｓは、

Figure 2022522911000014
 で表される。なお、Ｑは、基準時間単位の周波数ｆΔの精度の増加ビット数を表すために使用され、すなわち、周波数制御ワードＦの精度の増加ビット数を表す。ｆｓの絶対値は、ｆΔの絶対値と同じでもよいが、ｆｓとｆΔの精度は異なる。シフトレジスタモジュール１１２０は、基準時間単位の周波数の値ｆΔの精度をＱビット上げ（例えば、左へＱビットを移動する）、ｆｓを得る。Ｑは、ハードウェア回路においてビットラインの数量を表す。例えば、Ｑは５とすると、基準時間単位の周波数の値ｆΔの精度は、２０ビットであり、ｆｓの精度は、２５（２０＋５）ビットである。周波数制御ワードＦの精度は、Ｑ、周波数調整係数Ｍ．ｍなどと関連し、周波数調整係数Ｍ．ｍが変化しない場合、Ｑが大きいほど、ｆｓの精度が高くなるので、周波数制御ワードＦの精度は高くなる。２進数の場合は、例えば、式（３）において、分子の精度は、５０ビット、分母の精度は、２０ビットとすると、周波数制御ワードＦの精度は、３０ビットであり、ここで、周波数制御ワードＦの整数部分は５ビット、周波数制御ワードＦの小数部分は、２５ビットである。Ｑを大きくして分子の精度を５５ビットにするが、分母の精度は、２０ビットとすると、得られた周波数制御ワードＦの精度は、３５ビットである。ここで、周波数制御ワードＦの整数部分は、５ビット、周波数制御ワードＦの小数部分は、３０ビットである。
なお、ｆｓ及びｆΔはいずれも１０進数であってもよい。上述の式（２）において、すべての値をハードウェア回路にマッピングする場合は、２進数で表される。
例えば、他のいくつかの実施例では、信号処理回路１１は、ソフトウェア及びソフトウェアとハードウェアの組み合わせによって実現されてもよい。図２Ｂに示すように、信号処理回路１１は、入力サブ回路２１０、周波数弁別サブ回路２１１及び処理サブ回路２１２を含む。入力サブ回路２１０は、入力周波数ｆｉを有する入力信号Ｓｉｎ及び周波数調整係数Ｍ．ｍを取得するように構成される。周波数弁別サブ回路２１１は、予め設定された周期内に入力信号Ｓｉｎをカウントして、入力信号Ｓｉｎのカウント値を取得し、カウント値に基づき入力周波数ｆｉを決定するように構成される。処理サブ回路２１２は、入力周波数ｆｉ及び周波数調整係数に応じて、周波数制御ワードＦを生成するように構成される。
例えば、図２Ｂに示すように、周波数制御ワードと周波数調整係数との関係式は次のように表される。

Figure 2022522911000015
ここで、Ｆは周波数制御ワード、ｆｉは入力周波数、ｆΔは基準時間単位の周波数の値を表す。例えば、

Figure 2022522911000016
 であり、Δは基準時間単位を表す。
例えば、図２Ａに示す実施例とは異なり、図２Ｂに示す実施例では、処理サブ回路２１２は、ソフトウェアによって実現されるため、計算周波数制御ワードは浮動小数点数Ｍ．ｍを導入して直接的に計算することができる。同様に、処理サブ回路１１２は、シフトレジスタモジュール、乗算モジュール及び除算モジュールを含むこともでき、シフトレジスタモジュール、乗算モジュール及び除算モジュールはいずれもソフトウェアによって実現される。
なお、矛盾しない場合、図２Ｂに示す実施例における入力サブ回路２１０及び周波数弁別サブ回路２１１に関する機能と構造などは、上述の図２Ａに示す実施例における入力サブ回路１１０及び周波数弁別サブ回路１１１に関する機能と構造などの詳細な説明を参照できるため、ここで省略する。
例えば、周波数制御ワードＦは、周波数調整回路１２に伝送された後、周波数調整回路１２は、２つの周期の遅延を経て、目標周波数を有する出力信号を出力することができる。図２Ａと図２Ｂに示すように、周波数調整回路１２は、基準時間単位生成サブ回路１２０及び周波数調整サブ回路１２１を含む。基準時間単位生成サブ回路１２０は、基準時間単位を生成して出力するように構成され、周波数調整サブ回路１２１は、周波数制御ワード及び基準時間単位に応じて、目標周波数を有する出力信号を生成して出力するように構成される。
例えば、基準時間単位生成サブ回路１２０は、基準時間単位をそれぞれ周波数調整サブ回路１２１及び処理サブ回路１１２に出力するように構成される。
図５Ａは、本開示の一実施例に係る基準時間単位生成サブ回路の模式的なブロック図であり、図５Ｂは、本開示の一実施例に係る別の基準時間単位生成サブ回路の模式的な構造図であり、図６は、本開示の一実施例に係る等間隔の位相を持つＫ個の基準出力信号の模式図である。
例えば、基準時間単位生成サブ回路１２０は、等間隔の位相を持つＫ個の基準出力信号及び基準時間単位を生成して出力するように構成される。図５Ａに示すように、基準時間単位生成サブ回路１２０は、電圧制御発振器（ＶＣＯ）１２０１、位相同期ループ回路１２０２及びＫ個の出力端１２０３を含んでもよい。電圧制御発振器１２０１は、所定の発振周波数で発振するように構成される。位相同期ループ回路１２０２は、電圧制御発振器１２０１の出力周波数を基準出力周波数にロックするように構成される。Ｋ個の出力端１２０３は、等間隔の位相を持つＫ個の基準出力信号を出力するように構成され、ここで、Ｋは、１より大きい正の整数である。例えば、Ｋ＝１６、３２、１２８又はその他の数値。
例えば、基準時間単位は△で表され、基準出力周波数は、ｆｄで表される。図６に示すように、基準時間単位△は、Ｋ個の出力端１２０３から出力される任意の２つの隣接する出力信号間の時間スパン（ｔｉｍｅ ｓｐａｎ）である。基準時間単位△は通常、マルチレベル電圧制御発振器１２０１によって生成される。電圧制御発振器１２０１から生成された信号の周波数ｆｖｃｏは、位相同期ループ回路１２０２を介して既知の基準出力周波数ｆｄにロックされ、すなわち、ｆｄ＝ｆｖｃｏとする。
例えば、基準時間単位△は次の式により計算する。

Figure 2022522911000017
ここで、Ｔｄは、マルチレベル電圧制御発振器１２０１から生成される信号の周期を表す。ｆΔは、基準時間単位の周波数の値を表し、すなわち、

Figure 2022522911000018
 である。
例えば、図５Ｂに示すように、位相同期ループ回路１２０２は、位相検出器ＰＦＤ、ループフィルタＬＰＦ及び分周器ＦＮを含む。例えば、本開示の実施例では、まず、参照周波数を有する参照信号は位相検出器に入力され、つぎにループフィルタに入り、さらに電圧制御発振器に入り、最後に電圧制御発振器から生成される所定の発振周波数ｆｖｃｏを有する信号は、分周器によって分周され、分周信号の分周周波数ｆｖｃｏ／Ｎ０が得られる。ここで、Ｎ０は、分周器の分周係数を表し、Ｎ０は実数で、Ｎ０は、１以上とする。分周周波数ｆｖｃｏ／Ｎ０は、位相検出器にフィードバックされ、位相検出器は、参照信号の参照周波数と分周周波数ｆｖｃｏ／Ｎ０を比較するために使用され、参照周波数及び分周周波数ｆｖｃｏ／Ｎ０の周波数と位相は、同じである場合、両者間の誤差は、ゼロである。この場合、位相同期ループ回路１２０２は、ロック状態にある。
例えば、ループフィルタＬＰＦは、ローパスフィルタであってもよい。
なお、図５Ｂに示す回路構造は、基準時間単位生成サブ回路１２０の例示的な実現形態に過ぎない。基準時間単位生成サブ回路１２０の具体的な構造は、これに限定されるものではなく、他の回路構造から構成されてもよく、本開示は、ここに限定されない。例えば、Ｋと△は、実際の必要に応じて予め設定され、且つ一定である。
図７は、本開示の一実施例に係る周波数調整サブ回路の模式的なブロック図であり、図８は、本開示の一実施例に係る周波数調整サブ回路の動作原理模式図である。
例えば、図７に示すように、周波数調整サブ回路１２１は、第１入力モジュール１２１１、第２入力モジュール１２１２及び出力モジュール１２１３を含む。第１入力モジュール１２１１は、基準時間単位生成サブ回路１２０から、等間隔の位相を持つＫ個の基準出力信号及び基準時間単位を受信するように構成される。第２入力モジュール１２１２は、信号処理回路１１から周波数制御ワードＦを受信するように構成される。出力モジュール１２１３は、周波数制御ワード及び基準時間単位に合わせた、目標周波数を有する出力信号を生成して出力するように構成される。
例えば、周波数調整サブ回路１２１は、時間的な平均周波数直接周期（ＴＡＦ－ＤＰＳ）シンセサイザを含んでもよい。時間的な平均周波数直接周期合成（ＴＡＦ－ＤＰＳ）技術は、新しい周波数合成技術であり、それは新しい時間的な平均周波数の概念に基づき、任意の周波数を有するパルス信号を生成することができる。つまり、ＴＡＦ－ＤＰＳシンセサイザは、周波数粒度の小さい微細な周波数調整を実現することができる。なお、個々のパルスは直接構成されるため、ＴＡＦ－ＤＰＳシンセサイザの出力周波数は瞬時に変化することができ、すなわち、周波数切り替えの迅速性がある。実験では、ＴＡＦ－ＤＰＳシンセサイザの周波数粒度が数ｐｐｂ（ｐａｒｔｓ ｐｅｒ ｂｉｌｌｉｏｎ）に達することが証明されている。さらに重要なことは、ＴＡＦ－ＤＰＳの周波数切り替え速度が定量化可能である。つまり、受信する周波数制御ワードの更新時刻から周波数切り替えの時刻までの応答時間は、クロック周期に応じて計算する。これらの特性によって、ＴＡＦ－ＤＰＳは、デジタル制御発振器（ＤＣＯ）に用いる好ましい回路モジュールになることを可能にする。ＴＡＦ－ＤＰＳシンセサイザは、本開示の実施例における周波数調整サブ回路１２１の具体的な実現形態として使用することができる。
例えば、ＴＡＦ－ＤＰＳシンセサイザは、専用集積回路（ＡＳＩＣなど）又はプログラマブル・ロジック・デバイス（ＦＰＧＡなど）を用いて実現されてもよい。又は、ＴＡＦ－ＤＰＳシンセサイザは、従来のアナログ回路デバイスを用いて実現されてもよい。本開示ではここに限定されない。
なお、本開示において、ｐｐｍとｐｐｂの両方が周波数の偏差を表すために使用されてもよい。ｐｐｍとｐｐｂが特定の中心周波数の許容偏差の値を表す。例えば、Ｘｐｐｍは、最大周波数誤差が中心周波数の百万分のＸを表し、同様に、Ｘｐｐｂは、最大周波数誤差が中心周波数の十億分のＸを表す。周波数の単位はヘルツ（Ｈｚ）を使用する。
以下、図８を参照しながら、ＴＡＦ－ＤＰＳシンセサイザに基づく周波数調整サブ回路１２１の動作原理を説明する。
例えば、図８に示すように、ＴＡＦ－ＤＰＳシンセサイザ５１０の周波数調整サブ回路１２１には、基準時間単位５２０及び周波数制御ワード５３０が入力される。周波数制御ワード５３０はＦ（Ｆ＝Ｉ＋ｒ、且つＩは１より大きい整数、ｒは分数である）で表される。
例えば、ＴＡＦ－ＤＰＳシンセサイザ５１０にはＣＬＫ５５０が入力される。当該ＣＬＫ５５０は、合成する時間的な平均周波数クロック信号である。本開示の実施例では、ＣＬＫ５５０は、目標周波数を有する出力信号である。基準時間単位５２０に応じて、ＴＡＦ－ＤＰＳシンセサイザ５１０は、２種類の周期（すなわち、第１周期

Figure 2022522911000019
 及び第２周期

Figure 2022522911000020
 を生成することができる。出力ＣＬＫ５５０は、クロックパルス列５４０であり、且つ当該クロックパルス列５４０は、インターリーブされた第１周期ＴＡ５４１と第２周期ＴＢ５４２で構成される。分数ｒは、第２周期ＴＢの発生確率をコントロールできるため、ｒは、第１周期ＴＡの発生確率を決定することもできる。
例えば、図８に示すように、出力信号ＣＬＫ５５０の周期ＴＴＡＦ－ＤＰＳは、次の式で表される。

Figure 2022522911000021
したがって、周波数制御ワード５３０はＦ＝Ｉ＋ｒを満たす場合、下式が得られる。

Figure 2022522911000022
上記の式（４）から分かるように、ＴＡＦ－ＤＰＳシンセサイザ５１０で出力される出力信号ＣＬＫの周期Ｔｏは周波数制御ワード５３０に線形に比例する。周波数制御ワード５３０に変化が生じる場合は、ＴＡＦ－ＤＰＳシンセサイザ５１０で出力される出力信号の周期Ｔｏは、同様な形で変化する。
例えば、図２Ａに示す実施例では、上記の式（２）と式（５）により、目標周波数ｆｏは下記の式で表される。

Figure 2022522911000023
ここで、△は基準時間単位を表し、ｆΔは基準時間単位の周波数を表す。例えば、

Figure 2022522911000024
 であるため、

Figure 2022522911000025
 である。
例えば、図２Ｂに示す実施例では、上記の式（４）と式（５）により、目標周波数ｆｏは下記の式で表される。

Figure 2022522911000026
以上より、入力周波数ｆｉと目標周波数ｆｏの間の比の値は、周波数調整係数Ｍ．ｍである。周波数調整係数Ｍ．ｍは任意の値であってもよい。したがって、当該周波数調整器は、入力周波数ｆｉに基づいて得られた、任意の目標周波数ｆｏを有する出力信号を取得することができる。
例えば、一実施例では、入力周波数ｆｉの値は１９．４３９９９１９１０７７５９ＭＨｚとし、周波数調整係数Ｍ．ｍは４．７８とすると、当該入力周波数及び周波数調整係数に基づき、理論の目標周波数は、９２．９２３１６１３３３５０８８０２ＭＨｚであり、当該周波数調整器１０で実際に出力される出力信号の実際の目標周波数ｆｏは、９２．９２３１５８７８５３８５０ＭＨｚである。誤差は、約２７．４ｐｐｂであり、当該精度は、大半の電子システムの要件を満たすことができる。なお、本実施例では、目標周波数を測定するための機器として、市販のＫｅｙｓｉｇｈｔ５３２３０Ａ型の汎用周波数カウンタ／タイマーを使用することができる。
図９は、本開示の一実施例に係る周波数調整器の安定性試験の模式図である。図９に示すように、周波数調整器１０において、周波数調整係数の精度は、０．１ｐｐｍの範囲内で上下に変動する。なお、当該実施例では、ｐｐｍレベルの周波数源（例えば、市販のＳｉＴ９１０２ ＭＥＭＳ型の周波数源）を使用するため、相応の動的ジッタが導入される。しかし、安定性試験の結果は、当該周波数調整器１０が良好な安定性を有することを示している。このように、本開示の実施例に係る周波数調整器１０は、任意の周波数調整係数を実現することを前提として、高精度と高安定性の特徴を有する。
図１０Ａは、本開示の一実施例に係る周波数調整サブ回路の構造模式図であり、図１０Ｂは、本開示の一実施例に係る別の周波数調整サブ回路の構造模式図である。
以下、図１０Ａと１０Ｂを参照しながら、ＴＡＦ－ＤＰＳシンセサイザの回路構造を説明する。
例えば、図１０Ａに示すように、一実施例では、第１入力モジュール１２１１は、Ｋ→１マルチプレクサ７１１を含む。Ｋ→１マルチプレクサ７１１は、等間隔の位相を持つＫ個の基準出力信号を受信するための複数の入力端、制御入力端及び出力端を備える。
例えば、出力モジュール１２１３は、トリガ回路７３０を含む。トリガ回路７３０は、パルス列の生成に用いられる。パルス列は、例えば、インターリーブされる第１周期ＴＡのパルス信号及び第２周期ＴＢのパルス信号で構成される。トリガ回路７３０は、Ｄフリップフロップ７３０１、インバーター７３０２及び出力端７３０３を含む。Ｄフリップフロップ７３０１は、データ入力端、Ｋ→１マルチプレクサ７１１の出力端からの出力を受信するクロック入力端及び第１クロック信号ＣＬＫ１を出力する出力端を含む。インバーター７３０２は、第１クロック信号ＣＬＫ１を受信するインバーター入力端及び第２クロック信号ＣＬＫ２を出力するインバーター出力端を含む。トリガ回路７３０の出力端７３０３は、目標周波数ｆｏを有する出力信号Ｓｏｕｔとして第１クロック信号ＣＬＫ１を出力するために使用される。
例えば、第１クロック信号ＣＬＫ１は、パルス列を含む。第２クロック信号ＣＬＫ２は、Ｄフリップフロップ７３０１のデータ入力端に接続される。
例えば、第２入力モジュール１２１２は、論理制御回路７４０を含む。論理制御回路７４０は、信号処理回路１１で出力される周波数制御ワードＦを受信する入力端、第１クロック信号ＣＬＫ１を受信するクロック入力端、及び第１入力モジュール１２１１のＫ→１マルチプレクサの制御入力端に接続される出力端を含む。
例えば、図１０Ｂに示すように、別の実施例では、第１入力モジュール１２１１は、第１Ｋ→１マルチプレクサ７２１、第２Ｋ→１マルチプレクサ７２３及び２→１マルチプレクサ７２５を含む。第１Ｋ→１マルチプレクサ７２１及び第２Ｋ→１マルチプレクサ７２３は、それぞれ等間隔の位相を持つＫ個の信号を受信する複数の入力端、制御入力端及び出力端を含む。２→１マルチプレクサ７２５は、制御入力端、出力端、第１Ｋ→１マルチプレクサ７２１からの出力を受信する第１入力端、及び第２Ｋ→１マルチプレクサ７２３からの出力を受信する第２入力端を含む。
例えば、図１０Ｂに示すように、出力モジュール１２１３はトリガ回路を含む。トリガ回路はパルス列の生成に用いられる。トリガ回路は、Ｄフリップフロップ７６１、インバーター７６３及び出力端７６２を含む。Ｄフリップフロップ７６１は、データ入力端、２→１マルチプレクサ７２５の出力端からの出力を受信するクロック入力端及び第１クロック信号ＣＬＫ１を出力する出力端を含む。インバーター７６３は、第１クロック信号ＣＬＫ１を受信する入力端及び第２クロック信号ＣＬＫ２を出力する出力端を含む。トリガ回路の出力端７６２は、目標周波数ｆｏを有する出力信号Ｓｏｕｔとして第１クロック信号ＣＬＫ１を出力するために使用される。
例えば、第１クロック信号ＣＬＫ１は、２→１マルチプレクサ７２５の制御入力端に接続され、第２クロック信号ＣＬＫ２はＤフリップフロップ７６１のデータ入力端に接続される。
例えば、図１０Ｂに示すように、第２入力モジュール１２１２は第１論理制御回路７０及び第２論理制御回路７４を含む。第１論理制御回路７０は、第１加算器７０１、第１レジスタ７０３及び第２レジスタ７０５を含む。第２論理制御回路７４は、第２加算器７４１、第３レジスタ７４３及び第４レジスタ７４５を含む。
第１加算器７０１は、周波数制御ワード（Ｆ）を第１レジスタ７０３に記憶される最上位ビット（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔｓ、例えば、５ビット）に加えた後、第２クロック信号ＣＬＫ２の立ち上がりエッジ時に加算結果を第１レジスタ７０３に保存し、又は、第１加算器７０１は、周波数制御ワード（Ｆ）を、第１レジスタ７０３に記憶されるすべての情報に加えた後、第２クロック信号ＣＬＫ２の立ち上がりエッジ時に加算結果を第１レジスタ７０３に保存する。次の第２クロック信号ＣＬＫ２の立ち上がりエッジ時に、第１レジスタ７０３に記憶される最上位ビットは、第１のＫ→１マルチプレクサ７２１の選択信号として第２レジスタ７０５に記憶され、Ｋ個の多相入力信号から１つの信号を第１のＫ→１マルチプレクサ７２１の第１出力信号として選択するために使用される。
第２加算器７４１は、周波数制御ワード（Ｆ）を第１レジスタ７０３に記憶される最上位ビットに加えた後、第２クロック信号ＣＬＫ２の立ち上がりエッジ時に加算結果を第３レジスタ７４３に保存する。次の第１クロック信号ＣＬＫ１の立ち上がりエッジ時に、第３レジスタ７４３に記憶される最上位ビットは、第２のＫ→１マルチプレクサ７２３の選択信号として第４レジスタ７４５に記憶され、Ｋ個の多相入力信号から１つの信号を第２のＫ→１マルチプレクサ７２３の第２出力信号として選択するために使用される。
２→１マルチプレクサ７２５は、第１クロック信号ＣＬＫ１の立ち上がりエッジ時に、第１のＫ→１マルチプレクサ７２１からの第１出力信号及び第２のＫ→１マルチプレクサ７２３からの第２出力信号のいずれかの１つを、２→１マルチプレクサ７２５の出力信号として選択し、Ｄフリップフロップ７６１の入力クロック信号とする。
例えば、図１０Ａと図１０Ｂに示すＴＡＦ－ＤＰＳシンセサイザで出力される出力信号Ｓｏｕｔの周期（Ｔｏ）は上記の式（４）により算出される。例えば、周波数制御ワードは、F=I+rの形で設定される。ここで、Ｉは、［２、２Ｋ］の範囲内の整数、ｒは、［０，１）の範囲内の小数である。
本開示の少なくとも一実施例ではさらに、電子機器を提供する。図１１は、本開示の一実施例に係る電子機器の模式的なブロック図である。
例えば、図１１に示すように、本開示の実施例に係る電子機器１は、周波数源２０及び上記のいずれかの１項に記載の周波数調整器１０を含んでもよい。
例えば、周波数源２０は、入力周波数を有する入力信号を提供し、当該入力信号を周波数調整器１０に伝送するように構成される。
例えば、周波数源２０は、自励発振源及び合成周波数源を含んでもよい。自励発振源は、水晶発振器、空洞発振器及び電圧制御発振器などを含む。合成周波数源は、直接アナログ式周波数源、直接デジタル周波数源、間接アナログ周波数源及び間接デジタル周波数源を含む。
なお、周波数調整器１０の詳細な説明は上記の周波数調整器の実施例の関連説明を参照できるため、ここで省略する。
本開示の少なくとも一実施例ではさらに、周波数生成方法を提供する。図１２は、本開示の一実施例に係る周波数調整方法の模式的なフローチャートである。本開示の実施例に係る周波数調整方法は、本開示のいずれかの一実施例に記載の周波数調整器によって実現されてもよい。
例えば、図１２に示すように、本開示の実施例に係る周波数調整方法は以下の操作を含んでもよい。
Ｓ１１：入力周波数及び周波数調整係数に応じて、周波数制御ワードを生成する。
Ｓ１２：周波数制御ワードに応じて、目標周波数を有する出力信号を生成して出力する。
本開示の実施例に係る周波数調整方法は、任意の周波数調整係数を実現することを前提に、高精度と高安定性の出力信号を提供することができる。当該周波数生成方法は、出力信号の取得過程が簡単で効率的、コントロールしやすく、精度が高く、プログラム可能などの特徴がある。
例えば、図２Ａに示す実施例では、Ｓ１１は、入力周波数を有する入力信号及び周波数調整係数を取得することと、予め設定された周期に基づき、入力信号をカウントして、入力信号のカウント値を取得することと、カウント値に基づき入力周波数を決定することと、周波数調整係数を整数化して、整数周波数調整係数を取得することと、入力周波数及び整数周波数調整係数に応じて周波数制御ワードを生成することとを含んでもよい。
例えば、図２Ｂに示す実施例では、Ｓ１１は、入力周波数を有する入力信号及び周波数調整係数を取得することと、予め設定された周期に基づき、入力信号をカウントして、入力信号のカウント値を取得することと、カウント値に基づき入力周波数を決定することと、入力周波数及び周波数調整係数に応じて周波数制御ワードを生成することとを含んでもよい。
例えば、Ｓ１２において、目標周波数を有する出力信号は、ＴＡＦ－ＤＰＳシンセサイザによって生成されてもよい。
なお、前記周波数調整方法の説明について、上記の周波数調整器に関する説明を参照してもよい。図１２に示す周波数調整方法は、本開示のいずれかの一実施例に記載の周波数調整器によって実現されてもよい。例えば、Ｓ１１は、本開示のいずれかの一実施例に記載の周波数調整器の信号処理回路によって実現されることができ、Ｓ１２は、本開示のいずれかの一実施例に記載の周波数調整器の周波数調整回路によって実現されてもよいので、ここで同様な操作やステップを省略する。
本開示では、さらに以下の点について説明する必要がある。
（１）本開示の実施例の図面は、本開示の実施例で言及される構造にのみ関連し、他の構造について通常の設計を参照することができる。
（２）矛盾がない場合、本開示の実施例及び実施例の特徴の組み合わせによって新しい実施例が得られる。
以上の説明は、本開示を実施するための形態であるが、本開示の保護範囲はこれに限定されるものではなく、本開示の保護範囲は、前記請求項の保護範囲を基準とする。
1 電子機器
10 周波数調整器
11 信号処理回路
12 周波数調整回路
20 周波数源
70 第１論理制御回路
74 第２論理制御回路
110 入力サブ回路
111 周波数弁別サブ回路
112 処理サブ回路
120 基準時間単位生成サブ回路
121 周波数調整サブ回路
210 入力サブ回路
211 周波数弁別サブ回路
212 処理サブ回路
1110 カウントモジュール
1111 周期生成モジュール
1112 計算モジュール
1113 記憶モジュール
1120 シフトレジスタモジュール
1121 乗算モジュール
1122 除算モジュール
1201 電圧制御発振器
1202 位相同期ループ回路
1203 Ｋ個の出力端
1211 第１入力モジュール
1212 第２入力モジュール
1213 出力モジュール

Claims (16)

  1. 周波数調整係数及び入力周波数に応じて、周波数制御ワードを生成するように構成される信号処理回路と、
    前記周波数制御ワードを受信し、前記周波数制御ワードに応じて、目標周波数を有する出力信号を生成して出力するように構成される周波数調整回路とを含み、
    前記周波数調整係数は、任意の正の実数であり、Ｍ．ｍで表され、Ｍは前記周波数調整係数の整数部分であって自然数であり、ｍは前記周波数調整係数の小数部分である周波数調整器。
  2. 前記信号処理回路は、
    前記入力周波数を有する入力信号及び前記周波数調整係数を取得するように構成される入力サブ回路と、
    予め設定された周期内に前記入力信号をカウントして、前記入力信号のカウント値を取得し、前記カウント値に基づき前記入力周波数を決定するように構成される周波数弁別サブ回路と、
    前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するように構成される処理サブ回路とを含む請求項１に記載の周波数調整器。
  3. 前記周波数制御ワードと前記周波数調整係数との関係式は、

    Figure 2022522911000027
     で表され、
    ここで、Ｆは前記周波数制御ワード、ｆｉは前記入力周波数、ｆΔは基準時間単位の周波数の値を表す請求項２に記載の周波数調整器。
  4. 前記処理サブ回路は、さらに、前記周波数調整係数を整数化して、整数周波数調整係数を取得し、前記入力周波数及び前記整数周波数調整係数に応じて、前記周波数制御ワードを生成するように構成される請求項２に記載の周波数調整器。
  5. 前記周波数制御ワードと前記整数周波数調整係数との関係式は、

    Figure 2022522911000028
     で表され、
    ここで、Ｆは前記周波数制御ワードを表し、

    Figure 2022522911000029
     であり、Ｎは１より大きい正整数である前記整数周波数調整係数を表し、ｆｉは前記入力周波数を表し、ｆΔは基準時間単位の周波数の値を表し、Ｑは正整数である請求項４に記載の周波数調整器。
  6. 前記周波数制御ワードと前記整数周波数調整係数との関係式は、

    Figure 2022522911000030
     で表され、
    ここで、Ｆは前記周波数制御ワードを表し、

    Figure 2022522911000031
     であり、Ｎは１より大きい正整数である前記整数周波数調整係数を表し、ｆｉは前記入力周波数を表し、ｆΔは基準時間単位の周波数の値を表し、Ｑは正整数である請求項４に記載の周波数調整器。
  7. 前記入力周波数は、

    Figure 2022522911000032
     で表され、
    ここで、ｆｉは前記入力周波数、ｆｃｎｔは前記カウント値、Ｔは前記予め設定された周期を表し、且つ前記予め設定された周期の単位は秒である請求項２～６のいずれか１項に記載の周波数調整器。
  8. 前記周波数弁別サブ回路は、カウントモジュールと、周期生成モジュールと、計算モジュールとを含み、
    前記周期生成モジュールは、クロック信号の制御下で、前記予め設定された周期を生成するように構成され、
    前記カウントモジュールは、前記予め設定された周期内に前記入力信号をカウントして、前記入力信号のカウント値を取得するように構成され、
    前記計算モジュールは、前記カウント値に基づき前記入力周波数を決定し、前記入力周波数を前記処理サブ回路に出力するように構成される請求項２～７のいずれか１項に記載の周波数調整器。
  9. 前記処理サブ回路は、シフトレジスタモジュールと、乗算モジュールと、除算モジュールとを含み、
    前記シフトレジスタモジュールは、前記基準時間単位の周波数を受信して処理するように構成され、
    前記乗算モジュールは、前記入力周波数及び前記周波数調整係数を受信し、前記入力周波数及び前記周波数調整係数に対して乗算処理を実行するように構成され、
    前記除算モジュールは、前記シフトレジスタモジュールの出力及び前記乗算モジュールの出力を受信し、前記シフトレジスタモジュールの出力を前記乗算モジュールの出力で除算して、前記周波数制御ワードを取得するように構成される請求項３、５又は６のいずれか１項に記載の周波数調整器。
  10. 前記周波数調整回路は、
    基準時間単位を生成して出力するように構成される基準時間単位生成サブ回路と、
    前記周波数制御ワード及び前記基準時間単位に応じて、前記目標周波数を有する前記出力信号を生成して出力するように構成される周波数調整サブ回路と、を含む請求項１、２又は４のいずれか１項に記載の周波数調整器。
  11. 前記基準時間単位生成サブ回路は、
    予め設定された発振周波数で発振するように構成される電圧制御発振器と、
    前記電圧制御発振器の出力周波数を基準出力周波数にロックするように構成される位相同期ループ回路と、
    等間隔の位相を持つＫ（１より大きい正整数）個の出力信号を出力するように構成されるＫ個の出力端と、を含み、
    ここで、前記基準出力周波数はｆｄで表され、前記基準時間単位は前記Ｋ個の出力端から出力される任意の２つの隣接する出力信号間の時間スパンであり、前記基準時間単位は△で表され、且つ

    Figure 2022522911000033
     である請求項１０に記載の周波数調整器。
  12. 前記周波数調整サブ回路は、時間的な平均周波数直接周期シンセサイザである請求項１０又は１１に記載の周波数調整器。
  13. 入力周波数を有する入力信号を提供するように構成される周波数源と、
    請求項１～１２のいずれか１項に記載の周波数調整器とを含む電子機器。
  14. 請求項１～１２のいずれか１項に記載の周波数調整器の周波数調整方法であって、
    前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するステップと、
    前記周波数制御ワードに応じて、前記目標周波数を有する出力信号を生成して出力するステップとを含む周波数調整方法。
  15. 前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するステップは、
    前記入力周波数を有する入力信号及び前記周波数調整係数を取得するステップと、
    予め設定された周期に基づき、前記入力信号をカウントして、前記入力信号のカウント値を取得するステップと、
    前記カウント値に基づき前記入力周波数を決定するステップと、
    前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するステップとを含む請求項１４に記載の周波数調整方法。
  16. 前記入力周波数及び前記周波数調整係数に応じて、前記周波数制御ワードを生成するステップは、
    前記入力周波数を有する入力信号及び前記周波数調整係数を取得するステップと、
    予め設定された周期に基づき、前記入力信号をカウントして、前記入力信号のカウント値を取得するステップと、
    前記カウント値に基づき前記入力周波数を決定するステップと、
    前記周波数調整係数を整数化して、整数周波数調整係数を取得するステップと、
    前記入力周波数及び前記整数周波数調整係数に応じて、前記周波数制御ワードを生成するステップとを含む請求項１４に記載の周波数調整方法。
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