CN111817712B - 基于相位的分频器及相关锁相环、芯片、电子装置及时钟产生方法 - Google Patents

Abstract

本申请公开了一种基于相位的分频器及相关锁相环、芯片、电子装置及时钟产生方法。锁相环包括：相位误差产生器，用以依据分频比、参考时钟以及第二可变时钟产生相位误差，其中第二可变时钟的频率和参考时钟的频率的比例为分频比；滤波器，用以对相位误差进行滤波处理以产生频率控制信号；n级环形振荡器，用以依据频率控制信号产生n个可变时钟，n个可变时钟彼此频率皆相同且相位皆不同，其中n个可变时钟的其中之一被作为第一可变时钟，其中n大于1；以及基于相位的分频器，用以依据n个可变时钟以及预设偏移量产生第二可变时钟；第二可变时钟的周期与第一可变时钟的周期的比例为（a+n）/n，其中a为预设偏移量。

Description

基于相位的分频器及相关锁相环、芯片、电子装置及时钟产生 方法

技术领域

本申请涉及一种基于相位的分频器，尤其涉及一种能够同时输出整数与小数倍频率的基于相位的分频器以及相关锁相环、芯片、电子装置及时钟产生方法。

背景技术

在音频应用中，有些音频格式的采样率为48kHz及48kHz整数倍。此外，音频前端若采用过采样技术，为了方便数字滤波器的设计，也需要一个48kHz整数倍的时钟。这些时钟的源头通常由一个锁相环提供，但是市面上锁相环的参考时钟通常与48KHz不为简单的比例关系，例如常见的32.762KHz、2MHz等等。若采用定制的参考时钟，系统成本将会升高。一种常用的方法是，采用小数分频锁相环，以获得预期的时钟频率，但是小数分频锁相环带来的问题是会引入诸多的小数杂散，从而降低系统的性能。因此，如何克服上述问题，乃是本领域亟待改进的重点项目之一。

发明内容

本申请的目的之一在于公开一种能够同时输出整数与小数倍频率的基于相位的分频器以及相关锁相环、芯片、电子装置及时钟产生方法，来解决上述问题。

本申请的一实施例公开了一种锁相环，用以依据参考时钟产生第一可变时钟与第二可变时钟，所述锁相环包括：相位误差产生器，用以依据分频比、所述参考时钟以及所述第二可变时钟产生相位误差，其中所述第二可变时钟的频率和所述参考时钟的频率的比例为所述分频比；滤波器，用以对所述相位误差进行滤波处理以产生频率控制信号；n级环形振荡器，用以依据所述频率控制信号产生n个可变时钟，所述n个可变时钟彼此频率皆相同且相位皆不同，其中所述n个可变时钟的其中之一被作为所述第一可变时钟，其中n大于1；以及基于相位的分频器，用以依据所述n个可变时钟以及预设偏移量产生所述第二可变时钟；所述第二可变时钟的周期与所述第一可变时钟的周期的比例为（a+n）/n，其中a为所述预设偏移量。

本申请的一实施例公开了一种基于相位的分频器，用来依据n个可变时钟产生分频时钟，所述基于相位的分频器包括：第一复用器，用来接收所述n个可变时钟，并依据第一选值输出第一选取可变时钟，其中所述n个可变时钟彼此频率皆相同且相位皆不同，其中n大于1；第二复用器，用来接收所述n个可变时钟，并依据第二选值输出第二选取可变时钟；第一触发器，用来输出所述第一选值，其中所述第一触发器依据所述分频时钟的上升沿使所述第一选值依据取模后选值进行数据切换；加法单元，用来对所述第一选值以及预设偏移量进行加法运算以产生预设偏移量累加值；取模单元，以n对所述预设偏移量累加值进行取模运算以产生所述取模后选值；第二触发器，用来输出所述第二选值，其中所述第二触发器依据所述分频时钟的下降沿使所述第二选值依据取模后选值进行数据切换；以及或门，用来依据所述第一选取可变时钟和所述第二选取可变时钟输出所述分频时钟；所述分频时钟的周期与所述可变时钟的周期的比例为（a+n）/n，其中a为所述预设偏移量。

本申请的一实施例公开了一种芯片，包括上述的锁相环或基于相位的分频器。

本申请的一实施例公开了一种电子装置，包括上述的芯片。

本申请的一实施例公开了一种时钟产生方法，用以依据参考时钟产生第一可变时钟与第二可变时钟，所述时钟产生方法包括：依据分频比、所述参考时钟以及所述第二可变时钟产生相位误差，其中所述第二可变时钟的频率和所述参考时钟的频率的比例为所述分频比；对所述相位误差进行滤波处理以产生频率控制信号；依据所述频率控制信号产生n个可变时钟，所述n个可变时钟彼此频率皆相同且相位皆不同，其中所述n个可变时钟的其中之一被作为所述第一可变时钟，其中n大于1；以及依据所述n个可变时钟以及预设偏移量产生所述第二可变时钟，其中所述第二可变时钟的周期与所述第一可变时钟的周期的比例为（a+n）/n，其中a为所述预设偏移量。

本申请在整个锁相环工作在整数分频的前提下实现小数分频的特性，因此可消除了小数杂散的影响。

附图说明

图1为本申请的锁相环的实施例的电路模块图。

图2为本申请的基于相位的分频器的实施例的电路模块图。

图3为本申请的基于相位的分频器的第一操作实施例的时序图

图4为本申请的基于相位的分频器的第二操作实施例的时序图

图5为本申请的锁相环以模拟电路实现的实施例的电路模块图。

图6为本申请的锁相环以数字电路实现的实施例的电路模块图。

具体实施方式

以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

再者，在此处使用空间上相对的词汇，譬如「之下」、「下方」、「低于」、「之上」、「上方」及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位（如，旋转90度或处于其他方位），而这些空间上相对的描述词汇就应该做相应的解释。

虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10%、5%、1%或0.5%之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比（例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者）均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随申请专利范围所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。

锁相环中的振荡器通常会采用环形振荡器，而环形振荡器可以产生多个相位的时钟，因此本申请在此基础上设计了基于多相位时钟的分频器，从而实现小数分频的特性，但是整个锁相环仍然工作在整数分频的模式，因此可消除了小数杂散的影响，还可以同时输出整数时钟和小数分频时钟供使用，其细节说明于后。

请参考图1，图1为本申请的锁相环100的实施例的电路模块图。锁相环100能够依据参考时钟CLK_R、分频比N和预设偏移量a来产生第一可变时钟CLK_VF和第二可变时钟CLK_V，使第二可变时钟CLK_V的频率和参考时钟CLK_R的频率的比例为分频比N，且第二可变时钟CLK_V的频率和第一可变时钟CLK_VF的频率的比例由预设偏移量a决定。其中参考时钟CLK_R可以是由锁相环100所在的晶片之外的晶体振荡器提供，或是由所述晶片中的其他电路提供；分频比N和预设偏移量a则是依据锁相环100所在的系统的应用来决定，并预先设置于所述晶片中。其中a、N为整数。

锁相环100包括相位误差产生器102、滤波器104、n级环形振荡器106及基于相位的分频器108。相位误差产生器102用以依据分频比N、参考时钟CLK_R以及第二可变时钟CLK_V产生相位误差ϕ_E。滤波器104用以对相位误差ϕ_E进行滤波处理以产生频率控制信号SC。n级环形振荡器106用以依据频率控制信号SC产生n个可变时钟CLK_V1~CLK_Vn，n个可变时钟CLK_V1~CLK_Vn彼此频率皆相同且相位皆不同，而n个可变时钟CLK_V1~CLK_Vn的其中之一被作为第一可变时钟CLK_VF，例如图1中使用可变时钟CLK_V1作为第一可变时钟CLK_VF。基于相位的分频器108用以依据n个可变时钟CLK_V1~CLK_Vn以及预设偏移量a产生第二可变时钟CLK_V，具体来说，第二可变时钟CLK_V的频率和第一可变时钟CLK_VF的频率的比例由预设偏移量a以及n级环形振荡器106的级数n决定，其中n为大于1的整数。

本申请并不对相位误差产生器102、滤波器104及n级环形振荡器106的实施方式作进一步的限定，在某些实施例中，相位误差产生器102、滤波器104及n级环形振荡器106可以由模拟电路的方式来实现，如图5所示；在某些实施例中，相位误差产生器102、滤波器104及n级环形振荡器106可以由数字电路的方式来实现，如图6所示。将说明于后。

请参考图2，图2为本申请的基于相位的分频器的实施例的电路模块图。基于相位的分频器108包括第一复用器202、第二复用器204、第一触发器206、第二触发器208、或门210、加法单元212及取模单元214。其中第一触发器206的数据输入端D用来接收取模单元214取模后选值SM，数据输出端Q用来输出第一选值S1；第二触发器208的数据输入端D用来接收取模后选值SM，数据输出端Q用来输出第二选值S2。应注意的是，图2中的第一触发器206仅为示意，实际上由于取模后选值SM的比特数通常大于1比特，因此需要多个第一触发器206以暂存接收到的取模后选值SM并输出为第一选值S1；相似地，图2中的第二触发器208仅为示意，实际上由于取模后选值SM的比特数通常大于1比特，因此需要多个第二触发器208以暂存接收到的取模后选值SM并输出为第一选值S2。

具体而言，第一触发器206依据第二可变时钟CLK_V的上升沿以及取模后选值SM来输出第一选值S1；第二触发器208依据第二可变时钟CLKV的下降沿以及取模后选值SM来输出使第二选值S2 。

加法单元212用来对第一选值S1以及预设偏移量a进行加法运算以产生预设偏移量累加值SA，预设偏移量累加值SA再经过取模单元214以n对预设偏移量累加值SA进行取模运算以产生取模后选值SM。例如当n级环形振荡器106为16级环形振荡器时，n为16，则当预设偏移量累加值SA为18时，经过取模单元214后会得到取模后选值SM为2。应注意的是，图2中加法单元212和取模单元214的作法仅为示意，实际上不限于此。例如在某些实施例中，n为2的整数次幂的情况，第一触发器206的溢出即实质等同于取模的作用，例如n为2的m次方时，使用m个第一触发器206即相当于同时结合了取模单元214。又或是可以使用定点运算（m比特）的加法单元212，同樣可以達到取模的作用，即相当于同时结合了取模单元214。

第一复用器202用来依据第一选值S1来将n个可变时钟CLK_V1~CLK_Vn的其中之一输出为第一选取可变时钟CLK_S1；第二复用器204用来依据第二选值S2来将n个可变时钟CLK_V1~CLK_Vn的其中之一输出为第二选取可变时钟CLK_S2。或门210用来对第一选取可变时钟CLK_S1和第二选取可变时钟CLK_S2进行“或”的逻辑运算以产生第二可变时钟CLK_V。且第二可变时钟CLK_V又输入至第一触发器206和第二触发器208。

假设n级环形振荡器106的时钟周期为T，即n个可变时钟CLK_V1~CLK_Vn的时钟周期皆为T，则n个可变时钟CLK_V1~CLK_Vn的相位以T/n的相位差等距错开，换句话说，n个可变时钟CLK_V1~CLK_Vn的相邻相位之间的时钟时间差为T/n。请同时参考图2和图3，图3为本申请的基于相位的分频器的第一操作实施例的时序图，图3的实施例中，预设偏移量a为1，且示意性地仅绘出了n个可变时钟CLK_V1~CLK_Vn的其中之二，即可变时钟CLK_V1和可变时钟CLK_V2。由于第一选值S1的数据切换时间是由第二可变时钟CLK_V上升沿决定；第二选值S2的数据切换时间是由第二可变时钟CLK_V下降沿决定，因此可以看到第一选值S1和第二选值S2都会以第二可变时钟CLK_V的频率累加1，但第二选值S2的切换时间落后第一选值S1的切换时间。

因此可以依据第一选值S1得知第一复用器202输出的第一选取可变时钟CLK_S1的时序状态，以及依据第二选值S2来得到第二复用器204输出的第二选取可变时钟CLK_S2的时序状态，再通过对第一选取可变时钟CLK_S1和第二选取可变时钟CLK_S2进行“或”的逻辑运算，便可得到图3中的第二可变时钟CLK_V。图3的实施例中，预设偏移量a大于0（图3的实施例中预设偏移量a为1），可以发现第二可变时钟CLK_V的时钟周期大于可变时钟CLK_V1和可变时钟CLK_V2的时钟周期。也就是说，第二可变时钟CLK_V的频率低于可变时钟CLK_V1和可变时钟CLK_V2的时钟周期，又因为第一可变时钟CLK_VF为n个可变时钟CLK_V1~CLK_Vn的其中之一，因此第二可变时钟CLK_V的频率低于第一可变时钟CLK_VF的时钟周期。

如图3所示，第二可变时钟CLK_V的时钟周期和可变时钟CLK_V1（或可变时钟CLK_V2）的时钟周期的差距为可变时钟CLK_V1和可变时钟CLK_V2的相位差，即a*T/n（图3的实施例中预设偏移量a为1），因此，第二可变时钟CLK_V的时钟周期和第一可变时钟CLK_VF的时钟周期的比例为（T+a*T/n）/T，即（a+n）/n，也就是说，第二可变时钟CLK_V的频率和第一可变时钟CLK_VF的频率的比例为n/（a+n）。

此外，由图3还可以看到，若要能够依照图2的逻辑来产生图3及图4的效果，由于n个可变时钟CLK_V1~CLK_Vn的上升沿及下降沿都会被使用到，因此，n个可变时钟CLK_V1~CLK_Vn的占空比需为50%，否则会造成第二可变时钟CLK_V的抖动（jitter），换句话说，n个可变时钟CLK_V1~CLK_Vn的占空比越接近50%，第二可变时钟CLK_V的抖动越小。若n个可变时钟CLK_V1~CLK_Vn的占空比皆为50%，但当预设偏移量a大于0时，第二可变时钟CLK_V的占空比不为50%，而是在第二可变时钟CLK_V的一个时钟周期中，高电平的时间长度大于低电平的时间长度。具体来说，第二可变时钟CLK_V的一个时钟周期中的低电平的时间长度等于n个可变时钟CLK_V1~CLK_Vn中任一个的时钟周期中的低电平的时间长度，而第二可变时钟CLK_V的一个时钟周期中的高电平的时间长度等于n个可变时钟CLK_V1~CLK_Vn中任一个的时钟周期中的高电平的时间长度加上a*T/n。

举例来说，若在音频系统中同时需要128MHz和122.8MHz两个分频输出，那么可以将n/（a+n）设为128/122.8，由于128/122.8近似25/24，因此在设计时，将n级环形振荡器106的级数n设计为24，频率设计为128MHz，以及将预设偏移量a设为-1，则可以得到第一可变时钟CLK_VF的频率为122.8MHz以及第二可变时钟CLK_V的频率为128MHz。举例来说，参考频率为2MHz，因此分频比N为整数64即可同时产生128MHz和122.8MHz两个频率，由于不需特别为了产生122.8MHz的频率而使用复杂的小数分频，整体锁相环100实际上是工作在整数分频的模式，因此可消除了小数杂散的影响。

应注意的是，n级环形振荡器106的n个可变时钟CLK_V1~CLK_Vn的相位以T/n的相位差等距错开为理想状况，实际上n级环形振荡器106的n个可变时钟CLK_V1~CLK_Vn的相位可能并非完美的等距错开，造成第二可变时钟CLK_V的抖动，换句话说，n级环形振荡器106的n个可变时钟CLK_V1~CLK_Vn之间的相位差越接近等距错开，第二可变时钟CLK_V的抖动越小。

请同时参考图2和图4，图4为本申请的基于相位的分频器的第二操作实施例的时序图，图4的实施例中，预设偏移量a为-1，且示意性地仅绘出了n个可变时钟CLK_V1~CLK_Vn的其中之二，即可变时钟CLK_V4和可变时钟CLK_V5。可以发现在预设偏移量a小于0的情况下，第二可变时钟CLK_V的时钟周期小于可变时钟CLK_V4和可变时钟CLK_V5的时钟周期。也就是说，第二可变时钟CLK_V的频率高于可变时钟CLK_V4和可变时钟CLK_V5的时钟周期，即第二可变时钟CLK_V的频率高于第一可变时钟CLK_VF的时钟周期。

如图4所示，第二可变时钟CLK_V的时钟周期和可变时钟CLK_V4（或可变时钟CLK_V5）的时钟周期的差距为可变时钟CLK_V4和可变时钟CLK_V5的相位差，即a*T/n，因此，第二可变时钟CLK_V的时钟周期和第一可变时钟CLK_VF的时钟周期的比例为（T+a*T/n）/T，即（a+n）/n，也就是说，第二可变时钟CLK_V的频率和第一可变时钟CLK_VF的频率的比例为n/（a+n），由于图4的实施例中预设偏移量a为-1，因此实际上第二可变时钟CLK_V的频率和第一可变时钟CLK_VF的频率的比例为n/（n-1）。

此外，由图4还可以看到，若n个可变时钟CLK_V1~CLK_Vn的占空比皆为50%，但当预设偏移量a小于0时，第二可变时钟CLK_V的占空比不为50%，而是在第二可变时钟CLK_V的一个时钟周期中，高电平的时间长度大于低电平的时间长度。具体来说，第二可变时钟CLK_V的一个时钟周期中的低电平的时间长度等于n个可变时钟CLK_V1~CLK_Vn中任一个的时钟周期中的低电平的时间长度加上a*T/n，由于图4的实施例中预设偏移量a为-1，因此,实际上第二可变时钟CLK_V的一个时钟周期中的低电平的时间长度较n个可变时钟CLK_V1~CLK_Vn中任一个的时钟周期中的低电平的时间长度短T/n。而第二可变时钟CLK_V的一个时钟周期中的高电平的时间长度等于n个可变时钟CLK_V1~CLK_Vn中任一个的时钟周期中的高电平的时间长度。

因此，当预设偏移量a等于0时，第二可变时钟CLK_V的频率等于n个可变时钟CLK_V1~CLK_Vn的频率，即等于第一可变时钟CLK_VF的频率，且第二可变时钟CLK_V的占空比为50%。

如前所述，本申请的基于相位的分频器108可搭配应用于模拟锁相环和数字锁相环中。图5为本申请的锁相环以模拟电路实现的实施例的电路模块图。锁相环500中的相位误差产生器102、滤波器104及n级环形振荡器106由模拟电路的方式来实现。例如滤波器104可以为一阶以上以模拟电路实现的低通滤波器；n级环形振荡器106可以为以模拟电路实现的环形振荡器。相位误差产生器102包括分频单元502，用来依据分频比N对第二可变时钟CLK_V进行分频以产生分频后第二可变时钟CLK_VD，鉴相器504用来依据参考时钟CLK_R以及分频后第二可变时钟CLK_VD产生相位误差信息，并转换成电压信号输出相位误差ϕ_E。由于以模拟方式实现相位误差产生器102、滤波器104及n级环形振荡器106的方式很多，本申请中便不一一赘述。

图6为本申请的锁相环以模拟电路实现的实施例的电路模块图。锁相环600中的相位误差产生器102、滤波器104及n级环形振荡器106由数字电路的方式来实现。例如滤波器104可以为一阶以上以数字电路实现的低通滤波器；n级环形振荡器106可以为以数字电路实现的环形振荡器。相位误差产生器102包括参考相位累加器602、可变相位累加器604以及鉴相器606。参考相位累加器602用来依据参考时钟CLK_R累加分频比N以产生参考相位ϕ_R，参考相位ϕ_R代表参考时钟CLK_R的相位信息。可变相位累加器604用来依据可变时钟CLK_V累加1以产生可变相位ϕ_V，可变相位ϕ_V代表可变时钟CLK_V的相位信息。鉴相器606用以依据参考相位ϕ_R以及可变相位ϕ_V产生相位误差ϕ_E。由于以数字方式实现相位误差产生器102、滤波器104及n级环形振荡器106的方式很多，本申请中便不一一赘述。

本申请还提供了一种芯片，其包括基于相位的分频器108或锁相环100/500/600，且所述芯片可以设置于电子装置中，例如所述电子装置可为例如智能型手机、个人数字助理、手持式计算机系统或平板计算机等任何电子装置。

上文的叙述简要地提出了本申请某些实施例之特征，而使得本申请所属技术领域具有通常知识者能够更全面地理解本揭示内容的多种态样。本申请所属技术领域具有通常知识者当可明了，其可轻易地利用本揭示内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述之实施方式相同的目的和/或达到相同的优点。本申请所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本揭示内容之精神与范围，且其可进行各种变更、替代与更动，而不会悖离本揭示内容之精神与范围。

Claims (19)

1.一种锁相环，其特征在于，用以依据参考时钟产生第一可变时钟与第二可变时钟，所述锁相环包括：

相位误差产生器，用以依据分频比、所述参考时钟以及所述第二可变时钟产生相位误差，其中所述第二可变时钟的频率和所述参考时钟的频率的比例为所述分频比；

滤波器，用以对所述相位误差进行滤波处理以产生频率控制信号；

n级环形振荡器，用以依据所述频率控制信号产生n个可变时钟，所述n个可变时钟彼此频率皆相同且相位皆不同，其中所述n个可变时钟的其中之一被作为所述第一可变时钟，其中n为大于1的整数；以及

基于相位的分频器，用以依据所述n个可变时钟以及预设偏移量产生所述第二可变时钟；

所述第二可变时钟的周期与所述第一可变时钟的周期的比例为(a+n)/n，其中a为所述预设偏移量，其中a及所述分频比为整数。

2.如权利要求1所述的锁相环，其特征在于，所述基于相位的分频器包括：

第一触发器，用来输出第一选值，其中所述第一触发器依据所述第二可变时钟的上升沿以及取模后选值来产生所述第一选值；

加法单元，用来对所述第一选值以及所述预设偏移量进行加法运算以产生预设偏移量累加值；

取模单元，以n对所述预设偏移量累加值进行取模运算以产生所述取模后选值；

第二触发器，用来输出第二选值，其中所述第二触发器依据所述第二可变时钟的下降沿以及取模后选值来产生所述第二选值；

第一复用器，用来依据所述第一选值将所述n个可变时钟的其中之一输出为第一选取可变时钟；

第二复用器，用来依据所述第二选值将所述n个可变时钟的其中之一输出为第二选取可变时钟；以及

或门，用来依据所述第一选取可变时钟和所述第二选取可变时钟进行或处理以输出所述第二可变时钟。

3.如权利要求1所述的锁相环，其特征在于，所述相位误差产生器包括：

分频单元，用来依据所述分频比对所述第二可变时钟进行分频以产生分频后第二可变时钟；以及

鉴相器，用以依据所述参考时钟以及所述分频后第二可变时钟产生所述相位误差。

4.如权利要求1所述的锁相环，其特征在于，所述相位误差产生器包括：

参考相位累加器，用来依据所述参考时钟累加所述分频比以产生参考相位，所述参考相位代表所述参考时钟的相位信息；

可变相位累加器，用来依据所述第二可变时钟累加1以产生可变相位，所述可变相位代表所述第二可变时钟的相位信息；以及

鉴相器，用以依据所述参考相位以及所述可变相位产生所述相位误差。

5.如权利要求1所述的锁相环，其特征在于，所述n个可变时钟的时钟周期为T，且所述n个可变时钟的相位以T/n的相位差等距错开。

6.如权利要求5所述的锁相环，其特征在于，当所述预设偏移量大于0时，所述第二可变时钟的频率高于所述第一可变时钟的频率；当所述预设偏移量小于0时，所述第二可变时钟的频率低于所述第一可变时钟的频率。

7.如权利要求5所述的锁相环，其特征在于，当所述n个可变时钟的占空比皆为50％时，所述第二可变时钟的占空比不为50％。

8.如权利要求5所述的锁相环，其特征在于，当所述n个可变时钟的占空比皆为50％时，所述第二可变时钟的时钟周期中，高电平和低电平的时间长度差为a*(T/n)。

9.如权利要求5所述的锁相环，其特征在于，当所述n个可变时钟的占空比皆为50％且所述预设偏移量大于0时，所述第二可变时钟的时钟周期中的低电平的时间长度等于所述n个可变时钟中任一个的时钟周期中的低电平的时间长度；当所述n个可变时钟的占空比皆为50％且所述预设偏移量小于0时，所述第二可变时钟的时钟周期中的高电平的时间长度等于所述n个可变时钟中任一个的时钟周期中的高电平的时间长度。

10.一种基于相位的分频器，其特征在于，用来依据n个可变时钟产生分频时钟，所述基于相位的分频器包括：

第一复用器，用来接收所述n个可变时钟，并依据第一选值输出第一选取可变时钟，其中所述n个可变时钟彼此频率皆相同且相位皆不同，其中n大于1；

第二复用器，用来接收所述n个可变时钟，并依据第二选值输出第二选取可变时钟；

第一触发器，用来输出所述第一选值，其中所述第一触发器依据所述分频时钟的上升沿使所述第一选值依据取模后选值进行数据切换；

加法单元，用来对所述第一选值以及预设偏移量进行加法运算以产生预设偏移量累加值；

取模单元，以n对所述预设偏移量累加值进行取模运算以产生所述取模后选值；

第二触发器，用来输出所述第二选值，其中所述第二触发器依据所述分频时钟的下降沿使所述第二选值依据取模后选值进行数据切换；以及

或门，用来依据所述第一选取可变时钟和所述第二选取可变时钟输出所述分频时钟；

所述分频时钟的周期与所述可变时钟的周期的比例为(a+n)/n，其中a为所述预设偏移量。

11.如权利要求10所述的基于相位的分频器，其特征在于，所述n个可变时钟的时钟周期为T，且所述n个可变时钟的相位以T/n的相位差等距错开。

12.一种芯片，其特征在于，包括：

如权利要求1至9中任一项所述的锁相环或权利要求10至11中任一项所述的基于相位的分频器。

13.一种电子装置，其特征在于，包括：

如权利要求12所述的芯片。

14.一种时钟产生方法，其特征在于，用以依据参考时钟产生第一可变时钟与第二可变时钟，所述时钟产生方法包括：

依据分频比、所述参考时钟以及所述第二可变时钟产生相位误差，其中所述第二可变时钟的频率和所述参考时钟的频率的比例为所述分频比；

对所述相位误差进行滤波处理以产生频率控制信号；

依据所述频率控制信号产生n个可变时钟，所述n个可变时钟彼此频率皆相同且相位皆不同，其中所述n个可变时钟的其中之一被作为所述第一可变时钟，其中n大于1；以及

依据所述n个可变时钟以及预设偏移量产生所述第二可变时钟，其中所述第二可变时钟的周期与所述第一可变时钟的周期的比例为(a+n)/n，其中a为所述预设偏移量，其中a及所述分频比为整数。

15.如权利要求14所述的时钟产生方法，其特征在于，所述n个可变时钟的时钟周期为T，且所述n个可变时钟的相位以T/n的相位差等距错开。

16.如权利要求15所述的时钟产生方法，其特征在于，当所述预设偏移量大于0时，所述第二可变时钟的频率高于所述第一可变时钟的频率；当所述预设偏移量小于0时，所述第二可变时钟的频率低于所述第一可变时钟的频率。

17.如权利要求15所述的时钟产生方法，其特征在于，当所述n个可变时钟的占空比皆为50％且所述预设偏移量不等于0时，所述第二可变时钟的占空比不为50％。

18.如权利要求15所述的时钟产生方法，其特征在于，当所述n个可变时钟的占空比皆为50％且所述预设偏移量不等于0时，所述第二可变时钟的时钟周期中，高电平和低电平的时间长度差为a*(T/n)。

19.如权利要求15所述的时钟产生方法，其特征在于，当所述n个可变时钟的占空比皆为50％且所述预设偏移量大于0时，所述第二可变时钟的时钟周期中的低电平的时间长度等于所述n个可变时钟中任一个的时钟周期中的低电平的时间长度；当所述n个可变时钟的占空比皆为50％且所述预设偏移量小于0时，所述第二可变时钟的时钟周期中的高电平的时间长度等于所述n个可变时钟中任一个的时钟周期中的高电平的时间长度。

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