CN111384929A - 多相振荡器电路 - Google Patents

Abstract

本发明的实施例涉及一种多相振荡器电路。在所描述实例中，一种环形振荡器(110)包含第一环中的一系列N个级。每个级包含相应输出端(112，114，116)，所述输出端耦接到所述第一环中的所述级中的下一个级的相应输入端。N是至少为三的正奇整数。第二环中的一系列N个电平移位器(L1，L2，LN)分别连接到所述N个级。每个电平移位器(L1，L2，LN)从与其连接的级的相应输出端(L1，L2，LN)接收相应时钟输出并且响应于所述时钟输出而生成相应的经过升压的时钟输出(130)。所述经过升压的时钟输出(130)被耦接以控制所述第二环中的所述电平移位器中的下一个电平移位器的阻抗状态。

Description

多相振荡器电路

技术领域

本发明总体上涉及电路，并且更具体地涉及一种多相振荡器电路。

背景技术

功率占空比低的系统通常采用在短时间段内达到目标输出频率的振荡器，其中这些系统中的数据传输取决于快速时钟恢复。在数字数据的串行通信中，时钟恢复是从串行数据流中提取定时信息以允许接收电路解码数据流中的所传输符号的过程。通过修改所传输数据，可以加快从数据流中进行的时钟恢复。如果串行通信信道未将时钟信号与数据流一起传输，则必须使用来自数据流的定时信息在接收器处再生时钟。时钟恢复是通过导线、光纤或无线电进行通信的系统的一个常见组成部分。

发明内容

在所描述的实例中，一种环形振荡器包含第一环中的一系列N个级。每个级包含相应输出端，所述输出端耦接到所述第一环中的所述级中的下一个级的相应输入端。N是至少为三的正奇整数。第二环中的一系列N个电平移位器分别连接到所述N个级。每个电平移位器从与其连接的级的相应输出端接收相应时钟输出并且响应于所述时钟输出而生成相应的经过升压的时钟输出。所述经过升压的时钟输出被耦接以控制所述第二环中的所述电平移位器中的下一个电平移位器的阻抗状态。

在另一个所描述的实例中，一种电路包含环形振荡器，所述环形振荡器包含一系列级。第一电平移位器被耦接以接收所述级之一的输出。所述第一电平移位器包含具有相应的第一栅极、第二栅极和第三栅极的第一晶体管、第二晶体管和第三晶体管。所述第一晶体管耦接在电压参考与所述第二晶体管之间。所述第二晶体管耦接在所述第一晶体管与所述第三晶体管之间。所述第三晶体管耦接在所述第二晶体管与电压供给之间。在所述第一栅极处，所述第一电平移位器被耦接以接收所述输出。在所述第二晶体管与所述第三晶体管之间的节点处，所述第一电平移位器被耦接以响应于接收到的输出而生成经过升压的输出。所述第二栅极和所述第三栅极被耦接以从第二电平移位器接收经过升压的输出以控制所述第一电平移位器的阻抗状态。

在又另一个所描述的实例中，一种方法包含由环形振荡器中的一系列N个级生成相应时钟信号，其中N是至少为三的正奇整数。响应于所述时钟信号，所述方法包含由一系列N个以环的形式连接的电平移位器生成相应的经过升压的时钟信号。响应于每个电平移位器的相应的经过升压的时钟信号，所述方法包含控制所述环中的所述电平移位器中的下一个电平移位器的阻抗状态。

附图说明

图1是多级环形振荡器生成通过多个电平移位器升压的时钟信号的电路的示例框图。

图2展示了环形振荡器和用于升压由环形振荡器生成的时钟信号的电压电平的电平移位电路的实例。

图3是图2的电路中描绘的信号的定时图。

图4展示了电平移位器电路的实例，所述电平移位器电路从另一个电平移位器电路接收控制信号以控制所述电平移位器电路的开关和阻抗状态。

图5展示了环形振荡器和接收使能信号以控制振荡器启动的电平移位器电路的示例实施方案。

图6是图5中描绘的环形振荡器和电平移位器的定时图。

图7展示了用于生成经过电平移位的多相振荡器信号的示例方法。

图8展示了用于对环形振荡器电路的时钟信号进行滤波并且实现振荡器的启动频率准确性的示例时钟滤波电路。

具体实施方式

示例实施例涉及提供通过多个电平移位器升压的时钟信号的多相振荡器电路。所述电路包含环形振荡器，在一个实例中，所述环形振荡器包含至少三个级。但是，可以采用数量大于或等于三的任何奇数个级(例如，5、7、9等)。环形振荡器级中的每个环形振荡器级包含振荡器输出端，所述振荡器输出端提供相应时钟信号，所述时钟信号耦接到环形振荡器的另一个级的输入端。可以在较低电压电平下保持对环形振荡器级的严格且准确的频率控制，其中提供电压电平移位器以将来自环形振荡器级的相应时钟信号的较低电压电平升压为较高电压电平，所述较高电压电平随后可以由下游电路(如时钟恢复串行数据系统)使用。而且，本文所述的所生成的且经过升压的时钟信号可用于电子熔断器、负载开关、电源多路复用器、线性调节器、开关调节器等。

例如，每个电平移位器可配置成将来自相应级的相应振荡器输出端的时钟信号的电压电平升压，其中对相应振荡器级进行供电的输入电压电平(例如，环形振荡器电源轨)小于对电平移位器进行供电的电压电平(例如，电平移位器电源轨)。可以采用电流控制来控制环形振荡器级的频率。在一些实例中，可以降低系统的功耗，因为每个电平移位器级(当升压相应时钟信号时)可以将另一个电平移位器级置于高阻抗状态以在系统中节省电力。

通过经由相应环形振荡器级提供至少三个时钟相位，可以以给定振荡器频率执行三次或三次以上的过采样。作为另外一个实例，本文所述的振荡器包含具有以类似方式配置的振荡器级(例如，反相器、NOR门或NAND门)的电流饥饿型(current-starved)多级环形振荡器。时钟信号的频率可以通过向相应级供应的可控偏置电流设置。例如，使用NOR门或NAND门允许对环形振荡器进行高效的禁用/启用控制，所述禁用/启用控制可以是用于断开偏置电流的同一信号。为了实现环形振荡器的快速启动时间，在通过相关联的开关电路断开振荡器时，可以保持振荡器的电源的操作电压(例如，通过备用电源电路)。

在本说明书中，术语“电路”可以包含如模拟电路或控制电路等执行电子电路功能的有源和/或无源元件的集合。另外地或可替代地，例如，术语“电路”可以包含电路元件中的全部或一些电路元件制造于共同衬底(例如，半导体衬底，如管芯或芯片)上的集成电路(IC)。

图1展示了多级环形振荡器110生成通过多个电平移位器升压的时钟信号的电路100的实例。环形振荡器110包含至少三个级，所述级被示出为级1、级2、一直到N(奇数)个级，其中N是正奇整数。在本说明书中，术语“环形振荡器”是指以一系列连续级的形式串联连接(例如，以链式环的形式串联连接)的反相元件(如逻辑反相器、NAND门、NOR门等)的集合，在所述集合中，来自一个振荡器级的输出驱动下一个振荡器级，并且最后一个级的输出反馈到第一级。如本文所述，环形振荡器110具有数量至少为三的奇数个级。所述级中的每个级包含振荡器输出端，所述振荡器输出端被耦接以提供相应时钟信号112、114和116，所述时钟信号耦接到环形振荡器110的另一个级。电路100包含具有至少三个电平移位器(输出的每个相位一个电平移位器)的输出级，所述电平移位器被示出为电平移位器L1到LN。

在本说明书中，术语“电平移位器”是指进行以下的电路：接收根据一个供电电压(例如，电压电源轨或域)生成的信号(例如，时钟信号)；并且将信号升压为较高电压电平以实现与另一个供电电压(例如，另一个电压电源轨或域)的一致性。在此实例中，每个电平移位器L1到LN被配置成：升压时钟信号112-116中的相应一个时钟信号(来自级1到N的相应振荡器输出端)的电压电平；并且输出经过升压的时钟输出信号130中的相应一个经过升压的时钟输出信号。每个电平移位器的相应的经过升压的时钟输出信号130被耦接以控制其它电平移位器中的相应一个电平移位器的开关状态(例如，使其它电平移位器中的相应一个电平移位器在高阻抗状态与正常操作状态之间切换)。

环形振荡器110的每个级被耦接以接收输入供电电压VDD IN，并且每个电平移位器被耦接以接收输出供电电压VDD OUT。输入电压VDD IN小于输出电压VDD OUT，因此电平移位器L1到LN被配置成将相应时钟信号112-116的电压电平(其与VDD IN兼容)升压为经过升压的时钟输出信号130的电压电平(其与VDD OUT兼容)。

在一些实例中，可控恒定电流源140生成输出电流，所述输出电流供应到级1到N中的每个级。时钟信号112-116具有可响应于所述输出电流的电平而调整的频率。例如，通过将电流源140设置为生成较低输出电流，时钟信号112-116中的每个时钟信号的对应频率低于通过将电流源140设置为生成较高输出电流将出现的频率。

环形振荡器级1到N可以通过反相器、NAND门和/或NOR门实施以生成时钟信号112-116。可以耦接控制输入(如图5的使能信号534)以控制级1到N中的至少一个级启用或禁用环形振荡器110电路，持续特定数量的时钟脉冲。在另一个实例中，为了实现环形振荡器110的期望启动频率，可以以起始振荡器序列的形式对时钟信号112-116的一或多个脉冲进行滤波(例如，通过衰减或不生成一或多个前导时钟脉冲)。

在一些实例中，可以将预偏置电路(例如，电容器和二极管网络或采样和保持网络，如图5的二极管电容器网络560)耦接到VDD IN以便为环形振荡器110的启动做准备。例如，在环形振荡器被控制为断开时，预偏置电路使VDD IN保持处于或高于特定电压阈值电平。

而且，如本文所述，电平移位器L1到LN可以被实施为高阻抗(高Z)电平移位器，其中每个电平移位器的相应的经过升压的时钟输出信号被耦接以控制其它电平移位器中的相应一个电平移位器中的开关状态(例如，将其它电平移位器中的相应一个电平移位器置于高阻抗状态)从而在电路100中节省电力。例如，电平移位器L1到LN中的至少一个电平移位器在每个时钟周期期间在其高Z状态下操作。在一个实例中，电路100和/或下文展示和描述的其它电路可以以集成电路的形式实施在衬底上。在其它实例中，电路100的一或多个部分可以被实施为与共同衬底分离。

图2展示了用于将时钟信号的电压电平升压的电路200(其是图1的电路100的实例)，所述时钟信号由电路200的环形振荡器210生成。如上所述，环形振荡器210具有数量至少为三的奇数个级。在图2的实例中，环形振荡器210包含用于分别生成三个环形振荡器输出信号A1、A2和A3的反相器I1、I2和I3。反相器I1、I2和I3从VDD IN接收输入供电电压。信号A1、A2和A3分别驱动电平移位器L1、L2和L3，所述电平移位器分别生成经过电平移位的输出信号B1、B2和B3，所述输出信号进而分别驱动输出驱动器D1、D2和D3。电平移位器L1、L2和L3从VDD OUT接收输入供电电压，所述输入供电电压的电压电平高于VDD IN的电压电平。在此实例中，输出驱动器D1、D2和D3被展出为反相输出驱动器。在其它实例中，输出驱动器D1、D2和D3可以被实施为非反相输出驱动器。输出驱动器D1、D2和D3分别生成三相时钟输出PHI1、PHI2和PHI3。电路200包含电流源220，所述电流源被配置成提供电流以预偏置环形振荡器210。并且，电路200使用至少三个相位进行下游电路的过采样和时钟恢复。如图所示，VDDIN供应到环形振荡器210的反相器I1、I2和I3，在一些实例中，所述反相器还可以如图5所示那样周期性地切换。如果VDD IN断开，则电容器C1保持输入电压VDD IN，持续短时间间隔。电容器C1还减少所生成时钟信号的抖动。

电平移位器L1到L3具有高阻抗控制以在系统中节省电力，其中来自一个电平移位器的输出控制另一个电平移位器的阻抗状态。如图2所示，电平移位器L1到L3以链式环的形式连接，其中：(a)来自电平移位器L3的输出信号B3(230)被连接以控制L1的阻抗状态，并且在输出信号B3具有低电压状态的情况下将输出信号B1上拉到高电压电源轨；(b)来自电平移位器L1的输出信号B1(234)被连接以控制L2的阻抗状态，并且在输出信号B1具有低电压状态的情况下将输出信号B2上拉到高电压电源轨；并且(c)来自电平移位器L2的输出信号B2(236)被连接以控制L3的阻抗状态，并且在输出信号B2具有低电压状态的情况下将输出信号B3上拉到高电压电源轨。

通过使用环形振荡器210的三个或三个以上相位和受电流控制的频率，可以克服以前电路的各种不足。例如，电路200不需要时钟频率微调(如通过在制造期间使用微调电阻)和时钟恢复训练序列。并且，因为生成多个时钟相位并且所述多个时钟相位通过多个电平移位器(而不是以前系统的单个电平移位器)进行移位，因此可以使用较低时钟频率(相比数据频率)，这在电路200中进一步节省电力。

图3是图2的电路200中的信号的定时图300。时钟信号A1、A2和A3由环形振荡器210生成并输出。A1上的上升沿触发由图2的电平移位器L1输出的B1上的下降沿。B1的下降沿触发由图2的电平移位器L2输出的B2的上升沿。在此时段期间，响应于B2为高，同时A3为低，来自图2的电平移位器L3的输出B3保持处于其高阻抗状态，如通过图3中虚线所示。A3的上升沿触发B3的下降沿，所述下降沿进而触发B1的上升沿，由此将B2置于高阻抗状态。A2的上升沿触发B2的下降沿，所述下降沿进而将B1置于高阻抗状态。然后，所述循环在正常操作期间随着时间的推移重复。如图3所示，当输出时钟信号PHI1、PHI2和PHI3中的任何一个输出时钟信号为高时，电平移位器中的相应一个电平移位器在其高阻抗状态下操作，如通过B1、B2和B3中的每一个的虚线所示。输出PHI1(上文关于图2所述)是B1的反相版本(PHI1＝！B1)。输出PHI2是B2的反相版本(PHI2＝！B2)，并且输出PHI3是B3的反相版本(PHI3＝！B3)。为了向下游电路(未示出)提供期望的三相时钟定时序列(其中序列的一个信号在序列的下一个随后信号之前生成)，输出PHI1提供期望序列的第一上升时钟沿。如图所示，下一个上升时钟沿由输出PHI3提供，所述输出提供期望序列的下一个上升沿，并且时钟定时序列的下一个上升沿由输出PHI2提供。

图4展示了电平移位器电路400的实例，所述电平移位器电路是上文关于图1所述的电平移位器L1到LN和关于图2所述的电平移位器L1到L3中具有代表性的一个电平移位器。为了便于解释，在以下实例中，电平移位器电路400被描述为电平移位器L1，使得振荡器110(图1)或210(图2)的级1(图1)或I1(图2)分别向输入410提供时钟信号A1。并且，在此实例中，输入420被耦接以从另一个电平移位器(例如，图2的L3)接收信号B3以控制电平移位器L1的开关和阻抗状态。电平移位器电路400包含第一晶体管装置M1(n沟道场效应晶体管)，所述第一晶体管装置连接在电压参考(VSS)与节点414之间。M1包含输入410(M1的栅极)，所述输入被耦接以接收时钟信号A1，并且M1响应于时钟信号A1而在节点414处提供其输出。第二晶体管装置M2(n沟道场效应晶体管)连接在节点414与424之间。第三晶体管装置M3(p沟道场效应晶体管)连接在电压供给(VDD OUT)与节点424之间。M2和M3在节点424处耦接以提供电平移位器L1的输出B1。输出420(M2的栅极和M3的栅极)耦接到电平移位器L3(图2)的输出B3。

返回参考图2，对于电平移位器L1：(a)响应于A1和B3处的高电压(即，接近VDDOUT)而激活B1的下拉状态(例如，下拉到VSS)；并且(b)响应于B3的低电压(例如，等于或接近VSS)而激活B1的上拉状态(例如，上拉到VDD OUT)。类似地，对于电平移位器L2(图2)：(a)响应于A2和B1处的高电压而激活B2的下拉状态；并且(b)响应于B1的低电压而激活B2的上拉状态。同样，对于电平移位器L3(图2)：(a)响应于A3和B2两者处的高电压而激活B3的下拉状态；并且(b)响应于B2的低电压而激活B3的上拉状态。

图5展示了示例电路500(例如，对应于图1的电路100)。电路500包含环形振荡器510和电平移位器电路520，所述电平移位器电路包含电平移位器L1、L2和L3，所述电平移位器从VDD OUT接收其输入电压。与上文的图2类似，电平移位器L1、L2和L3的输出B1、B2和B3可以分别馈送到驱动器D4、D5和D6以提供相应的时钟输出信号PHI1、PHI2和PHI3。电路500还包含控制器524(例如，控制电路)，所述控制器被配置成操作使能信号534并且控制振荡器启动(例如，在上电时)。在此实例中，环形振荡器510通过NOR门实施。在其它实例中，环形振荡器510通过其它反相逻辑电路系统实施，如反相器或NAND门的布置。当第一开关530响应于来自控制器524的使能信号534而闭合时，开关530通过切换来自电流源540的电力将电力控制到环形振荡器510。在实例中，响应于使能信号534的断言(例如，使能信号变为低)，环形振荡器510在“接通”状态下操作。在接通状态下，开关530闭合以将来自电流源540的电流供应到环形振荡器510的级。

在环形振荡器510的正常操作模式下，控制器524提供使能信号534以使开关530和第二开关550闭合。当闭合时，通过闭合开关530和550拉出的电流对二极管电容器网络560中的电容器C13和C14进行充电以向环形振荡器510提供VDD IN。当开关530闭合时，电流源540向环形振荡器510和同样提供VDD IN的二极管电容器网络560中的每一个供应电流。电流源570是用于在开关530和550断开(例如，断开的开关)的长时间段期间提供备用电流的备用电流源。二极管电容器网络560包含二极管562和564以将VDD IN的电压钳位到期望操作电压。例如，当开关530和550断开延长时段时，电流源570将VDD IN充电到通过二极管562和564设置的电压电平。虽然在图5的实例中示出了两个二极管时，但是在其它实例中可以使用不同数量的二极管或其它钳位电路系统。

作为另外一个实例，二极管电容器网络560支持环形振荡器510的两种操作模式，所述操作模式被称为模式1和模式2。在一些实例中，电路500可以被配置成支持两种操作模式，并且在其它实例中，所述电路可以被配置成仅支持所述操作模式之一。模式1是指以下情况下的环形振荡器510操作：开关530和550闭合的持续时间大于断开的持续时间，从而提供具有间歇性的短暂的断开时间段(例如，其中开关断开)的较长的环形振荡器接通时间段(例如，其中开关闭合)。在模式1被确定为环形振荡器510的唯一或主要操作模式的实例中，则可以从电路500中省略电容器C14和二极管562和564以及电流源570。模式2是指以下情况下的环形振荡器510操作：开关530和550断开，持续长时间段，随后是较短的闭合时间段。在模式2下，电流源570通过对电容器C14进行充电维持VDD IN。如上所述，二极管562和564可以将VDD IN钳位到预定电平，并且防止VDD IN的值在开关530和550断开的时段期间对C14进行充电时上升太高。在模式2被确定为唯一或主要操作模式的实例中，则可以从电路500中省略电容器C13和开关550。一些应用可以支持模式1和模式2两者。

图6是图5的电路500的定时图600。如图6所示，在此实例中，在使能信号(通过图5的使能信号534的断言)变为低之后，信号A1到A3和B1到B3开始转变。如果使能信号(通过使能信号534的断言)与PHI3的上升沿同步，则用于使用使能信号534对B2进行门控的额外逻辑条件得到简化。因此，在同步条件期间，B1上拉条件是B3的反相版本(！B3)，如上所述。在实例中，当使能信号(使能信号534)与PHI3的上升沿不同步时，则B1上拉条件是：(a)B3的反相版本(！B3)；或(b)与使能信号534进行“AND运算”的B2的反相版本(！B2&使能)。B2和B3的其它上拉和下拉条件与上文关于图4描述的条件相同。在另一个实例中，可以对PHI1、PHI2和/或PHI3的特定数量的时钟脉冲沿进行滤波(例如，将其移除)，如620、630和/或640处所示，以确保在向下游电路施加经过电平移位的时钟之前，环形振荡器510以期望频率操作。

图7展示了用于生成经过电平移位的多相振荡器信号的示例方法700。为了简单起见，方法被示出和描述为连续执行，但是所述方法不受所示顺序的限制，因为所述方法的部分可以以不同顺序和/或同时发生。在710处，方法700由环形振荡器(例如，环形振荡器110、210和510)中的一系列N个级生成相应时钟信号，其中N是至少为三的正奇整数。在720处，响应于时钟信号，方法700由一系列N个以环的形式连接的电平移位器(例如，电平移位器L1、L2、L3)生成相应的经过升压的时钟信号。在730处，响应于来自每个电平移位器的相应的经过升压的时钟信号，方法700控制所述环中的电平移位器中的下一个电平移位器的阻抗状态。尽管图7中未示出，但是方法700还可以向环形振荡器的级供应电流，并且根据所供应电流调整每个级的环形振荡器输出频率。

图8展示了用于对图1、2和5中示出的环形振荡器电路的时钟信号进行滤波的示例滤波电路800，其中电路800被配置成实现环形振荡器电路的启动频率准确性。NAND门G1、NOR门G2和NAND门G3在每个门的节点A处接收未经滤波的时钟信号PHI1、PHI2和PHI3并且分别生成到驱动器D7、D8和D9的输出。响应于来自门G1、G2和G3的输出，驱动器D7、D8和D9分别生成经过滤波的输出时钟信号PHI1'、PHI2'和PHI3'。门G1、G2和G3具有相应节点B控制输入以通过分别启用或禁用G1、G2和G3的输出控制对时钟信号的滤波。触发器814具有：(a)输出“通过1”,其控制连接到G1和G3的相应节点A输入的未经滤波的时钟信号PHI1和PHI3的通过；并且(b)输出“通过2”，其连接到G2的控制输入节点B并且控制未经滤波的时钟信号PHI2的通过。在此实例中，通过未经滤波的PHI3对触发器814进行计时，并且其相应D输入通过上拉RP1高连接到VDD OUT。输入820接收图5的使能信号534并且为触发器814提供控制复位。如上所述，PHI1、PHI2和PHI3是如在图1、图2和图5的电路实例中生成的未经滤波的相位，并且PHI1'、PHI2'和PHI3'是相应的经过滤波的相位。虽然在此实例中，电路800对一个脉冲进行滤波，但是可以通过添加更多与触发器814串联的D触发器扩展所述电路。如图所示，触发器814、门G1到G3以及驱动器D7到D9中的每一个均通过关于共同连接VSS的VDD OUT供电。

在本说明中，术语“基于”意指至少部分地基于。在权利要求的范围内，可以对所描述的实施例进行修改，并且其它实施例是可能的。

Claims (20)

1.一种电路，其包括：

环形振荡器，所述环形振荡器包含第一环中的一系列N个级，每个级包含相应输出端，所述输出端耦接到所述第一环中的所述级中的下一个级的相应输入端，其中N是至少为三的正奇整数；以及

第二环中的一系列N个电平移位器，所述N个电平移位器分别连接到所述N个级，每个电平移位器被耦接以从与其连接的级的相应输出端接收相应时钟输出并且响应于所述时钟输出而生成相应的经过升压的时钟输出，所述经过升压的时钟输出被耦接以控制所述第二环中的所述电平移位器中的下一个电平移位器的阻抗状态。

2.根据权利要求1所述的电路，其中所述级耦接到输入供电电压，

其中所述电平移位器耦接到输出供电电压，所述输出供电电压大于所述输入供电电压，并且

其中所述电平移位器被耦接以接收处于所述输入供电电压的电平的所述相应时钟输出并且生成处于所述输出供电电压的电平的所述相应的经过升压的时钟输出。

3.根据权利要求2所述的电路，其进一步包括电流源，所述电流源用于向所述级供应电流。

4.根据权利要求3所述的电路，其中每个级的振荡器输出频率能够响应于来自所述电流源的所供应电流而调整。

5.根据权利要求2所述的电路，其进一步包括电容器和二极管网络，所述电容器和二极管网络耦接到所述输入供电电压以控制所述环形振荡器的启动。

6.根据权利要求5所述的电路，其进一步包括备用电流源，其中所述电容器和二极管网络被耦接以从所述备用电流源接收电流从而使所述输入供电电压保持处于或超过阈值电压电平。

7.根据权利要求1所述的电路，其中每个级包括：

相应反相器；以及

相应的NAND门或NOR门，所述NAND门或NOR门具有作为所述相应级的所述输出端的输出。

8.根据权利要求1所述的电路，其进一步包括控制器，所述控制器用于驱动耦接到所述级中的至少一个级的控制输入以启用或禁用所述环形振荡器，持续所述经过升压的时钟输出的多个脉冲沿。

9.根据权利要求8所述的电路，其进一步包括滤波电路，所述滤波电路用于在所述控制输入启用所述环形振荡器之前对所述脉冲沿中的一或多个脉冲沿进行滤波以实现特定启动频率。

10.根据权利要求1所述的电路，其中所述电平移位器中的所述下一个电平移位器的所述阻抗状态包含耦接来自另一个电平移位器的输出以将所述电平移位器中的所述下一个电平移位器置于高阻抗状态。

11.根据权利要求1所述的电路，其中所述电平移位器中的给定一个电平移位器包含具有相应的第一栅极、第二栅极和第三栅极的第一晶体管、第二晶体管和第三晶体管，并且其中：

所述第一晶体管耦接在电压参考与所述第二晶体管之间；

所述第二晶体管耦接在所述第一晶体管与所述第三晶体管之间；

所述第三晶体管耦接在所述第二晶体管与电压供给之间；

所述给定电平移位器耦接在所述第一栅极处以从与其连接的所述级的所述相应输出端接收所述相应时钟输出；

所述给定电平移位器耦接在所述第二晶体管与所述第三晶体管之间的节点处以生成其相应的经过升压的时钟输出；并且

所述第二栅极和所述第三栅极被耦接以从所述第二环中的所述电平移位器中的前一个电平移位器接收相应的经过升压的时钟输出以控制所述给定电平移位器的阻抗状态。

12.根据权利要求11所述的电路，其中所述第三晶体管被耦接以响应于所述第二栅极和所述第三栅极从第一状态转变为第二状态而将所述给定电平移位器置于高阻抗状态。

13.一种电路，其包括：

环形振荡器，所述环形振荡器包含一系列级；以及

第一电平移位器，所述第一电平移位器被耦接以接收所述环形振荡器的所述级之一的输出，所述第一电平移位器包含具有相应的第一栅极、第二栅极和第三栅极的第一晶体管、第二晶体管和第三晶体管，其中：

所述第一晶体管耦接在电压参考与所述第二晶体管之间；

所述第二晶体管耦接在所述第一晶体管与所述第三晶体管之间；

所述第三晶体管耦接在所述第二晶体管与电压供给之间；

所述第一栅极被耦接以接收所述输出；

所述第二栅极和所述第三栅极被耦接以从第二电平移位器接收经过升压的输出以控制所述第一电平移位器的阻抗状态；且所述第二晶体管与所述第三晶体管之间的节点用于响应于接收到的输出和来自所述第二电平移位器的所述经过升压的输出而生成所述第一电平移位器的经过升压的输出。

14.根据权利要求13所述的电路，其中所述级耦接到输入供电电压，

其中所述第一电平移位器耦接到输出供电电压，所述输出供电电压大于所述输入供电电压，并且

其中在所述第一栅极处接收到的所述输出处于所述输入供电电压的电平，并且所述经过升压的输出处于所述输出供电电压的电平。

15.根据权利要求14所述的电路，其进一步包括电流源，所述电流源被配置成向所述级供应电流，其中每个级的振荡器输出频率能够响应于从所述电流源供应的所述电流而调整。

16.根据权利要求14所述的电路，其进一步包括电容器和二极管网络，所述电容器和二极管网络耦接到所述输入供电电压以控制所述环形振荡器的启动。

17.根据权利要求16所述的电路，其进一步包括备用电流源，其中所述电容器和二极管网络被耦接以从所述备用电流源接收电流从而使所述输入供电电压保持处于或超过阈值电压电平。

18.根据权利要求13所述的电路，其进一步包括控制器，所述控制器用于驱动耦接到所述级中的至少一个级的控制输入以启用或禁用所述环形振荡器，持续所述经过升压的输出的多个脉冲沿。

19.一种方法，其包括：

由环形振荡器中的一系列N个级生成相应时钟信号，其中N是至少为三的正奇整数；

响应于所述时钟信号，由一系列N个以环的形式连接的电平移位器生成相应的经过升压的时钟信号；以及

响应于每个电平移位器的所述相应的经过升压的时钟信号，控制所述环中的所述电平移位器中的下一个电平移位器的阻抗状态。

20.根据权利要求19所述的方法，其进一步包括向所述级供应电流，并且根据所供应电流调整每个级的振荡器输出频率。

Images