JP2867889B2 - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JP2867889B2 JP2867889B2 JP6204079A JP20407994A JP2867889B2 JP 2867889 B2 JP2867889 B2 JP 2867889B2 JP 6204079 A JP6204079 A JP 6204079A JP 20407994 A JP20407994 A JP 20407994A JP 2867889 B2 JP2867889 B2 JP 2867889B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器を構成
するデバイスのばらつき、電源電圧の変動等の動作環境
変化、および外部から誘導されるノイズ等から生じる出
力クロックの時間的なゆらぎ、すなわちジッタが少ない
電圧制御発振器に関するものである。
するデバイスのばらつき、電源電圧の変動等の動作環境
変化、および外部から誘導されるノイズ等から生じる出
力クロックの時間的なゆらぎ、すなわちジッタが少ない
電圧制御発振器に関するものである。
【０００２】
【従来の技術】従来の電圧制御発振器のブロック構成を
図９に示す。従来の電圧制御発振器は、遅延時間制御端
子１２から与えられる信号により入出力間の遅延時間を
変えることができ、入力端子と出力端子を持ち反転増幅
器として機能するＮ個（Ｎは奇数）の増幅素子１０を、
それぞれの入力端子と出力端子をリング状に接続して構
成される。増幅素子１０は、Ｐチャンネルトランジスタ
とＮチャンネルトランジスタなどで作られるインバータ
ゲートで構成されている。出力クロックは、出力クロッ
ク端子１３，１４，１５，．．．，１６のいずれかまた
は全てを用いることで得られる。
図９に示す。従来の電圧制御発振器は、遅延時間制御端
子１２から与えられる信号により入出力間の遅延時間を
変えることができ、入力端子と出力端子を持ち反転増幅
器として機能するＮ個（Ｎは奇数）の増幅素子１０を、
それぞれの入力端子と出力端子をリング状に接続して構
成される。増幅素子１０は、Ｐチャンネルトランジスタ
とＮチャンネルトランジスタなどで作られるインバータ
ゲートで構成されている。出力クロックは、出力クロッ
ク端子１３，１４，１５，．．．，１６のいずれかまた
は全てを用いることで得られる。
【０００３】
【発明が解決しようとする課題】このような従来の電圧
制御発振器では、電圧制御発振器を構成するデバイスの
ばらつき、電源電圧の変動等の動作環境変化、および外
部から誘導されるノイズ等から、増幅素子の遅延時間に
ばらつきが生じ、出力クロックの時間的なゆらぎ、即ち
ジッタが大きいという欠点があった。特に、２個以上の
出力クロック端子から出力クロックを得る場合、その出
力クロック間の位相差にゆらぎが生じ、電圧制御発振器
を用いて同期回路のタイミングを得るシステムでは、シ
ステム設計に余分なマージンを見込んで設計する必要が
あった。
制御発振器では、電圧制御発振器を構成するデバイスの
ばらつき、電源電圧の変動等の動作環境変化、および外
部から誘導されるノイズ等から、増幅素子の遅延時間に
ばらつきが生じ、出力クロックの時間的なゆらぎ、即ち
ジッタが大きいという欠点があった。特に、２個以上の
出力クロック端子から出力クロックを得る場合、その出
力クロック間の位相差にゆらぎが生じ、電圧制御発振器
を用いて同期回路のタイミングを得るシステムでは、シ
ステム設計に余分なマージンを見込んで設計する必要が
あった。
【０００４】本発明の目的は、このような従来の欠点を
除去し、電圧制御発振器を構成するデバイスのばらつ
き、電源電圧の変動等の動作環境変化、および外部から
誘導されるノイズ等から生じる出力クロックの時間的な
ゆらぎ、すなわちジッタが少ない電圧制御発振器を提供
することにある。
除去し、電圧制御発振器を構成するデバイスのばらつ
き、電源電圧の変動等の動作環境変化、および外部から
誘導されるノイズ等から生じる出力クロックの時間的な
ゆらぎ、すなわちジッタが少ない電圧制御発振器を提供
することにある。
【０００５】
【課題を解決するための手段】本発明は、入力端子，出
力端子および遅延時間制御端子を持ち、遅延時間制御端
子を用いて外部から遅延時間を制御することができ、反
転増幅器として機能する第１，第２、・・・、第ＮのＮ
個（Ｎは奇数）の増幅素子をリング状に接続して構成し
たＭ個の発振器を備え、第１の発振器に属する第１の増
幅素子の出力端子と、隣接する第２の発振器の第１の増
幅素子の出力端子の間に増幅素子を接続し、同様にし
て、隣接する発振器の他の増幅素子の出力端子同士も増
幅素子で接続して構成される電圧制御発振器であって、
Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の全ての出
力端子を考え、その中で任意の出力端子と別の任意の出
力端子において、一方の出力端子から他方の出力端子ま
での全ての信号経路の中で、同じ出力端子を２度通らな
い信号経路を考えたとき、その２つの出力端子がすべて
同相となる経路かすべて逆相となる経路しか持たず、各
々の増幅素子の接続点で位相が同じ点が存在し、かつ位
相が同じ点同士を接続した増幅素子が存在することを特
徴とする電圧制御発振器である。
力端子および遅延時間制御端子を持ち、遅延時間制御端
子を用いて外部から遅延時間を制御することができ、反
転増幅器として機能する第１，第２、・・・、第ＮのＮ
個（Ｎは奇数）の増幅素子をリング状に接続して構成し
たＭ個の発振器を備え、第１の発振器に属する第１の増
幅素子の出力端子と、隣接する第２の発振器の第１の増
幅素子の出力端子の間に増幅素子を接続し、同様にし
て、隣接する発振器の他の増幅素子の出力端子同士も増
幅素子で接続して構成される電圧制御発振器であって、
Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の全ての出
力端子を考え、その中で任意の出力端子と別の任意の出
力端子において、一方の出力端子から他方の出力端子ま
での全ての信号経路の中で、同じ出力端子を２度通らな
い信号経路を考えたとき、その２つの出力端子がすべて
同相となる経路かすべて逆相となる経路しか持たず、各
々の増幅素子の接続点で位相が同じ点が存在し、かつ位
相が同じ点同士を接続した増幅素子が存在することを特
徴とする電圧制御発振器である。
【０００６】ここで、第１の発振器の第Ｋ（Ｋ＝１〜Ｎ
−１）の増幅素子と第Ｍの発振器の第Ｋ＋１の増幅素子
を接続し、第１の発振器の第Ｎの増幅素子と第Ｍの発振
器の第１の増幅素子を接続するか、第１の発振器の第Ｋ
（Ｋ＝１〜Ｎ）の増幅素子と第Ｍの発振器の第Ｋの増幅
素子を接続してもよい。
−１）の増幅素子と第Ｍの発振器の第Ｋ＋１の増幅素子
を接続し、第１の発振器の第Ｎの増幅素子と第Ｍの発振
器の第１の増幅素子を接続するか、第１の発振器の第Ｋ
（Ｋ＝１〜Ｎ）の増幅素子と第Ｍの発振器の第Ｋの増幅
素子を接続してもよい。
【０００７】また、発振器の間を接続する増幅素子にお
いて、隣り合う増幅素子は同じ向きに接続するかあるい
は互いに逆の向きに接続する。また、発振器の間を接続
する増幅素子が、遅延時間制御端子を持ち、この端子を
用いて外部から遅延時間を制御することができ、反転増
幅器として機能するものであってもよい。
いて、隣り合う増幅素子は同じ向きに接続するかあるい
は互いに逆の向きに接続する。また、発振器の間を接続
する増幅素子が、遅延時間制御端子を持ち、この端子を
用いて外部から遅延時間を制御することができ、反転増
幅器として機能するものであってもよい。
【０００８】
【作用】従来の電圧制御発振器は、増幅素子がリング状
に接続された１個のリングオシレータを形成している。
リングオシレータの発振周波数は、増幅素子の遅延時間
をｔpdとしたとき、１／（２×Ｎ×ｔpd）で与えられ
る。ここで、Ｎは増幅素子の個数である。
に接続された１個のリングオシレータを形成している。
リングオシレータの発振周波数は、増幅素子の遅延時間
をｔpdとしたとき、１／（２×Ｎ×ｔpd）で与えられ
る。ここで、Ｎは増幅素子の個数である。
【０００９】それぞれの増幅素子の遅延時間が、デバイ
スばらつきや電源電圧の変動や、外部から誘導されるノ
イズ等により変動した場合、増幅素子の発振周波数が時
間的なゆらぎ、すなわち、ジッタを持つことになる。ま
た、出力を複数の増幅素子の出力端子から同時に得た場
合、それぞれの出力端子から得られる信号間の時間的な
タイミングにもゆらぎが生じることにもなる。
スばらつきや電源電圧の変動や、外部から誘導されるノ
イズ等により変動した場合、増幅素子の発振周波数が時
間的なゆらぎ、すなわち、ジッタを持つことになる。ま
た、出力を複数の増幅素子の出力端子から同時に得た場
合、それぞれの出力端子から得られる信号間の時間的な
タイミングにもゆらぎが生じることにもなる。
【００１０】これに対し、本発明の電圧制御発振器で
は、増幅素子がリング状に接続されたリングオシレータ
を複数個使用し、それぞれのリングオシレータを網目状
に接続している。電圧制御発振器を構成するすべての増
幅素子の全ての出力端子を考え、その中で任意の出力端
子と別の任意の出力端子において、一方の出力端子から
他方の出力端子までの全ての信号経路の中で、同じ出力
端子を２度通らない信号経路を考えたとき、その２つの
出力端子がすべて同相となる経路かすべて逆相となる経
路しか持たないため、この電圧制御発振器は安定に発振
することができる。
は、増幅素子がリング状に接続されたリングオシレータ
を複数個使用し、それぞれのリングオシレータを網目状
に接続している。電圧制御発振器を構成するすべての増
幅素子の全ての出力端子を考え、その中で任意の出力端
子と別の任意の出力端子において、一方の出力端子から
他方の出力端子までの全ての信号経路の中で、同じ出力
端子を２度通らない信号経路を考えたとき、その２つの
出力端子がすべて同相となる経路かすべて逆相となる経
路しか持たないため、この電圧制御発振器は安定に発振
することができる。
【００１１】電圧制御発振器を構成する増幅素子の遅延
時間が、デバイスばらつき、電源電圧の変動や、外部か
ら誘導されるノイズ等により変動しても、増幅素子が網
目状に接続されているため、出力クロックに時間的なゆ
らぎが生じ難くなる。特に、出力を複数の増幅素子の出
力端子から同時に得た場合、それぞれの出力端子から得
られる信号間の時間的なタイミングの時間的なゆらぎが
減少する。
時間が、デバイスばらつき、電源電圧の変動や、外部か
ら誘導されるノイズ等により変動しても、増幅素子が網
目状に接続されているため、出力クロックに時間的なゆ
らぎが生じ難くなる。特に、出力を複数の増幅素子の出
力端子から同時に得た場合、それぞれの出力端子から得
られる信号間の時間的なタイミングの時間的なゆらぎが
減少する。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は第１の実施例を、図２は第２の実施
例を、図３は第３の実施例を、図４は第４の実施例を、
図５は第５の実施例を、図６は第６の実施例をそれぞれ
示す、電圧制御発振器のブロック構成を示す回路図であ
る。
例を、図３は第３の実施例を、図４は第４の実施例を、
図５は第５の実施例を、図６は第６の実施例をそれぞれ
示す、電圧制御発振器のブロック構成を示す回路図であ
る。
【００１４】図１〜図６では、増幅素子の遅延時間制御
端子および出力クロック端子は省略してある。
端子および出力クロック端子は省略してある。
【００１５】図１〜図６に示される各電圧制御発振器を
構成する増幅素子の例を、図７および図８に示す。
構成する増幅素子の例を、図７および図８に示す。
【００１６】図７の例では、増幅素子は、Ｐチャンネル
トランジスタ，Ｎチャンネルトランジスタ，キャパシタ
より成るインバータゲートで構成され、図８の例では、
増幅素子は、Ｐチャンネルトランジスタ，Ｎチャンネル
トランジスタより成るインバータゲートで構成されてい
る。増幅素子の構成は、これらに限られるものではな
く、入力端子，出力端子および遅延時間制御端子を持
ち、反転増幅器として機能し、遅延時間制御端子を用い
て外部から遅延時間を制御することができるものであれ
ば、いかなる構成のものであってもよい。
トランジスタ，Ｎチャンネルトランジスタ，キャパシタ
より成るインバータゲートで構成され、図８の例では、
増幅素子は、Ｐチャンネルトランジスタ，Ｎチャンネル
トランジスタより成るインバータゲートで構成されてい
る。増幅素子の構成は、これらに限られるものではな
く、入力端子，出力端子および遅延時間制御端子を持
ち、反転増幅器として機能し、遅延時間制御端子を用い
て外部から遅延時間を制御することができるものであれ
ば、いかなる構成のものであってもよい。
【００１７】さて、図１の電圧制御発振器によれば、３
個の増幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構
成したリングオシレータＲ１と、３個の増幅素子Ａ４，
Ａ５，Ａ６をリング状に接続して構成したリングオシレ
ータＲ２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング
状に接続して構成したリングオシレータＲ３とを備え
る。このような３×３個の増幅素子の出力端子を、新た
な増幅素子Ａ１０〜Ａ１８で図示のように接続する。
個の増幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構
成したリングオシレータＲ１と、３個の増幅素子Ａ４，
Ａ５，Ａ６をリング状に接続して構成したリングオシレ
ータＲ２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング
状に接続して構成したリングオシレータＲ３とを備え
る。このような３×３個の増幅素子の出力端子を、新た
な増幅素子Ａ１０〜Ａ１８で図示のように接続する。
【００１８】つまり、３個のリングオシレータを構成す
る３×３個の増幅素子の出力端子のうち、隣接する二つ
のリングオシレータＲ２とＲ３の中の増幅素子、例えば
Ａ７とＡ４の出力端子の間に反転増幅素子Ａ１１を接続
し、同様にしてすべての増幅素子の出力端子を反転増幅
素子で接続して構成する。端のリングオシレータＲ１と
Ｒ３の増幅素子、例えばＡ７とＡ２の出力端子も、反転
増幅素子Ａ１２を接続する。Ｃ１〜Ｃ９は、接続点であ
る。
る３×３個の増幅素子の出力端子のうち、隣接する二つ
のリングオシレータＲ２とＲ３の中の増幅素子、例えば
Ａ７とＡ４の出力端子の間に反転増幅素子Ａ１１を接続
し、同様にしてすべての増幅素子の出力端子を反転増幅
素子で接続して構成する。端のリングオシレータＲ１と
Ｒ３の増幅素子、例えばＡ７とＡ２の出力端子も、反転
増幅素子Ａ１２を接続する。Ｃ１〜Ｃ９は、接続点であ
る。
【００１９】このとき、３個のリングオシレータを構成
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が、その２つの出力端子がす
べて同相となる経路かすべて逆相となる経路しか持たな
いようにする。
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が、その２つの出力端子がす
べて同相となる経路かすべて逆相となる経路しか持たな
いようにする。
【００２０】図２の電圧制御発振器によれば、３個の増
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３とを備える。この
ような３×３個の増幅素子の出力端子を、新たな増幅素
子Ａ１０〜Ａ１８で図示のように接続する。
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３とを備える。この
ような３×３個の増幅素子の出力端子を、新たな増幅素
子Ａ１０〜Ａ１８で図示のように接続する。
【００２１】この接続は図１と同様であるが、反転増幅
素子Ａ１３，１４，１５の向きが図１の実施例とは逆で
ある。
素子Ａ１３，１４，１５の向きが図１の実施例とは逆で
ある。
【００２２】このとき、３個のリングオシレータを構成
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が、すべて同相となる経路か
すべて逆相となる経路しか持たないようにする。
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が、すべて同相となる経路か
すべて逆相となる経路しか持たないようにする。
【００２３】図３の電圧制御発振器によれば、３個の増
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３とを備える。この
ような３×３個の増幅素子の出力端子を、新たな増幅素
子Ａ１０〜Ａ１８で図示のように接続する。
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３とを備える。この
ような３×３個の増幅素子の出力端子を、新たな増幅素
子Ａ１０〜Ａ１８で図示のように接続する。
【００２４】これは図１の接続と同様であるが、反転増
幅素子Ａ１２，Ａ１５，Ａ１８の出力端子を、それぞれ
Ａ１０，Ａ１３，Ａ１６の入力端子に接続する点が異な
る。
幅素子Ａ１２，Ａ１５，Ａ１８の出力端子を、それぞれ
Ａ１０，Ａ１３，Ａ１６の入力端子に接続する点が異な
る。
【００２５】このとき、３個のリングオシレータを構成
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が、すべて同相となる経路か
すべて逆相となる経路しか持たないようにする。
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が、すべて同相となる経路か
すべて逆相となる経路しか持たないようにする。
【００２６】図４の電圧制御発振器は、図３の電圧制御
発振器とほぼ同じであるが、増幅素子Ａ１３，Ａ１４，
Ａ１５の接続方向が図３とは逆になっている。
発振器とほぼ同じであるが、増幅素子Ａ１３，Ａ１４，
Ａ１５の接続方向が図３とは逆になっている。
【００２７】図５の電圧制御発振器によれば、３個の増
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３と、２個の増幅素
子Ａ１０，Ａ１１を直線状に接続して構成した遅延器Ｄ
１と、２個の増幅素子Ａ１２，Ａ１３を直線状に接続し
て構成した遅延器Ｄ２と、２個の増幅素子Ａ１４，Ａ１
５を直線状に接続して構成した遅延器Ｄ３とを、増幅素
子が２次元的に網目状になるように接続する。
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３と、２個の増幅素
子Ａ１０，Ａ１１を直線状に接続して構成した遅延器Ｄ
１と、２個の増幅素子Ａ１２，Ａ１３を直線状に接続し
て構成した遅延器Ｄ２と、２個の増幅素子Ａ１４，Ａ１
５を直線状に接続して構成した遅延器Ｄ３とを、増幅素
子が２次元的に網目状になるように接続する。
【００２８】遅延器Ｄ１の入力端子は、増幅素子Ａ４の
出力端子に接続され、出力端子は増幅素子Ａ７の出力に
接続され、遅延器Ｄ２の入力端子は、増幅素子Ａ２の出
力端子に接続され、出力端子は増幅素子Ａ８の出力に接
続され、遅延器Ｄ３の入力端子は、増幅素子Ａ３の出力
端子に接続され、出力端子は増幅素子Ａ９の出力に接続
される。
出力端子に接続され、出力端子は増幅素子Ａ７の出力に
接続され、遅延器Ｄ２の入力端子は、増幅素子Ａ２の出
力端子に接続され、出力端子は増幅素子Ａ８の出力に接
続され、遅延器Ｄ３の入力端子は、増幅素子Ａ３の出力
端子に接続され、出力端子は増幅素子Ａ９の出力に接続
される。
【００２９】このとき、リングオシレータＲ１，Ｒ２，
Ｒ３を構成する３×３個の増幅素子の出力端子のうち、
全ての２組の出力端子について、その２組の出力端子間
の信号経路のうち同じ出力端子を通らない全ての信号経
路を考えたとき、その２組の出力端子が、すべて同相と
なる経路かすべて逆相となる経路しか持たないようにす
る。
Ｒ３を構成する３×３個の増幅素子の出力端子のうち、
全ての２組の出力端子について、その２組の出力端子間
の信号経路のうち同じ出力端子を通らない全ての信号経
路を考えたとき、その２組の出力端子が、すべて同相と
なる経路かすべて逆相となる経路しか持たないようにす
る。
【００３０】図６の電圧制御発振器は、図５の電圧制御
発振器とほぼ同じであるが、遅延器Ｄ２の増幅素子Ａ１
２，Ａ１３接続方向が図５とは逆になっている。
発振器とほぼ同じであるが、遅延器Ｄ２の増幅素子Ａ１
２，Ａ１３接続方向が図５とは逆になっている。
【００３１】図１から図６に示す電圧制御発振器では、
複数のリングオシレータが相互に接続され、増幅素子が
網目状に接続されているため、電圧制御発振器を構成す
る増幅素子の遅延時間がデバイスばらつき、電源電圧の
変動や、外部から誘導されるノイズ等により変動して
も、出力クロックに時間的なゆらぎが生じ難くなる。特
に、出力を複数の増幅素子の出力端子から同時に得た場
合、それぞれの出力端子から得られる信号間の時間的な
タイミングの時間的なゆらぎが減少する。
複数のリングオシレータが相互に接続され、増幅素子が
網目状に接続されているため、電圧制御発振器を構成す
る増幅素子の遅延時間がデバイスばらつき、電源電圧の
変動や、外部から誘導されるノイズ等により変動して
も、出力クロックに時間的なゆらぎが生じ難くなる。特
に、出力を複数の増幅素子の出力端子から同時に得た場
合、それぞれの出力端子から得られる信号間の時間的な
タイミングの時間的なゆらぎが減少する。
【００３２】また、図１から図６の電圧制御発振器で
は、各々の増幅素子の接続点で、ある接続点から他の接
続点までの信号経路が複数存在する。この複数の経路が
存在するということにより、その経路に存在する増幅素
子のばらつきが出力クロックに及ぼす影響、すなわち出
力クロックに生じる時間的なゆらぎを抑止する。さら
に、各々の増幅素子の接続点で位相が同じ点が存在し、
かつ、位相が同じ接続点どうしを接続した増幅素子が存
在する。本来位相が同じ接続点の位相が、デバイスばら
つき、電源電圧の変動や、外部から誘導されるノイズ等
により変動しても、その接続点どうしを接続した増幅素
子がそれを抑止し、結果として、出力クロックの時間的
なゆらぎを減少させる。
は、各々の増幅素子の接続点で、ある接続点から他の接
続点までの信号経路が複数存在する。この複数の経路が
存在するということにより、その経路に存在する増幅素
子のばらつきが出力クロックに及ぼす影響、すなわち出
力クロックに生じる時間的なゆらぎを抑止する。さら
に、各々の増幅素子の接続点で位相が同じ点が存在し、
かつ、位相が同じ接続点どうしを接続した増幅素子が存
在する。本来位相が同じ接続点の位相が、デバイスばら
つき、電源電圧の変動や、外部から誘導されるノイズ等
により変動しても、その接続点どうしを接続した増幅素
子がそれを抑止し、結果として、出力クロックの時間的
なゆらぎを減少させる。
【００３３】
【発明の効果】従来の電圧制御発振器では、電圧制御発
振器を構成するデバイスのばらつき、電源電圧の変動等
の動作環境変化、および外部から誘導されるノイズ等か
ら、増幅素子の遅延時間にばらつきが生じ、出力クロッ
クの時間的なゆらぎ、すなわちジッタが大きいという欠
点があった。特に、２個以上の出力クロック端子から出
力クロックを得る場合、その出力クロック間の位相差に
ゆらぎが生じ、電圧制御発振器を用いて同期回路のタイ
ミングを得るシステムでは、システム設計に余分なマー
ジンを見込んで設計する必要があった。
振器を構成するデバイスのばらつき、電源電圧の変動等
の動作環境変化、および外部から誘導されるノイズ等か
ら、増幅素子の遅延時間にばらつきが生じ、出力クロッ
クの時間的なゆらぎ、すなわちジッタが大きいという欠
点があった。特に、２個以上の出力クロック端子から出
力クロックを得る場合、その出力クロック間の位相差に
ゆらぎが生じ、電圧制御発振器を用いて同期回路のタイ
ミングを得るシステムでは、システム設計に余分なマー
ジンを見込んで設計する必要があった。
【００３４】本発明の電圧制御発振器では、増幅素子が
リング状に接続されたリングオシレータを複数個使用
し、それぞれのリングオシレータを網目状に接続してい
る。電圧制御発振器を構成する全ての増幅素子の出力端
子のうち、全ての２個の出力端子について、その２個の
出力端子間の信号経路のうち同じ出力端子を通らない全
ての信号経路を考えたとき、その２個の出力端子が、す
べて同相となる経路かすべて逆相となる経路しか持たな
いため、この電圧制御発振器は安定に発振することがで
きる。電圧制御発振器を構成する増幅素子の遅延時間が
デバイスばらつき、電源電圧の変動や、外部から誘導さ
れるノイズ等により変動しても、増幅素子が網目状に接
続されているため、出力クロックに時間的なゆらぎが生
じ難なくなる。特に、出力を複数の増幅素子の出力端子
から同時に得た場合、それぞれの出力端子から得られる
信号間の時間的なタイミングの時間的なゆらぎが減少す
る。
リング状に接続されたリングオシレータを複数個使用
し、それぞれのリングオシレータを網目状に接続してい
る。電圧制御発振器を構成する全ての増幅素子の出力端
子のうち、全ての２個の出力端子について、その２個の
出力端子間の信号経路のうち同じ出力端子を通らない全
ての信号経路を考えたとき、その２個の出力端子が、す
べて同相となる経路かすべて逆相となる経路しか持たな
いため、この電圧制御発振器は安定に発振することがで
きる。電圧制御発振器を構成する増幅素子の遅延時間が
デバイスばらつき、電源電圧の変動や、外部から誘導さ
れるノイズ等により変動しても、増幅素子が網目状に接
続されているため、出力クロックに時間的なゆらぎが生
じ難なくなる。特に、出力を複数の増幅素子の出力端子
から同時に得た場合、それぞれの出力端子から得られる
信号間の時間的なタイミングの時間的なゆらぎが減少す
る。
【図１】本発明の第１の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図２】本発明の第２の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図３】本発明の第３の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図４】本発明の第４の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図５】本発明の第５の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図６】本発明の第６の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図７】増幅素子の構成例を示した図である。
【図８】増幅素子の構成例を示した図である。
【図９】従来例の電圧制御発振器のブロック構成を示し
た図である。
た図である。
１０ 増幅素子 １２ 遅延時間制御端子 １３，１４，１５，１６ 出力クロック端子 Ａ 増幅素子 Ｒ リングオシレータ Ｄ 遅延器
Claims (5)
- 【請求項１】入力端子，出力端子および遅延時間制御端
子を持ち、遅延時間制御端子を用いて外部から遅延時間
を制御することができ、反転増幅器として機能する第
１，第２、・・・、第ＮのＮ個（Ｎは奇数）の増幅素子
をリング状に接続して構成した第１、・・・第ＭのＭ個
の発振器を備え、第１の発振器に属する第１の増幅素子
の出力端子と、隣接する第２の発振器の第１の増幅素子
の出力端子の間に増幅素子を接続し、隣接する発振器の
他の増幅素子の出力端子同士も同様にして増幅素子で接
続して構成される電圧制御発振器であって、Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の全ての出
力端子を考え、その中で任意の出力端子と別の任意の出
力端子において、一方の出力端子から他方の出力端子ま
での全ての信号経路の中で、同じ出力端子を２度通らな
い信号経路を考えたとき、その２つの出力端子がすべて
同相となる経路かすべて逆相となる経路しか持たず、 各々の増幅素子の接続点で位相が同じ点が存在し、かつ
位相が同じ点同士を接続した増幅素子が存在する ことを
特徴とする電圧制御発振器。 - 【請求項２】第１の発振器の第Ｋ（Ｋ＝１〜Ｎ−１）の
増幅素子と第Ｍの発振器の第Ｋ＋１の増幅素子を接続
し、第１の発振器の第Ｎの増幅素子と第Ｍの発振器の第
１の増幅素子を接続した請求項１に記載の電圧制御発振
器。 - 【請求項３】第１の発振器の第Ｋ（Ｋ＝１〜Ｎ）の増幅
素子と第Ｍの発振器の第Ｋの増幅素子を接続した請求項
１に記載の電圧制御発振器。 - 【請求項４】発振器の間を接続する増幅素子において、
隣り合う増幅素子は同じ向きに接続するかあるいは互い
に逆の向きに接続する請求項１、２または３に記載の電
圧制御発振器。 - 【請求項５】発振器の間を接続する増幅素子が、遅延時
間制御端子を持ち、この端子を用いて外部から遅延時間
を制御することができ、反転増幅器として機能するもの
である請求項１、２、３または４に記載の電圧制御発振
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204079A JP2867889B2 (ja) | 1994-08-30 | 1994-08-30 | 電圧制御発振器 |
| DE19531748A DE19531748C2 (de) | 1994-08-30 | 1995-08-29 | Spannungsgesteuerter Oszillator |
| US08/520,988 US5592127A (en) | 1994-08-30 | 1995-08-30 | Voltage-controlled oscillator with reduced phase difference |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204079A JP2867889B2 (ja) | 1994-08-30 | 1994-08-30 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870239A JPH0870239A (ja) | 1996-03-12 |
| JP2867889B2 true JP2867889B2 (ja) | 1999-03-10 |
Family
ID=16484437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204079A Expired - Lifetime JP2867889B2 (ja) | 1994-08-30 | 1994-08-30 | 電圧制御発振器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5592127A (ja) |
| JP (1) | JP2867889B2 (ja) |
| DE (1) | DE19531748C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9618901D0 (en) * | 1996-09-10 | 1996-10-23 | Phoenix Vlsi Consultants Ltd | Phase-tuned ring oscillator |
| US5841325A (en) * | 1997-05-12 | 1998-11-24 | Hewlett-Packard Company | Fully-integrated high-speed interleaved voltage-controlled ring oscillator |
| DE19736857C1 (de) * | 1997-08-23 | 1999-01-07 | Philips Patentverwaltung | Ringoszillator |
| JP3619352B2 (ja) * | 1997-08-28 | 2005-02-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6133798A (en) * | 1998-06-19 | 2000-10-17 | Nec Corporation | Oscillation system |
| US6188291B1 (en) * | 1999-06-30 | 2001-02-13 | Lucent Technologies, Inc. | Injection locked multi-phase signal generator |
| US6191658B1 (en) * | 1999-10-21 | 2001-02-20 | Sun Microsystems, Inc. | High speed coupled oscillator topology |
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| US6891442B2 (en) * | 2003-06-30 | 2005-05-10 | Intel Corporation | Ring oscillator gates in a matrix for aberrant logic gate timing detection |
| TWI254506B (en) * | 2003-09-16 | 2006-05-01 | Samsung Electronics Co Ltd | Ring oscillator, memory system comprising the same, and method for generating oscillating signals |
| KR100555733B1 (ko) * | 2004-02-14 | 2006-03-03 | 삼성전자주식회사 | 차동 및 직교 고조파 신호를 발생하는 전압 제어 발진기 |
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| US7683725B2 (en) * | 2007-08-14 | 2010-03-23 | International Business Machines Corporation | System for generating a multiple phase clock |
| WO2010004670A1 (ja) | 2008-07-07 | 2010-01-14 | パナソニック株式会社 | 結合型リング発振器及びその初期化方法 |
| US8232843B2 (en) * | 2008-12-22 | 2012-07-31 | Stmicroelectronics International N.V. | Matrix structure oscillator |
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| US10763833B2 (en) * | 2018-12-28 | 2020-09-01 | Texas Instruments Incorporated | Multiphase oscillator circuit |
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| US4978927A (en) * | 1989-11-08 | 1990-12-18 | International Business Machines Corporation | Programmable voltage controlled ring oscillator |
| DE69226627T2 (de) * | 1992-05-15 | 1998-12-24 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Generator für Signale mit höher Frequenz und nicht-überlappenden Phasen |
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-
1994
- 1994-08-30 JP JP6204079A patent/JP2867889B2/ja not_active Expired - Lifetime
-
1995
- 1995-08-29 DE DE19531748A patent/DE19531748C2/de not_active Expired - Lifetime
- 1995-08-30 US US08/520,988 patent/US5592127A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19531748C2 (de) | 1997-08-21 |
| US5592127A (en) | 1997-01-07 |
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| DE19531748A1 (de) | 1996-03-14 |
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