JP2007235800A - リング発振回路とこれを用いたｐｌｌ発振回路とこのｐｌｌ発振回路を用いた高周波受信装置 - Google Patents

Abstract

【課題】所定の周波数変化範囲を確保しながら位相雑音特性を改善する。
【解決手段】インバータ２１〜２３がリング状に直列接続されたリング発振部２０ａと、リング発振部２０ａに対応する複数のインバータ２４〜２６がリング状に直列接続されたリング発振部２０ｂ、対応するインバータ２１と２４、２２と２５、２３と２６の出力間にインバータ２１、２２、２３側を入力として接続されたインバータ２７、２９、３１と、インバータ２４、２５、２６側を入力として接続されたインバータ２８、３０、３２と、インバータ２１〜２３、２４〜２６に制御電圧を供給する第１の制御端子４７とを備えたリング発振回路で、インバータ２７〜３２の入力にゲート電圧で抵抗値が変化するＭＯＳＦＥＴ４１〜４６を設け、ＭＯＳＦＥＴ４１〜４６のゲートに制御電圧を供給する第２の制御端子４８を設け、第１、第２の制御端子４７、４８に供給する電圧により発振周波数を制御する。
【選択図】図１

Description

本発明は、高周波受信装置に用いられる発振周波数を可変にしたリング発振器に関するものである。

近年、携帯用の高周波受信装置では、低消費電力化に伴う低電圧化と携帯時の小型化が要望されている。この携帯用の高周波受信装置を構成する発振回路にリング発振回路を用いることにより実現が可能となる。すなわち、このリング発振回路は、低電圧駆動でも発振周波数の可変範囲が確保でき、またスパイラルインダクタが不要である等の理由で小型化に適している。

図７は、従来のリング発振回路のブロック図である。このリング発振回路１は、複数のインバータ２、３、４がリング状に直列接続されたリング発振回路５と、インバータ６、７、８がリング状に直列接続されたリング発振回路９と、インバータ２の出力からインバータ６の出力に向かって順方向と逆方向にそれぞれ接続されたインバータ１０、１１と、インバータ３の出力からインバータ７の出力に向かって順方向と逆方向にそれぞれ接続されたインバータ１２、１３と、インバータ４の出力からインバータ８の出力に向かって順方向と逆方向にそれぞれ接続されたインバータ１４、１５と、インバータ２、３、４、６、７、８に制御電圧を供給する制御端子１６とを有するものである。

リング発振回路５では、インバータ２の出力信号は、インバータ２の出力抵抗とインバータ３の入力容量により主に充放電の動作が行われる。これにより、インバータ２の出力信号は、位相が遅れる。同様にして、インバータ３、４の出力信号は、さらに位相が遅れる。

また、リング発振回路１の発振条件と発振周波数は、主にリング発振回路５あるいは９により決定される。すなわち、リング発振回路５、９の発振条件としては、インバータ４、８から出力信号がそれぞれインバータ２、６の入力信号に対して３６０度遅れ、かつこの入力信号におけるリング発振回路５、９の増幅度が１以上の場合である。

以上のように、リング発振回路１の発振周波数は、インバータ２〜４、６〜８、１０〜１５のそれぞれ出力抵抗とそれぞれ入力容量に依存している。これらの出力抵抗と入力容量は、制御端子１６への電圧を変えることにより可変できる。このようにして、リング発振回路１の発振周波数を変えることができるものである。

なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
特開２００１−１７７３８１号公報

しかしながら、従来のリング発振回路では、一つの制御端子１６に加える電圧を変化させることにより、所定の周波数の変化範囲を実現している。従って、電圧に対する周波数変化量である周波数感度が高くなる。このため、リング発振回路の位相雑音特性が劣化していた。

そこで本発明は、この問題を解決したものであり、所定の周波数の変化範囲を確保しながら、位相雑音特性を改善するものである。

この目的を達成するために、本発明のリング発振回路は、第３、第４のインバータの入力にそれぞれ電圧で抵抗値が変化する可変抵抗を設けるとともにこれらの可変抵抗に制御電圧を供給する第２の制御端子を設け、前記第２の制御端子に供給する電圧による周波数の変化量の方が、前記第１の制御端子に供給する電圧による周波数の変化量より小さく設定したものである。

これにより、所定の周波数変化範囲を確保しながら、位相雑音特性を改善することができる。

以上のように本発明によれば、第３、第４のインバータの入力にそれぞれ電圧で抵抗値が変化する可変抵抗を設けるとともにこれらの可変抵抗に制御電圧を供給する第２の制御端子を設け、前記第２の制御端子に供給する電圧による周波数の変化量の方が、前記第１の制御端子に供給する電圧による周波数の変化量より小さく設定する。

このように、第１の制御端子による可変範囲を大きく設定しているので、所定の周波数の変化範囲を確保できる。また、第２の制御端子による周波数の可変範囲を小さく設定しているので、位相雑音を改善することができる。これにより、例えば選局開始時には、これら第１、第２の制御端子を用いてＰＬＬ制御すれば、第１の制御端子により高速にＰＬＬ制御することができる。さらに、ＰＬＬロックアップ後には、第２の制御端子のみを用いて低速にＰＬＬ制御することができるので、優れた位相雑音特性を得ることができる。

以上のように、所定の周波数変化範囲を確保しながら、位相雑音特性を改善できる。

以下、本発明の実施の形態について図面に基づいて説明する。

（実施の形態１）
図１は、本発明の実施の形態１におけるリング発振回路２０の回路図である。図１において、リング発振回路２０は、リング発振部２０ａと、リング発振部２０ｂと、これらリング発振部２０ａ、２０ｂの間に接続される制御部２０ｃとから構成されている。２１〜３２は入力信号を反転して出力するインバータである。

リング発振部２０ａは、インバータ２１、２２、２３が直列接続されている。すなわち、インバータ２１の出力はインバータ２２の入力に接続され、インバータ２２の出力はインバータ２３の入力に接続され、インバータ２３の出力はインバータ２１の入力に接続されている。

リング発振部２０ｂは、インバータ２４、２５、２６から構成されている。インバータ２４の出力はインバータ２５の入力に接続され、インバータ２５の出力はインバータ２６の入力に接続され、インバータ２６の出力はインバータ２４の入力に接続されている。

これらリング発振部２０ａ、２０ｂの間に接続される制御部２０ｃについて以下説明する。

インバータ２１の出力はＮチャンネルＭＯＳＦＥＴ（以下ＮＭＯＳＦＥＴという）４１のドレインに接続されている。このＮＭＯＳＦＥＴ４１のソースはインバータ２７の入力に接続されている。このインバータ２７の出力はインバータ２４の出力に接続されている。このインバータ２４の出力はＮＭＯＳＦＥＴ４２のドレインに接続されている。このＮＭＯＳＦＥＴ４２のソースはインバータ２８の入力に接続されている。このインバータ２８の出力はインバータ２２の入力に接続されている。

同様に、インバータ２２の出力はＮＭＯＳＦＥＴ４３のドレインに接続されている。このＮＭＯＳＦＥＴ４３のソースはインバータ２９の入力に接続されている。このインバータ２９の出力はインバータ２５の出力に接続されている。このインバータ２５の出力はＮＭＯＳＦＥＴ４４のドレインに接続されている。このＮＭＯＳＦＥＴ４４のソースはインバータ３０の入力に接続されている。このインバータ３０の出力はインバータ２３の入力に接続されている。

さらに同様に、インバータ２３の出力はＮＭＯＳＦＥＴ４５のドレインに接続されている。このＮＭＯＳＦＥＴ４５のソースはインバータ３１の入力に接続されている。このインバータ３１の出力はインバータ２６の出力に接続されている。このインバータ２６の出力はＮＭＯＳＦＥＴ４６のドレインに接続されている。このＮＭＯＳＦＥＴ４６のソースはインバータ３２の入力に接続されている。このインバータ３２の出力はインバータ２１の入力に接続されている。

また、インバータ２１〜３２のそれぞれの電源入力は、ともに第１の制御端子４７に接続されている。そして、ＮＭＯＳＦＥＴ４１〜４６のそれぞれのゲートは、ともに第２の制御端子４８に接続されている。

さらに、インバータ２３、２６の出力には、それぞれ増幅器４９、５０の入力が接続されている。これら増幅器４９、５０の出力は、出力端子４９ａ、５０ａにそれぞれ接続されている。

なお、ＮＭＯＳＦＥＴ４１〜４６の代わりにＰチャンネルＭＯＳＦＥＴを用いてもよい。

以上のように構成されたリング発振回路２０の発振動作について図１を用いて説明する。最初に、リング発振部２０ａの発振条件について説明する。リング発振部２０ａでは、インバータ２１の入力がインバータ２１、２２、２３で反転されてインバータ２１に戻ってくる。このインバータ２１、２２、２３で構成されるリング発振部２０ａのループ増幅度が１以上であって、リング発振部２０ａでのループ位相遅れが３６０度となる場合に発振する。このリング発振部２０ａの発振動作は、リング発振部２０ｂにおいても同様である。

これらリング発振部２０ａ、２０ｂ間を接続する制御部２０ｃのインバータ２７〜３２は、同じ特性のインバータを用いている。このため、リング発振部２０ａ、２０ｂの発振信号は、互いに差動の動作となる。この差動の動作としたリング発振回路２０の出力信号は、出力端子４９ａ、５０ａから差動の信号として出力される。

次に、リング発振回路２０の発振周波数について説明する。このリング発振回路２０の発振周波数は、インバータ２１〜２３あるいはインバータ２４〜２６を通過する場合の伝播遅延時間によって決定される。

この伝播遅延時間とは、たとえばロー（０Ｖ）からハイ（３Ｖ）に変化した信号がインバータ２１に入力され、インバータ２３からロー（０Ｖ）からハイ（３Ｖ）に変化した信号が出力されるまでの時間である。また、この伝播遅延時間は、インバータ２１〜２３あるいはインバータ２４〜２６の増幅度と、これらインバータの出力にそれぞれ接続される充放電回路により主に決定される。

なお、インバータ２１〜３２には、同じ特性のインバータを用いているので、リング発振部２０ｂと制御部２０ｃの発振周波数は、リング発振部２０ａと制御部２０ｃによる発振周波数と等しくなる。従って、リング発振回路２０の発振周波数については、リング発振部２０ａと制御部２０ｃを代表例として、以下説明する。

図２は、インバータ２１〜３２に用いているインバータの回路図である。図２において、これらインバータ２１〜３２に使用しているインバータ５７は、電圧が供給される３Ｖの電源入力６０と、この電源入力６０にドレイン５８ａが接続されたＰチャンネルＭＯＳＦＥＴ５８と、このＰチャンネルＭＯＳＦＥＴ５８のソース５８ｂがドレイン５９ａに入力されるとともにソース５９ｂがグランドに接続されたＮチャンネルＭＯＳＦＥＴ５９と、これらＰチャンネルＭＯＳＦＥＴ５８のゲート５８ｃとＮチャンネルＭＯＳＦＥＴ５９のゲート５９ｃがともに接続された入力６１と、ＰチャンネルＭＯＳＦＥＴ５８のソース５８ｂとＮチャンネルＭＯＳＦＥＴ５９のドレイン５９ａがともに接続された出力６２から構成されている。

このように構成されたインバータ５７の動作について説明する。入力６１に０Ｖの信号が入力されると、ＰチャンネルＭＯＳＦＥＴ５８がオン、ＮチャンネルＭＯＳＦＥＴ５９がオフとなり、出力６２は電源入力６０と同じ３Ｖとなる。また、入力６１に例えば電源入力６０と同じ３Ｖの電圧が入力されると、ＰチャンネルＭＯＳＦＥＴ５８がオフ、ＮチャンネルＭＯＳＦＥＴ５９がオンとなり、出力６２は０Ｖとなる。このように、入力の電圧に応じて、出力からは反転された信号が出力される。

なお、電源入力６０は、インバータ２１〜３２の電源入力にそれぞれ相当し、入力６１は、インバータ２１〜３２の入力にそれぞれ相当し、出力６２は、インバータ２１〜３２の出力にそれぞれ相当している。

図３は、各インバータ２１〜２３、２４〜２６の出力に接続されるそれぞれの充放電回路の図を示している。また、代表例として、インバータ２１の出力６５に接続される等価回路６４を表している。

この等価回路６４において、インバータ２１の出力６５とインバータ２２の入力６６との間に接続された等価等価抵抗６７は、インバータ２１の内部の抵抗である。また、入力６６とグランド間には、インバータ２２の内部容量であるコンデンサ６８が接続される。さらに、入力６６とグランド間には、ＮチャンネルＭＯＳＦＥＴ４１のドレインとソース間の等価抵抗６９とインバータ２７の入力の容量７０からなる直列接続体が接続されている。

例えば、０Ｖの信号がインバータ２１に入力されると、このインバータ２１からは３Ｖの信号が出力される。この３Ｖの信号は、等価回路６４により充電される。次に、インバータ２１に３Ｖの信号が入力されると、インバータ２１から０Ｖの信号が出力される。このインバータ２１の出力により、等価回路６４により充電された電荷が放電する。

このインバータ２１の充放電の動作は、インバータ２２〜２６においても同様である。このようにして、インバータ２１〜２３の出力での充放電時間が決定される。

このようにして、リング発振回路２０の発振周波数は、インバータ２１〜２３あるいはインバータ２４〜２６を通過する場合の伝播遅延時間によって決定される。

このリング発振回路２０の発振周波数を、リング発振部２０ａと制御部２０ｃを用いて説明する。発振条件としては、リング発振部２０ａのループ位相遅れが３６０度となる場合である。このループ位相遅れ３６０度は、インバータ２１、２２、２３による位相遅れと、これらインバータ２１、２２、２３の出力にそれぞれ接続された３個の等価回路６４による位相遅れを加えた合計とすればよい。

インバータ２１〜２３による位相遅れは、インバータ２１〜２３の奇数個から構成されているので、１８０度となる。従って、３個の等価回路６４による位相遅れは、ループ位相遅れ３６０度からリング発振部２０ａによる位相遅れ１８０度を差し引いた１８０度となる。このため、１個の等価回路６４による位相遅れは、１８０度を３で割った６０度となり、３６０度に対して６分の１となる。

例えば、リング発振回路２０の発振周波数を１ＧＨｚ（１ｎｓｅｃ）とする。この場合の等価回路６４による伝播遅延時間は、１ｎｓｅｃに６分の１を掛けた１／６ｎｓｅｃとすればよい。

一方、等価回路６４による時定数は、コンデンサ６８、７０の合成された容量値と等価抵抗６７を乗じたものである。コンデンサ６８、７０の合成された容量値を０．４ｐＦとし、等価抵抗６７の抵抗値を１５ＫΩとすると、およそ１ＧＨｚとできる。なお、説明を簡略化するために、等価抵抗６９は０Ωとしている。

このようにして、インバータ２１から２６の出力に接続される等価回路６４の時定数を変えることにより位相遅れを持たせる。この位相遅れにより、伝播遅延時間を変えることができるので、リング発振回路２０の発振周波数を変化させることが可能となる。

このリング発振回路２０の発振周波数の変化について説明する。まず、第１の制御端子４７を用いた場合のリング発振回路２０の発振周波数について、リング発振部２０ａを用いて説明する。この第１の制御端子４７に印加される電圧を大きくするとインバータ２１〜２３の各出力信号が大きくなり、後段のインバータの入力容量への充電時間が短縮される。これにより、伝播遅延時間は短くなって、発振周波数を高くすることができる。

また、この電圧を小さくするとインバータ２１〜２３の各出力信号が小さくなり、後段のインバータの入力容量への充電時間が長くなる。これにより、伝播遅延時間は長くなって、発振周波数を低くすることができる。

以上のようにして、第１の制御端子４７へ供給する電圧を変化させることによりリング発振回路２０の発振周波数を可変制御することができる。この第１の制御端子４７への電圧を変化すると、インバータ２１〜２６の増幅度を大きく変えることができる。これにより、発振周波数の変化範囲が大きくなり、所定の発振周波数の変化範囲を確保することができる。

しかしながら、発振周波数の変化範囲が大きくなると、リング発振回路２０の位相雑音は劣化する。この位相雑音の劣化に対しては、第２の制御端子４８を用いることにより、大幅に改善することができる。

以下、この第２の制御端子４８を用いた周波数の変化について、リング発振部２０ａを用いて説明する。この第２の制御端子４８への電圧を変化させることにより、ＮチャンネルＭＯＳＦＥＴ４１〜４６のゲート電圧への電圧が変化する。これにより、ＮＭＯＳＦＥＴ４１、４３、４５のドレインとソース間の等価抵抗値をそれぞれ可変することができる。

すなわち、インバータ２１、２２、２３の出力信号は、ＮＭＯＳＦＥＴ４１、４３、４５のドレインとソース間のそれぞれの等価抵抗を介して、インバータ２７、２９、３１のそれぞれの入力容量に充電される。これにより、インバータ２１、２２、２３のそれぞれの伝播遅延時間を変化させることができる。リング発振部２０ｂについても、リング発振部２０ａと同様である。

このようにして、第１の制御端子４７への電圧を変化させることにより、リング発振回路２０の発振周波数を大幅に変化することができるので、ＰＬＬを用いた高速制御が可能となる。一方、第２の制御端子４８への電圧を変化させることにより、リング発振回路２０の発振周波数を微小に変化することができるので、ＰＬＬを用いた小さい位相雑音における低速制御が可能となる。

図４は、第１の制御端子４７、第２の制御端子４８の電圧変化による周波数変化の図である。図４において、横軸７２は制御電圧（Ｖ）を示し、縦軸７３は周波数（ＭＨｚ）を表している。特性７４は、第１の制御端子４７に印加した電圧に対する周波数である。

例えば、第１の制御端子４７への電圧を０．５〜２．５Ｖとすることにより、２００ＭＨｚ可変できる。すなわち、周波数感度は、１００ＭＨｚ／Ｖとなる。特性７５は、第２の制御端子４８に印加した電圧に対する周波数である。

例えば、第２の制御端子４８への電圧を０．５〜２．５Ｖとすることにより、５０ＭＨｚ可変できる。すなわち、周波数感度は、２５ＭＨｚ／Ｖとなる。

このように、第２の制御端子４８による電圧に対する周波数の変化は、第１の制御端子４７による電圧に対する周波数の変化より略４分の１の微小変化とできる。この第２の制御端子４８による周波数感度は、ＮＭＯＳＦＥＴ４１〜４６のドレインとソース間の内部抵抗により変わるものである。

一般的に、ＰＬＬ制御された発振器において、電圧に対する周波数の変化量である周波数感度を小さくすると、発振器の位相雑音を小さくできる。従って、低い周波数感度とできる第２の制御端子４８を用いて周波数を変化することにより、リング発振回路２０の位相雑音を小さくできる。

なお、ＮチャンネルＭＯＳＦＥＴ４１〜４６のドレインに直列に抵抗７１（図示せず。）をそれぞれ挿入してもよい。この場合には、ＮチャンネルＭＯＳＦＥＴ４１〜４６のドレインとソース間の等価抵抗６９の変化による周波数変化量は、抵抗７１を挿入することによりさらに小さく設定できる。この抵抗７１の値を選ぶことにより、第２の制御端子４８による周波数可変量を最適化できる。これにより、リング発振回路２０の位相雑音を用途に応じてさらに最適化できる。

以上のように、リング発振回路２０では、第１の制御端子４７による可変範囲を大きく設定し、第２の制御端子４８による可変範囲を小さく設定している。このリング発振回路２０の発振周波数は、ＰＬＬ（フェイズロックドループ）により制御できる。このＰＬＬ制御の開始時には、周波数を大きく可変できる第１の制御端子４７を用いる。さらに、ＰＬＬロックアップ後には、周波数を小さく可変できる第２の制御端子４８のみを用いる。なお、ＰＬＬ制御の開始時には、第１の制御端子４７、第２の制御端子４８の両方を用いてもよい。

これにより、ＰＬＬ制御開始時に周波数変化範囲を大きくして高速動作とし、受信時に低速動作として優れた位相雑音特性とできるリング発振回路を実現できる。

（実施の形態２）
図５は、実施形態２における高周波受信装置のブロック図である。この実施形態２における高周波受信装置は、実施の形態１のリング発振回路２０を用いた高周波受信装置２００のブロック図である。この高周波受信装置２００で受信する信号として、例えばＩＳＤＢＴのデジタル信号の場合について説明する。

なお、図５で使用した部品について、図１と同じものについては同一の番号を付して説明を簡略化している。

図５において、高周波受信装置２００は、高周波受信部２０１とＰＬＬ発振回路２０２とから構成されている。高周波受信部２０１は、アンテナ２００ａに接続されるアンテナ端子２０１ａと、このアンテナ端子２０１ａに入力が接続されたフィルタ２０３と、このフィルタ２０３の出力が接続された増幅器２０４と、この増幅器２０４の出力が一方の入力に接続される混合器２０５と、この混合器２０５の出力が入力に接続されたフィルタ２０６と、このフィルタ２０６の出力が接続された増幅器２０７と、この増幅器２０７の出力が接続された復調回路２０８と、この復調回路２０８の出力２０８ａからの復調信号が供給される出力端子２０９とから構成されている。

また、ＰＬＬ発振回路２０２は、リング発振回路２０の出力端子４９ａ、５０ａの少なくとも一方が入力２１８ａに接続されたプログラマブルデバイダ２１８と、基準発振器２１６と、この基準発振器２１６の出力が接続されるとともに分周可能な分周器２１７と、この分周器２１７の出力が一方の入力に接続されるとともに他方の入力にはプログラマブルデバイダ２１８の出力が接続された位相比較器２１９と、この位相比較器２１９の一方の出力が接続されたチャージポンプ２２０と、このチャージポンプ２２０の出力が入力２２３ａに接続されたＰＬＬ選択回路２２３と、このＰＬＬ選択回路２２３の出力２２３ｂ、２２３ｃが第１の制御端子４７、第２の制御端子４８にそれぞれ接続されたリング発振回路２０と、ＰＬＬ選択回路２２３の入力２２３ｄを介して制御信号を供給するスイッチ制御回路２２７とから構成されている。

さらに、リング発振回路２０の出力端子４９ａ、５０ａは、混合器２０５の他方の入力に接続する。また、スイッチ制御回路２２７の一方の入力には、位相比較器２１９の他方の出力から供給されるロックディテクタ信号が供給され、他方の入力には、復調回路２０８の出力２０８ａから出力される復調信号が供給されている。

また、ＰＬＬ選択回路２２３は、入力２２３ａと出力２２３ｂとの間に接続された電子スイッチ２３１と、入力２２３ａとグランド間に接続された抵抗２３４とコンデンサ２３５からなる直列接続体２３６と、出力２２３ｂとグランド間に接続されたコンデンサ２３７と、出力２２３ｃとグランド間に接続されたコンデンサ２３８とから構成され、入力２２３ａと出力２２３ｃとは直接接続されている。

そして、ＰＬＬ発振回路２０２を制御するための選局データが、選局制御回路２３０から供給されている。この選局制御回路２３０からの制御信号により、分周器２１７とプログラマブルデバイダ２１８とチャージポンプ２２０とスイッチ制御回路２２７が制御される。

以上のように構成された高周波受信装置２００の動作について以下説明する。アンテナ２００ａに入力された高周波信号は、フィルタ２０３にて妨害信号が除去され、さらに増幅器２０４により利得制御される。この増幅器２０４の出力信号とリング発振回路２０の出力信号とが混合器２０５に入力される。この混合器２０５からの周波数変換された出力信号は、フィルタ２０６によって不要成分が除去され、増幅器２０７によって利得制御される。この増幅器２０７の出力信号は、復調回路２０８に入力される。この復調回路２０８により信号処理された復調信号は、出力端子２０９から出力される。

次に、ＰＬＬ発振回路２０２の動作を説明する。リング発振回路２０からの出力は、プログラマブルデバイダ２１８により分周される。また、基準発振器２１６からの出力は、分周器２１７により分周される。これらプログラマブルデバイダ２１８による分周周波数と分周器２１７からの分周周波数とが位相比較器２１９で比較される。この位相比較器２１９の出力信号は、チャージポンプ２２０に供給される。このチャージポンプ２２０の出力は、ＰＬＬ選択回路２２３を介して第１の制御端子４７、第２の制御端子４８に供給されている。

例えば、ＰＬＬ選択回路２２３のスイッチ２３１が短絡されている場合には、第１の制御端子４７、第２の制御端子４８には、抵抗２３４とコンデンサ２３５からなる直列接続体２３６とコンデンサ２３７、２３８からなるローパスフィルタで平滑化された出力が供給される。

そして、ＰＬＬ選択回路２２３のスイッチ２３１が開放されている場合には、第１の制御端子４７には、コンデンサ２３７のみが接続されている。第２の制御端子４８には、直列接続体２３６とコンデンサ２３８からなるローパスフィルタで平滑化された出力が供給される。

図６は、デジタル復調信号２４９に対しての、各部の電圧のタイミングチャートである。図６において、復調信号２４９は、時間２４８とともに復調回路２０８から出力される復調信号である。動作２５０は、スイッチ２３１の動作状態を示しており、下線部をオフとし、上線部をオンとしている。制御電圧２５２、２５４は、スイッチ２３１をオンオフ制御した場合におけるそれぞれ第１、第２の制御端子４７、４８に現れる制御電圧である。

復調信号２４９は、選局前のノイズ信号２４９ａ、復調された有効シンボル２４９ｂ、２４９ｃと、これら有効シンボル２４９ｂ、２４９ｃの間に設けられたガードインターバル２４９ｄから構成されている。

この有効シンボル２４９ｃの長さを有効シンボル長２４９ｅとし、ガードインターバル２４９ｄの期間をガードインターバル期間２４９ｆとしている。これら有効シンボル長２４９ｅとガードインターバル期間２４９ｆを加えてシンボル長２４９ｇとしている。

スイッチ２３１は、動作２５０に示すようにスイッチ制御回路２２７により制御される。例えば、時間２５０ａで選局が開始され、時間２５０ｂにおいて選局動作が完了した場合を説明する。この時間２５０ａ〜２５０ｂでは、スイッチ２３１は、動作２５０ｃで示すように短絡状態となる。

この動作２５０ｃで示すスイッチ２３１の短絡状態においては、リング発振回路２０は、第１、第２の制御端子４７、４８の電圧により周波数制御される。この場合、第１の制御端子４７の制御電圧２５２による周波数感度が、第２の制御端子４８の制御電圧２５４による周波数感度より大きい。このため、第１の制御端子４７の制御電圧２５２による周波数制御が支配的となるので、短時間での選局が可能となる。

この選局動作により、第１の制御端子４７の制御電圧２５２は、制御電圧２５２ａに示すように、電圧０Ｖから所定の電圧２５２ｂとなって選局が完了する。同様に、第２の制御端子４８の制御電圧２５４は、制御電圧２５４ａに示すように、電圧０Ｖから所定の電圧２５４ｂとなって選局が完了する。これにより、復調信号２４９は、選局完了前のノイズ信号２４９ａからシンボル２４９ｂとなる。

この選局が完了すると、位相比較器２１９から出力されるロックディテクタ信号が、スイッチ制御回路２２７に入力される。このスイッチ制御回路２２７により、スイッチ２３１は動作２５０ｄに示すように開放状態とされる。

この動作２５０ｄの開放状態においては、周波数感度の小さい第２の制御端子４８の制御電圧２５４ｃによりリング発振回路２０は周波数制御される。一方、第１の制御端子４７の制御電圧２５２は、制御電圧２５２ｃに示すように、コンデンサ２３７の電荷が放電するので、徐々に電圧が小さくなる。この制御電圧２５２ｃの電圧低下により発振周波数は小さくなる。これを補うために、制御電圧２５４は、制御電圧２５４ｃに示すように電圧が大きくなる。このように、リング発振回路２０は、周波数感度が小さい第２の制御端子４８により周波数制御されるので、位相雑音が小さくなる。

さらに、ガードインターバル２４９ｄが出力されるガイドインターバル期間２４９ｆでは、スイッチ制御回路２２７により、スイッチ２３１は、動作２５０ｅで示すように短絡状態とされる。これにより、リング発振回路２０は、第１、第２の制御端子４７、４８によって周波数制御される。

これにより、制御電圧２５２ｃの小さくなった電圧を所定の電圧２５２ｂにすることができる。そして、制御電圧２５４ｃの大きくなった電圧は、所定の電圧２５４ｂとなる。

この場合、周波数感度が大きい第１の制御端子４７による周波数制御が支配的となるので、短時間での選局動作が可能となるが、ガードインターバル期間２４９ｆ内であるので、受信状態には影響がない。

そして、ガードインターバル期間２４９ｆの終了とともに、スイッチ２３１を開放状態とする。これにより、リング発振回路２０は、第２の制御端子４８の制御電圧２５４により周波数制御される。一方、第１の制御端子４７の制御電圧２５２は、制御電圧２５２ｄに示すように、時間経過とともに電圧が低下していく。この制御電圧２５２ｄの電圧低下により発振周波数は小さくなる。これを補うために、第２の制御端子４８の制御電圧２５４は、制御電圧２５４ｄに示すように時間経過とともに電圧が上昇する。

このようにして、有効シンボル２４９ｂ、２４９ｃが出力されている期間では、スイッチ２３１を開放状態とすることにより、リング発振回路２０は第２の制御端子４８により周波数制御される。この第２の制御端子４８による周波数感度は、小さく設定しているので、リング発振回路２０の位相雑音を小さくできる。一方、第１の制御端子４７には、チャージポンプ２２０の出力が接続されず、コンデンサ２３７に充電された電圧が印加されるので、位相雑音は抑圧される。

以上のように、高周波受信装置２００を用いて高周波信号を受信する場合には、復調回路２０８からの復調信号２４９に基づいて、リング発振回路２０の周波数制御を行う。

このリング発振回路２０では、第１の制御端子４７による可変範囲を大きく設定し、第２の制御端子４８による可変範囲を小さく設定している。従って、時間２５０ａ〜２５０ｂで示す選局時あるいはガードインターバル期間２４９ｆの時には、リング発振回路２０の第１の制御端子４７、第２の制御端子４８を共に用いるので、高速の周波数制御を行うことができる。また、有効シンボル２４９ｂ、２４９ｃを受信時には、リング発振回路２０の第２の制御端子４８のみを用いるので、低速の周波数制御を行うことができる。

これにより、有効シンボル２４９ｂ、２４９ｃを受信する期間中は、混合器２０５に入力される発振信号の位相雑音を小さくできるので、受信感度の優れた高周波受信装置２００を実現することができる。

なお、スイッチ２３１に並列に抵抗２３１ａ（図示せず）を接続してもよい。この場合には、スイッチ２３１をオフとしたときに抵抗２３１ａが接続されることになる。この抵抗２３１ａの抵抗値を選ぶことにより、制御電圧２５２ｃ、２５２ｄの電圧低下を小さくできる。従って、ガードインターバル期間２４９ｆあるいは同期信号の期間がより短い場合であっても、位相雑音の少ない周波数制御が可能となる。

さらに、ＩＳＤＢＴのデジタル信号を受信する場合について説明したが、ＤＶＢＨのデジタル信号を受信する場合においても同様である。すなわち、ＩＳＤＢＴのガードインターバル期間２４９ｆの代わりにＤＶＢＨのタイムスライシングの無信号期間とすればよい。

さらにまた、アナログ信号を受信する場合においても同様である。すなわち、デジタル信号でのガードインターバル期間２４９ｆの代わりにアナログ信号の同期信号の期間を用いればよい。

本発明のリング発振回路は、所定の周波数変化範囲を確保しながら、優れた位相雑音特性を有するものである。従って、高周波受信装置の発振回路に適用することができる。

本発明の実施の形態１におけるリング発振回路のブロック図 同、電圧制御型ＣＭＯＳインバータの回路図 同、インバータの出力に接続される充放電等価回路図 同、制御端子への電圧変化に対する周波数変化の特性図 本発明の実施の形態２における高周波受信装置のブロック図 同、各部の電圧タイミングチャート 従来のリング発振回路のブロック図

符号の説明

２０ リング発振回路
２０ａ リング発振部
２０ｂ リング発振部
２０ｃ 制御部
２１ インバータ
２２ インバータ
２３ インバータ
２４ インバータ
２５ インバータ
２６ インバータ
２７ インバータ
２８ インバータ
２９ インバータ
３０ インバータ
３１ インバータ
３２ インバータ
４１ ＮＭＯＳＦＥＴ
４２ ＮＭＯＳＦＥＴ
４３ ＮＭＯＳＦＥＴ
４４ ＮＭＯＳＦＥＴ
４５ ＮＭＯＳＦＥＴ
４６ ＮＭＯＳＦＥＴ
４７ 第１の制御端子
４８ 第２の制御端子

Claims (8)

1. 複数の第１のインバータがリング状に直列接続された第１のリング発振回路と、この第１のリング発振回路に対応する複数の第２のインバータがリング状に直列接続された第２のリング発振回路と、それぞれ対応する前記第１、第２のインバータの出力間に前記第１のインバータ側を入力として接続された第３のインバータと、それぞれ対応する前記第１、第２のインバータの出力間に前記第２のインバータ側を入力として接続された第４のインバータと、前記第１、第２のインバータに制御電圧を供給する第１の制御端子とを備え、前記第３、第４のインバータの入力にそれぞれ電圧で抵抗値が変化する可変抵抗を設けるとともにこれらの可変抵抗に制御電圧を供給する第２の制御端子を設け、前記第２の制御端子に供給する電圧による周波数の変化量の方が、前記第１の制御端子に供給する電圧による周波数の変化量より小さく設定したリング発振回路。
2. 可変抵抗として、ゲート端子が第２の制御端子に接続されたＭＯＳＦＥＴを用いた請求項１に記載のリング発振回路。
3. 可変抵抗にシリーズに固定抵抗を挿入することにより、第２の制御端子に供給する電圧による周波数の変化量を小さく設定した請求項１に記載のリング発振回路。
4. 請求項１に記載のリング発振回路と、このリング発振回路から出力される発振信号が一方の入力に接続されるとともに他方の入力には基準発振器が接続された位相比較器と、この位相比較器からの出力が接続されたチャージポンプ回路と、このチャージポンプ回路の出力と前記リング発振器の第１の制御端子との間に接続されたスイッチと、前記第１、第２の制御端子とグランド間にそれぞれ接続された第１、第２のコンデンサと、前記リング発振回路の発振周波数を制御する選局データが入力されるＰＬＬ制御端子とからなるＰＬＬ発振回路であって、前記スイッチを短絡することにより前記リング発振回路の発振周波数を高速にＰＬＬ制御し、前記スイッチを開放することにより前記リング発振回路の発振周波数を低速にＰＬＬ制御するＰＬＬ発振回路。
5. スイッチに対して並列に抵抗を接続し、前記スイッチの開放状態において、前記抵抗により第１の制御端子の電圧低下を緩和することにより、リング発振回路の周波数制御を短時間に行うことができる請求項４記載のＰＬＬ発振回路。
6. 請求項４に記載のＰＬＬ発振回路からの発振信号が一方の入力に供給される混合器と、この混合器の他方の入力に高周波信号が入力される入力端子と、前記混合器から出力される希望信号が供給される復調回路とが設けられた高周波受信装置であって、前記復調回路からの復調信号がスイッチ制御回路に供給されてスイッチの制御が行われることにより、選局開始時あるいはガードインターバル期間中は前記スイッチを短絡して、前記リング発振回路の発振周波数を制御し、有効シンボルを受信時には前記スイッチを開放して前記リング発振回路の発振周波数を制御する高周波受信装置。
7. ガードインターバル期間の代わりにタイムスライシングの無信号期間を用いた請求項６に記載の高周波受信装置。
8. ガードインターバル期間の代わりに同期信号期間を用いた請求項６に記載の高周波受信装置。

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