JP2008304255A - 半導体装置 - Google Patents

Abstract

【課題】測定に係わるノイズの影響を軽減し、制御電圧の測定精度向上させることが出来る。
【解決手段】ＰＬＬ回路１５と、ボルテージフォロワ１９と、出力端子２３と、を備え、ＰＬＬ回路１５中の電圧制御発振回路の制御電圧Ｖ１をボルテージフォロワ１９を介して出力端子２３に出力する。
【選択図】図１

Description

本発明は、半導体装置に関し、特にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：フェーズ・ロック・ループ）回路を内蔵する半導体装置に関する。

最近の半導体装置には、ＰＬＬ回路が複数個搭載されるものも多い。このような半導体装置において、回路の高速動作を要求される場合、搭載するＰＬＬ回路の特性がチップの品質を大きく左右する。ＰＬＬ回路の重要な特性のひとつであるＶ−Ｆ特性（ＶＣＯ（電圧制御発振器）制御電圧−発振周波数特性）は、ＶＣＯ制御電圧を測定することで確認することができる。このようなＰＬＬ回路の測定技術が、特許文献１において開示されている。

図１６は、特許文献１に記載されている位相同期発振器の伝達特性測定装置の構成を示すブロック図である。図１６において、低周波発振器（ＯＳＣ）１０１は、測定しようとする伝達特性の周波数を出力するものであり、この出力信号を電圧制御発振器（ＶＣＯ）１０２に出力する。電圧制御発振器１０２の出力は、位相同期発振器１０３に入力される。位相同期発振器１０３は、位相比較回路（ＣＯＭＰ）１０４、ループフィルタ回路（ＦＩＬ）１０５、電圧制御発振器（ＶＣＯ）１０６を含んで同期ループを構成しており、電圧制御発振器１０６の出力を位相同期発振器出力として取り出す。

この位相同期発振器１０３の伝達特性の測定は、低周波発振器１０１の出力すなわち電圧制御発振器１０２の制御信号と、位相同期発振器１０３のループフィルタ回路１０５の出力すなわち電圧制御発振器１０６の制御信号とを、測定器１０７に入力して行う。測定器１０７は、電圧制御発振器１０２、１０６の制御信号の振幅と位相の比とを測定して位相同期発振器１０３の伝達特性を測定する。

特開昭６３−２１０７８４号公報

ところで、図１６において、電圧制御発振器１０６の制御電圧を測定する際に、ループフィルタ回路１０５から測定器１０７に至るまでの配線あるいは測定器１０７の接続点の近くにクロック信号やデータ信号などの交流信号の配線が存在すると、この交流信号によって制御信号にノイズがのってしまう。その結果、電圧制御発振器１０６の発振周波数が変動し、位相同期発振器１０３の出力信号が変動することでジッタが発生して測定精度を悪化させる虞がある。

本発明の１つのアスペクトに係る半導体装置は、ＰＬＬ回路と、バッファ増幅器と、出力端子と、を備え、ＰＬＬ回路中の電圧制御発振回路の制御電圧をバッファ増幅器を介して出力端子に出力する。

本発明によれば、電圧制御発振回路の制御電圧をバッファ増幅器を介して出力端子に出力するので、測定に係るノイズの影響を軽減し、制御電圧の測定精度を向上させることができる。

本発明の実施形態に係る半導体装置は、ＰＬＬ回路と、バッファ増幅器と、出力端子と、を備える。ＰＬＬ回路は、内蔵する電圧制御発振回路の制御電圧をバッファ増幅器を介して出力端子に出力する。

また、半導体装置は、入力端子を備え、バッファ増幅器と出力端子との間に比較器をさらに備え、比較器は、一方の入力端をバッファ増幅器に接続し、他方の入力端を入力端子に接続し、出力端を出力端子に接続するようにしてもよい。

さらに、半導体装置は、シリアルデータ信号の信号レベルの判定基準となる電圧を発生する電圧発生回路と、テストモードではバッファ増幅器の出力を比較器の一方の入力端に接続し、通常モードでは電圧発生回路の出力を比較器の一方の入力端に接続するように切り替え動作を行うスイッチ回路と、をさらに備え、入力端子は、シリアルデータ信号を入力する端子であってもよい。

また、半導体装置において、バッファ増幅器は、外部から利得調整可能となるように構成されてもよい。

さらに、半導体装置において、バッファ増幅器は、通常モードでは利得が一定に設定され、テストモードでは利得調整可能とされてもよい。

また、半導体装置において、バッファ増幅器は、通常モード時の利得に対しテストモード時の利得が大きくなるように設定されてもよい。

さらに、半導体装置において、バッファ増幅器は、電圧制御発振回路の制御入力端子に入力端を接続してもよい。

また、半導体装置において、ＰＬＬ回路は、電圧制御発振回路の制御入力端子と接地間に、第１の容量素子と抵抗素子との直列回路に第２の容量素子を並列に接続するフィルタ回路を備え、バッファ増幅器は、電圧制御発振回路の制御入力端子の代わりに、一端が接地される第１の容量素子の他端に入力端を接続してもよい。

以上のような半導体装置によれば、ＰＬＬ回路中の電圧制御発振回路の制御電圧をバッファ増幅器を介して出力端子に出力する。したがって、測定に係るノイズの影響を受けずに制御電圧を測定することができる。この場合、バッファ増幅器が存在するのでＰＬＬ回路の特性に影響を与えずに測定することができる。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置１１は、シリアルデータ転送用の装置であって、ドライバ１２、シリアライザ１３、内部回路１４、ＰＬＬ回路１５、レギュレータ１６、レシーバ１７、デシリアライザ１８、ボルテージフォロワ１９、データ出力端子２１ａ、２１ｂ、クロック入力端子２２、出力端子２３、データ入力端子２４ａ、２４ｂを備える。

ＰＬＬ回路１５は、クロック入力端子２２に供給されるクロック信号を入力して逓倍し、シリアルデータ変換用の基準クロック信号としてシリアライザ１３およびデシリアライザ１８に出力する。ボルテージフォロワ１９は、ＰＬＬ回路１５の内部のＶＣＯ制御電圧信号Ｖ１をバファリングして出力端子２３から出力する。

内部回路１４から出力される送信データは、シリアライザ１３によって送信シリアルデータに変換される。変換された送信シリアルデータは、ドライバ１２によって差動の送信シリアルデータ信号とされ、データ出力端子２１ａ、２１ｂから外部に出力される。

外部からデータ入力端子２４ａ、２４ｂに供給される差動の受信シリアルデータ信号は、レギュレータ１６の出力電圧を参照電圧としてレシーバ１７によって受信シリアルデータに変換され、デシリアライザ１８に出力される。デシリアライザ１８は、受信シリアルデータを受信データに変換し、内部回路１４に出力する。

次に、ＰＬＬ回路１５のＶ−Ｆ特性の測定方法の例を説明する。ここでは、ＰＬＬ回路１５の逓倍率をＮ、ＰＬＬ回路１５のＶＣＯの最低発振周波数をＦｍｉｎ、最高発振周波数をＦｍａｘとする。

（１）クロック入力端子２２にＦｍｉｎ／Ｎ以下となるクロック信号を入力し、出力端子２３におけるＶＣＯ制御信号の電圧（Ｖ）を測定する。同時にＶＣＯの発振周波数も測定する。

（２）クロック信号の周波数を徐々に上げ、Ｆｍａｘ／Ｎ以上となるまでＶＣＯ制御信号の電圧（Ｖ）と発振周波数の測定を繰り返す。

以上のような測定によって図２に示すようなＶ−Ｆ特性を得ることができる。

以上のような構成の半導体装置１１において、ＶＣＯ制御信号Ｖ１は、一度ボルテージフォロワ１９でバファリングされて出力端子２３から出力される。したがって、出力端子２３にノイズが加わった場合であってもＶＣＯ制御信号Ｖ１は、ノイズによる変動を受けず、ＰＬＬ回路１５の特性に影響を及ぼすことがない。

図３は、本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。図３において、図１と同一の符号は同一物を示し、その説明を省略する。実施例１からの変更点は、図１におけるボルテージフォロワ１９および出力端子２３を削除し、ＰＬＬ回路１５のＶＣＯ制御信号Ｖ１（以下、単に制御信号Ｖ１という）を受信部（レシーバ）１７ａに出力する。以下、ＰＬＬ回路１５、受信部１７ａなどの半導体装置の主要部について説明する。

図４は、本発明の第２の実施例に係る半導体装置の主要部の回路図である。始めにＰＬＬ回路１５について説明する。ＰＬＬ回路１５は、ＶＣＯ（電圧制御発振器）３１、分周器３２、ＰＦＤ（位相周波数比較器）３３、チャージポンプ３４、フィルタ３５を備える。

ＰＦＤ３３は、クロック入力端子２２に供給されるクロック信号ＣＬＫＲＥＦと分周器３２の出力信号ＣＬＫＢとの位相および周波数を比較し、比較結果に応じてＵＰ信号またはＤＯＷＮ信号をチャージポンプ３４に出力する。すなわち、出力信号ＣＬＫＢが基準クロックＣＬＫ＿ＲＥＦに対して周波数が遅い場合、または位相が遅れている場合に、ＵＰ信号を出力し、逆に基準クロックＣＬＫ＿ＲＥＦに対して周波数が早い場合、または位相が進んでいる場合に、ＤＯＷＮ信号を出力する。

チャージポンプ３４は、入力されたＵＰ信号とＤＯＷＮ信号に応じてそれぞれ電流を吐き出す、または引き込むように動作し、これらの電流はフィルタ３５で充放電され、ＶＣＯ３１の制御電圧Ｖ１を生成する。フィルタ３５は、容量素子Ｃ１と抵抗素子Ｒ１との直列回路に容量素子Ｃ２を並列に接続し、容量素子Ｃ１、Ｃ２の一端を接地するような構成とする。

ＶＣＯ３１は、制御電圧Ｖ１に対応した周波数で発振し、発振信号ＣＬＫＡがシリアライザ１３、デシリアライザ１８および分周器３２に出力される。

分周器３２は、発振信号ＣＬＫＡを分周して分周された出力信号ＣＬＫＢとしてＰＦＤ３３に出力する。

以上のような構成のＰＬＬ１５は、内部で帰還回路を形成している。したがって、クロック信号ＣＬＫＲＥＦと分周器３２の出力信号ＣＬＫＢとの周波数および位相が一致したところでＶＣＯ制御電圧Ｖ１は安定する。

次に、受信部１７ａについて説明する。

スイッチＳＷ１は、チャージポンプ３４の出力（フィルタ３５またはＶＣＯ３１の入力）とレギュレータ１６の出力を切り替えてアンプ４３の＋側入力に与える。なお、スイッチＳＷ１の切替信号は、テスト回路５０から入力端子２５を介して与えられる。

アンプ４３は、出力を抵抗ストリング４４の一端および抵抗素子Ｒ１２の一端に接続する。また、−側入力を抵抗素子Ｒ１２の他端およびスイッチＳＷ２を介して抵抗素子Ｒ１１の一端に接続する。抵抗素子Ｒ１１の他端は、接地される。

スイッチＳＷ２は、テスト回路５０から入力端子２６を介して与えられる制御信号によってオンオフされ、アンプ４３の−側の入力を抵抗素子Ｒ１１を介してＧＮＤと接続するか開放するかを切り替える。スイッチＳＷ２がオフの場合は、アンプ４３の出力と−側の入力が抵抗素子Ｒ１２を介して接続されているので、アンプ４３はボルテージフォロワとして動作する。またスイッチＳＷ２がオンの場合、アンプ４３は非反転増幅器となり、その増幅率Ｎは、Ｎ＝（Ｒ１１＋Ｒ１２）／Ｒ１１で表される。

抵抗ストリング４４は、接地側から抵抗素子Ｒａ、Ｒｂ、Ｒｃが順に直列接続される構成とされ、抵抗素子Ｒｃの一端がアンプ４３の出力に接続される。

コンパレータ４６は、−側入力を抵抗素子Ｒｂ、Ｒｃの接続ノードに接続し、＋側入力を入力端子２４ａに接続し、出力を論理和回路４１の一方の入力端に接続する。

コンパレータ４７は、−側入力を入力端子２４ｂに接続し、＋側入力を抵抗素子Ｒａ、Ｒｂの接続ノードに接続し、出力を論理和回路４１の他方の入力端に接続する。

コンパレータ４８は、−側入力を入力端子２４ａに接続し、＋側入力を抵抗素子Ｒｂ、Ｒｃの接続ノードに接続し、出力を論理和回路４２の一方の入力端に接続する。

コンパレータ４９は、−側入力を抵抗素子Ｒａ、Ｒｂの接続ノードに接続し、＋側入力を入力端子２４ｂに接続し、出力を論理和回路４２の他方の入力端に接続する。

論理和回路４１は、出力信号を端子２７を介してテスト回路５１に出力すると共にデシリアライザ１８に出力する。

論理和回路４２は、出力信号を端子２８を介してテスト回路５１に出力すると共にデシリアライザ１８に出力する。

入力端子２４ａ、２４ｂから入力されたシリアルデータ（差動データ）は、レシーバ４５に内蔵の４つのコンパレータ４６、４７、４８、４９でスレッショルド電圧Ｖ３（抵抗素子Ｒｂ、Ｒｃの接続ノードの電圧）とＶ４（抵抗素子Ｒａ、Ｒｂの接続ノードの電圧）と比較される。出力端子２７、２８は、レシーバ４５の出力端子であって、出力端子２７は、コンパレータ４６、４７の比較結果の論理和を出力する。また、出力端子２８は、コンパレータ４８、４９の比較結果の論理和を出力する。論理和回路４１、４２の出力は、デシリアライザ１８とＬＳＩテスト時のテスト回路（出力制御）５１へと接続される。ここでテスト回路（出力制御）５１は、論理和回路４１、４２の信号をテスト出力信号５２としてＬＳＩ外部へ出力する。

入力端子２５、２６は、ＬＳＩテスト時にテスト回路（入力制御）５０から入力されるテスト制御信号の入力端子であり、それぞれスイッチＳＷ１とスイッチＳＷ２を制御する。スイッチＳＷ１は、ａ側に接続するとアンプ４３の＋側の入力信号をＶＣＯ制御信号Ｖ１とし、ｂ側に接続するとレギュレータ１６の出力する定電圧Ｖｒｅｇに切り替える。

以上のような構成において、通常動作時に、スイッチＳＷ１をｂ側に接続し、スイッチＳＷ２をオフとする。したがって、アンプ４３は、ボルテージフォロワとして動作し、レギュレータ１６が出力する定電圧Ｖｒｅｇをそのまま抵抗ストリング４４の一端に伝える（Ｖｒｅｇ＝Ｖ２）。抵抗ストリング４４は、電圧Ｖ２を分圧してレシーバ４５中のコンパレータのスレッショルド電圧となるＶ３とＶ４を生成する。

次に、ＶＣＯ制御電圧測定時の動作について説明する。測定時には、入力端子２５からスイッチＳＷ１をａ側に接続する信号を入力してアンプ４３の入力電圧をレギュレータ１６の定電圧Ｖｒｅｇから制御電圧Ｖ１へと切り替える。

また、入力端子２６の信号によってスイッチＳＷ２がオフまたはオンすることで、アンプ４３は、ボルテージフォロワまたはＮ倍の非反転増幅器へ切り替わる。すなわち、
ＳＷ２がオフの場合、
Ｖ２＝Ｖ１
ＳＷ２がオンの場合、
Ｖ２＝Ｎ×Ｖ１
となる。

この時、レシーバ４５のスレッショルド電圧Ｖ３、Ｖ４は、
ＳＷ２がオフの場合、
Ｖ３＝（Ｒａ＋Ｒｂ）×Ｖ１／（Ｒａ＋Ｒｂ＋Ｒｃ）−−−式（１）
ＳＷ２がオンの場合、
Ｖ３＝（Ｒａ＋Ｒｂ）×Ｎ×Ｖ１／（Ｒａ＋Ｒｂ＋Ｒｃ）−−−式（２）
となる。また、スレッショルド電圧Ｖ４は、
ＳＷ２がオフの場合、
Ｖ４＝Ｒａ×Ｖ１／（Ｒａ＋Ｒｂ＋Ｒｃ）
ＳＷ２がオンの場合、
Ｖ４＝Ｒａ×Ｎ×Ｖ１／（Ｒａ＋Ｒｂ＋Ｒｃ）
となる。

ＶＣＯ制御電圧測定は、レシーバ４５に内蔵の４つのコンパレータの１つを用いて行われる。ここではコンパレータ４６を用いた場合について説明する。

図５は、入力端子２４ａに与えられる信号Ｖｉｎの変化を示す図である。
（１）時間と共に増大する図５に示すような信号Ｖｉｎを入力端子２４ａに印加する。
（２）コンパレータ４６は、ＶｉｎとＶ３とを比較し、Ｖｉｎ≧Ｖ３となったときにハイレベル信号を出力し、出力端子２７の出力信号（テスト出力信号５２も同様）が立ち上がる。この時の電圧を観測することで、コンパレータ４６のスレッショルド電圧Ｖ３が測定される。
（３）式（１）、（２）により、制御電圧Ｖ１は、Ｖ３から以下のように求めることができる。
ＳＷ２がオフの場合、
Ｖ１＝（Ｒａ＋Ｒｂ＋Ｒｃ）×Ｖ３／（Ｒａ＋Ｒｂ）−−−式（３）
ＳＷ２がオンの場合、
Ｖ１＝（Ｒａ＋Ｒｂ＋Ｒｃ）×Ｖ３／Ｎ／（Ｒａ＋Ｒｂ）−−−式（４）

次に、テスト時のスイッチＳＷ２のオンオフとＮ倍非反転増幅器の倍率の設定方法について説明する。ここでは、図４に示すようにＰＬＬ１５の電源電圧をＶＤＤ１とし、アンプ４３と抵抗ストリング４４とレシーバ４５を含む受信部１７ａの電源電圧をＶＤＤ２（≧ＶＤＤ１）とする。Ｖ１は、０〜ＶＤＤ１の範囲で変化するのでＶＤＤ１とＶＤＤ２の関係から、例えば以下のように設定してスレッショルド電圧Ｖ３をコンパレータ４６、４７、４８、４９が十分に動作する電圧レベルに切り替えればよい。

（１）ＶＤＤ１＝ＶＤＤ２の場合、
スイッチＳＷ２をオフにし、アンプ４３をボルテージフォロワとして使用する。

図６にＶ１、Ｖ２、Ｖ３とコンパレータの動作範囲の関係を示す。Ｖ１とコンパレータの動作範囲が同一であるため、抵抗ストリング４４で分圧されたＶ３でも問題なくコンパレータが動作することができる。

（２）ＶＤＤ１＜ＶＤＤ２の場合、
ＳＷ２をオンし、Ｒ１１とＲ１２の関係を、
ＶＤＤ２／ＶＤＤ１≧（Ｒ１１＋Ｒ１２）／Ｒ１１＝Ｎ −−−式（５）
とし、アンプ４３をＮ倍の非反転増幅器として使用する。

図７にＶ１、Ｖ２、Ｖ３とコンパレータの動作範囲の関係を示す。Ｖ１の動作範囲は、コンパレータの動作範囲に比べ小さい。そこで、アンプ４３でＶ１をＮ倍に増幅してコンパレータが十分に動作できる範囲にする。

以上の説明において、Ｖ１とＶ３の関係は、式（３）〜（５）に示すように抵抗値の比のみで決まるため、抵抗値の絶対ばらつきに依存せず高い測定精度が得られる。

実施例１では、ＶＣＯ制御信号をＬＳＩ外部に出力するために、図１の出力端子２３に示すようなアナログ信号を扱う専用の端子が必要であった。これに対し、実施例２では、ＶＣＯ制御信号をコンパレータ比較後のデジタル信号に変換しているために、ＬＳＩのテスト回路と兼用することができる。したがって、出力端子を削減することができる。

図８は、本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。図８において、図４と同一の符号は同一物を示し、その説明を省略する。図８に示す半導体装置では、図４の抵抗Ｒ１２を抵抗値可変回路２０に変更する。また、テスト回路５０ａが抵抗値可変回路２０を制御するための抵抗値可変信号を出力し、この抵抗値可変信号を入力する入力端子２９を追加している。

図９は、抵抗値可変回路２０の一例を示す回路図である。抵抗値可変回路２０は、入力端子２９から入力されるＭ＋１ビットの抵抗制御信号Ｒ＿Ｃｏｎｔｒｏｌ［Ｍ：０］で制御される。この回路の端子ＡとＢは、それぞれアンプ４３の出力と−側入力端子に接続される。ＡとＢ間の抵抗値は、抵抗Ｒ１２で、内部でＭ＋２等分されている。また、Ｍ＋１個のスイッチＳＷ＿Ｒ−０〜ＳＷ＿Ｒ−Ｍを内蔵しており、各スイッチは、抵抗制御信号Ｒ＿Ｃｏｎｔｒｏｌ［Ｍ：０］でオン、オフの制御がなされる。ｎビット目信号Ｒ＿Ｃｏｎｔｒｏｌ＿ｎ（ここでｎは０≦ｎ≦Ｍ）は、スイッチＳＷ＿Ｒ−ｎを制御し、オンにした場合、端子Ｂ側からｎ＋１番目の抵抗とｎ＋２番目の抵抗の間のノードを端子Ａと短絡する。

図８のスイッチＳＷ２をオンし、抵抗制御信号Ｒ＿ｃｏｎｔｒｏｌ［Ｍ：０］を変更することで、アンプ４３の増幅率を変え、Ｖ１とＶ２の関係を以下のように切り替えることができる。
ＳＷ＿Ｒ−０のみオンした場合：
Ｖ２＝（Ｒ１１＋Ｒ１２／（Ｍ＋２））×Ｖ１／Ｒ１１
ＳＷ＿Ｒ−１のみオンした場合：
Ｖ２＝（Ｒ１１＋Ｒ１２×２／（Ｍ＋２））×Ｖ１／Ｒ１１
・
・
・
ＳＷ＿Ｒ−Ｍのみオンした場合：
Ｖ２＝（Ｒ１１＋Ｒ１２×（Ｍ＋１）／（Ｍ＋２））×Ｖ１／Ｒ１１
全てのスイッチをオフにした場合：
Ｖ２＝（Ｒ１１＋Ｒ１２）×Ｖ１／Ｒ１１

また、図８のスイッチＳＷ２をオフにすることで、アンプ４３は、ボルテージフォロワとして動作し、Ｖ２＝Ｖ１となる。

具体的な例として、図１０に抵抗制御信号Ｒ＿Ｃｏｎｔｒｏｌ［Ｍ：０］を５ビットの信号Ｒ＿Ｃｏｎｔｒｏｌ［４：０］とし、抵抗素子Ｒ１２の抵抗値を抵抗素子Ｒ１１の抵抗値の３倍（３×Ｒ１１）とした場合を示す。この場合、抵抗値可変回路内の１個あたりの抵抗は、０．５×Ｒ１１となり、１．５倍〜４倍まで６段階に切り替えることができる。

このようにアンプ４３の倍率を切り替えることで、コンパレータ４６、４７、４８、４９の動作範囲が狭い場合に有効となる。その一例を図１１に示す。この例では、図１１（ｄ）のようにコンパレータ４６、４７、４８、４９は、０Ｖ近辺で動作できないとし、またＶＤＤ１＝ＶＤＤ２とする。ＶＣＯ制御電圧が図１１（ａ）のＶ１−ａのような場合、倍率を４倍にすることでコンパレータ４６、４７、４８、４９の動作範囲で使用可能となる。ＶＣＯ制御電圧が図１１（ａ）のＶ１−ｂのような場合は、倍率を４倍にすると電源電圧であるＶＤＤ２を超えてしまうため、倍率を２倍にしてコンパレータ４６、４７、４８、４９の動作範囲で使用すればよい。

次に、実施例３におけるテスト方法について説明する。実施例３では、実施例２で説明した図５に例を示す測定方法で可能であるが、さらに抵抗値可変回路２０を制御して、図１２に示す方法でも可能である。図５と異なり、入力端子２４ａに与える電圧Ｖｉｎを固定電圧とする。その代わりに抵抗制御信号Ｒ＿Ｃｏｎｔｒｏｌ［Ｍ：０］で増幅器の倍率を切り替え、出力端子２７の信号（テスト回路の出力信号５２）がアサートされる前後の倍率からレシーバ４５のスレッショルド電圧を求めることができる。

図１２の例では、倍率がβからγの間でコンパレータ４６の出力が反転しているため、
（Ｒａ＋Ｒｂ）×β×Ｖ１／（Ｒａ＋Ｒｂ＋Ｒｃ）≦Ｖｉｎ≦（Ｒａ＋Ｒｂ）×γ×Ｖ１／（Ｒａ＋Ｒｂ＋Ｒｃ）
が成り立つ。

よって、Ｖ１は、
（Ｒａ＋Ｒｂ＋Ｒｃ）×Ｖｉｎ／γ／（Ｒａ＋Ｒｂ）≦Ｖ１≦（Ｒａ＋Ｒｂ＋Ｒｃ）×Ｖｉｎ／β／（Ｒａ＋Ｒｂ）
の範囲にあることがわかる。

このような構成によれば、コンパレータの動作範囲に制限を受けずにテストでき、かつ、ＤＣ信号のみで測定できることからテスタなどの自動測定を容易に行うことができる。

図１３は、本発明の第４の実施例に係る半導体装置の構成を示すブロック図である。図１３において、図４と同一の符号は同一物を示し、その説明を省略する。図１３に示す半導体装置では、図４に示すようなＶＣＯ制御電圧の引き出す点を、チャージポンプ３４、ＶＣＯ３１、フィルタ３５の接点（ｐ点）からフィルタ３５を構成する抵抗Ｒ１とコンデンサＣ１の直列接続点であるｑ点に変更する。測定方法は、実施例２で説明した場合と同様となる。

実施例２（図４）では、ＶＣＯ制御電圧を引き出す配線の容量とスイッチＳＷ１の寄生容量とが大きい場合、フィルタの特性に影響を及ぼしてしまう。本実施例のフィルタの構成において、容量素子Ｃ１の容量値は、容量素子Ｃ２の容量値に対して大きい値とする。図１３に示すようにｑ点から引き出す場合、配線の容量とスイッチＳＷ１の寄生容量とが多少大きくとも、容量素子Ｃ１の容量値に対して無視できる値であれば、フィルタ特性への影響はなくなる。

図１４は、本発明の第５の実施例に係る半導体装置の構成を示すブロック図である。図１４において、図４と同一の符号は同一物を示し、その説明を省略する。図１４に示す半導体装置では、図４（実施例２）におけるスイッチＳＷ１、ＳＷ２におけるテスト制御信号の入力端子２５、２６をひとつにまとめ、下記のように動作させる。
（１）通常動作時
ＳＷ１：ｂ側
ＳＷ２：オフ
（２）ＶＣＯ制御電圧測定時
ＳＷ１：ａ側
ＳＷ２：オン

Ｖ１とＶ２とＶ３とコンパレータ４６、４７、４８、４９の電圧関係が図７に示すような場合、ＶＣＯ制御電圧測定時にアンプ４３は、常にＮ倍増幅器として使用するため、スイッチＳＷ１とＳＷ２を連動させることが出来る。このような構成の半導体装置によれば、入力端子をひとつ減らすことが出来る。

図１５は、本発明の第６の実施例に係る半導体装置の構成を示すブロック図である。図１５において、図８と同一の符号は同一物を示し、その説明を省略する。図１４に示す半導体装置では、図８（実施例３）におけるＶＣＯ制御電圧の引き出す点をチャージポンプ３４、ＶＣＯ３１、フィルタ３５の接点（ｐ点）からフィルタ３５を構成する抵抗とコンデンサの直列接続点であるｑ点に変更する。このような構成によれば、実施例３と実施例４の両方における効果が得られる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。 Ｖ−Ｆ特性を表す図である。 本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。 本発明の第２の実施例に係る半導体装置の主要部の回路図である。 入力端子に与えられる入力信号Ｖｉｎの変化を示す図である。 Ｖ１、Ｖ２、Ｖ３とコンパレータの動作範囲を示す第１の図である。 Ｖ１、Ｖ２、Ｖ３とコンパレータの動作範囲を示す第２の図である。 本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。 抵抗値可変回路の一例を示す回路図である。 抵抗値可変回路の一例をより具体的に示す回路図である。 本発明の第３の実施例における各電圧の関係を示す図である。 本発明の第３の実施例におけるテスト方法を示す図である。 本発明の第４の実施例に係る半導体装置の構成を示すブロック図である。 本発明の第５の実施例に係る半導体装置の構成を示すブロック図である。 本発明の第６の実施例に係る半導体装置の構成を示すブロック図である。 従来の位相同期発振器の伝達特性測定装置の構成を示すブロック図である。

符号の説明

１１ 半導体装置
１２ ドライバ
１３ シリアライザ
１４ 内部回路
１５ ＰＬＬ回路
１６ レギュレータ
１７、４５ レシーバ
１７ａ 受信部
１８ デシリアライザ
１９ ボルテージフォロワ
２０ 抵抗値可変回路
２１ａ、２１ｂ データ出力端子
２２ クロック入力端子
２３ 出力端子
２４ａ、２４ｂ データ入力端子
２５、２６、２９ 入力端子
２７、２８ 端子
３１ ＶＣＯ（電圧制御発振器）
３２ 分周器
３３ ＰＦＤ（位相周波数比較器）
３４ チャージポンプ
３５ フィルタ
４１、４２ 論理和回路
４３ アンプ
４４ 抵抗ストリング
４６、４７、４８、４９ コンパレータ
５０、５０ａ、５０ｂ、５１ テスト回路
５２ テスト出力信号
Ｃ１、Ｃ２ 容量素子
Ｒ１、Ｒ１１、Ｒ１２、Ｒａ、Ｒｂ、Ｒｃ 抵抗素子
ＳＷ１、ＳＷ２、ＳＷ＿Ｒ−０〜ＳＷ＿Ｒ−Ｍ スイッチ

Claims (8)

1. ＰＬＬ回路と、バッファ増幅器と、出力端子と、を備え、
   前記ＰＬＬ回路中の電圧制御発振回路の制御電圧を前記バッファ増幅器を介して前記出力端子に出力することを特徴とする半導体装置。
2. 入力端子を備え、
   前記バッファ増幅器と前記出力端子との間に比較器をさらに備え、
   前記比較器は、一方の入力端を前記バッファ増幅器の出力端に接続し、他方の入力端を前記入力端子に接続し、出力端を前記出力端子に接続することを特徴とする請求項１記載の半導体装置。
3. シリアルデータ信号の信号レベルの判定基準となる電圧を発生する電圧発生回路と、
   テストモードでは前記バッファ増幅器の出力を前記比較器の一方の入力端に接続し、通常モードでは前記電圧発生回路の出力を前記比較器の一方の入力端に接続するように切り替え動作を行うスイッチ回路と、
   をさらに備え、
   前記入力端子は、前記シリアルデータ信号を入力する端子であることを特徴とする請求項２記載の半導体装置。
4. 前記バッファ増幅器は、外部から利得調整可能となるように構成されることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
5. 前記バッファ増幅器は、通常モードでは利得が一定に設定され、テストモードでは利得調整可能とされることを特徴とする請求項４記載の半導体装置。
6. 前記バッファ増幅器は、通常モード時の利得に対しテストモード時の利得が大きくなるように設定されることを特徴とする請求項４または５記載の半導体装置。
7. 前記バッファ増幅器は、前記電圧制御発振回路の制御入力端子に入力端を接続することを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
8. 前記ＰＬＬ回路は、前記電圧制御発振回路の制御入力端子と接地間に、第１の容量素子と抵抗素子との直列回路に第２の容量素子を並列に接続するフィルタ回路を備え、
   前記バッファ増幅器は、前記電圧制御発振回路の制御入力端子の代わりに、一端が接地される前記第１の容量素子の他端に入力端を接続することを特徴とする請求項７記載の半導体装置。

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