JP5475105B2 - 非重複クロック生成のための技術 - Google Patents
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Description
従って、周波数(Fs)をサンプリングする高スィッチ・キャパシタ積分器であっても、正確な非重複時間及びクロック位相時間を生成するための技術が必要である。
【先行技術文献】
【特許文献】
【特許文献1】 米国特許出願公開第2005/110671号明細書
【特許文献2】 米国特許第5541602号明細書
当業者が、本明細書に記載のクロック生成回路106及びDLL108が種々の方法で実施され得るということを正しく理解するだろう。加えて、前述の回路ブロックの全て、または多くは、集積回路(IC)で実施され、または一つ又はそれ以上のIC、ディスクリート要素等の組み合わせで実施され得る。同様の回路ブロックはまた、CMOS(complementary metal oxide semiconductor)のような種々のICプロセス技術で形成され得る。
以下に、出願当初の特許請求の範囲を付記する。
1.入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ロック・ループ(DLL)回路と、
非重複時間(t nlp )によるクロック信号の第1のセットから分離されたクロック信号の第1のセット及びクロック信号の第2のセットを生成し、前記制御電圧に対応するクロック生成回路と、
を備える装置。
2.前記DLL回路は、電圧制御遅延セルの番号(n_dll)を有するデューティ・サイクル制御(DCC)回路を含み、前記クロック生成回路は、遅延クロック信号(C1d)からの第1の予め決まった時間(t d )によってクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の番号(n_td)、及び前記C1dからの前記t nlp によってクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を含んでいる
1の装置。
3.前記n_dll及びn_td間の比(ratio)は、
duty in は、前記DCC回路への前記入力クロック信号Ck_inの前記デューティ・サイクルであり、duty out は、前記DCC回路の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である
2の装置。
4.前記n_dll及びn_nlp間の比(ratio)は、
t nlp は、前記C1dの立ち下がりエッジから前記C2の立ち上がりエッジに対応する前記非重複時間であり、duty in は、前記DCC回路への前記入力クロック信号Ck_inの前記デューティ・サイクルであり、duty out は、前記DCC回路の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である
2の装置。
5.前記クロック生成回路は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
1の装置。
6.高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ(DLL)回路と、
を備える非重複クロック生成回路。
7.前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備える
6の非重複クロック生成回路。
8.前記n_dll及びn_tdの間の比(ratio)は、
duty in は、前記DCC回路への前記入力クロック信号の前記デューティ・サイクルであり、duty out は、前記DCC回路の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である
7の非重複クロック生成回路。
9.前記n_dll及びn_nlp間の比(ratio)は、
7の非重複クロック生成回路。
10.前記クロック生成回路は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
6の非重複クロック生成回路。
11.入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ロック・ループ(DLL)回路と、
非重複時間(t nlp )によるクロック信号の第1のセットから遅延されたクロック信号の第1のセット及びクロック信号の第2のセットを生成し、前記制御電圧に対応するクロック生成回路と、
を備える非重複クロック生成回路
を備える集積回路(IC)。
12.前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備える
11のIC。
13.高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ(DLL)回路と、
を備える非重複クロック生成回路
を備える集積回路(IC)。
14.前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備える
13のIC。
15.入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ロック・ループ(DLL)回路と、
非重複時間(t nlp )によるクロック信号の第1のセットから遅延されたクロック信号の第1のセット及びクロック信号の第2のセットを生成し、前記制御電圧に対応するクロック生成回路と、
を備える非重複クロック生成回路によって動作されるスィッチ・キャパシタ積分器(switched capacitor integrator)を利用する少なくとも一つのアナログ・デジタル変換器
を備えるワイヤレス通信装置。
16.前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備える
15のワイヤレス通信装置。
17.高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ(DLL)回路と、
を備える非重複クロック生成回路によって動作されるスィッチ・キャパシタ積分器(switched capacitor integrator)を利用する少なくとも一つのアナログ・デジタル変換器
を備えるワイヤレス通信装置。
18.前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備える
17のワイヤレス通信装置。
19.入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ループ手段と、
非重複時間(t nlp )によるクロック信号の第1のセットから分離されたクロック信号の第1のセット及びクロック信号の第2のセットを生成し、前記制御電圧に対応するクロック生成手段と、
を備える非重複クロック信号を生成する装置。
20.前記遅延ループ手段は、電圧制御遅延セルの数(n_dll)を備え、前記クロック生成手段は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備える
19の装置。
21.前記n_dll及びn_tdの間の比(ratio)は、
duty in は、前記遅延ループ手段への前記入力クロック信号の前記デューティ・サイクルであり、duty out は、前記遅延ループ手段の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である
20の装置。
22.前記n_dll及びn_nlp間の比(ratio)は、
20の装置。
23.前記クロック生成手段は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
19の装置。
24.遅延ロック・ループ(DLL)回路を用いて、入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張することと、
前記制御電圧に対応し、クロック生成回路を用いて、非重複時間(t nlp )によるクロック信号の第1のセットから分離されたクロック信号の第1のセット及びクロック信号の第2のセットを生成することと、
を備える非重複クロック信号を生成する方法。
25.前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、電圧制御遅延セルの第1の数(n_td)を備え、
遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を遅延することを更に備える
24の方法。
26.前記n_dll及びn_tdの間の比(ratio)は、
duty in は、前記DCC回路への前記入力クロック信号の前記デューティ・サイクルであり、duty out は、前記DCC回路の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である
25の方法。
27.前記n_dll及びn_nlp間の比(ratio)は、
25の方法。
28.前記クロック生成回路は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
24の方法。
Claims (14)
- 入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ロック・ループ(DLL)回路と、
非重複時間(tnlp)によるクロック信号の第1のセットから分離されたクロック信号の第1のセット及びクロック信号の第2のセットを生成し、前記制御電圧に対応するクロック生成回路と、
を備え、
前記DLL回路は、電圧制御遅延セルの番号(n_dll)を有するデューティ・サイクル制御(DCC)回路を含み、前記クロック生成回路は、遅延クロック信号(C1d)からの第1の予め決まった時間(t d )によってクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の番号(n_td)、及び前記C1dからの前記t nlp によってクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を含み、
前記n_dll及びn_td間の比(ratio)は、
duty in は、前記DCC回路への前記入力クロック信号Ck_inの前記デューティ・サイクルであり、duty out は、前記DCC回路の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である
装置。 - 入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ロック・ループ(DLL)回路と、
非重複時間(t nlp )によるクロック信号の第1のセットから分離されたクロック信号の第1のセット及びクロック信号の第2のセットを生成し、前記制御電圧に対応するクロック生成回路と、
を備え、
前記DLL回路は、電圧制御遅延セルの番号(n_dll)を有するデューティ・サイクル制御(DCC)回路を含み、前記クロック生成回路は、遅延クロック信号(C1d)からの第1の予め決まった時間(t d )によってクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の番号(n_td)、及び前記C1dからの前記t nlp によってクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を含み、
前記n_dll及びn_nlp間の比(ratio)は、
tnlpは、前記C1dの立ち下がりエッジから前記C2の立ち上がりエッジに対応する前記非重複時間であり、dutyinは、前記DCC回路への前記入力クロック信号Ck_inの前記デューティ・サイクルであり、dutyoutは、前記DCC回路の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である
装置。 - 前記クロック生成回路は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
請求項1の装置。 - 前記クロック生成回路は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
請求項2の装置。 - 高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ(DLL)回路と、
を備え、
前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備え、
前記n_dll及びn_tdの間の比(ratio)は、
duty in は、前記DCC回路への前記入力クロック信号の前記デューティ・サイクルであり、duty out は、前記DCC回路の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である非重複クロック生成回路。 - 高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ(DLL)回路と、
を備え、
前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備え、
前記n_dll及びn_nlp間の比(ratio)は、
非重複クロック生成回路。 - 前記クロック生成回路は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
請求項5の非重複クロック生成回路。 - 前記クロック生成回路は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
請求項6の非重複クロック生成回路。 - 高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ(DLL)回路と、
を備える非重複クロック生成回路
を備え、
前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備え、
前記n_dll及びn_tdの間の比(ratio)は、
- 高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ(DLL)回路と、
を備える非重複クロック生成回路
を備え、
前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)を遅延する電圧制御遅延セルの第1の数(n_td)、及び前記C1dから前記tnlpでクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を備え、
前記n_dll及びn_nlp間の比(ratio)は、
集積回路(IC)。 - 遅延ロック・ループ(DLL)回路を用いて、入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張することと、
前記制御電圧に対応し、クロック生成回路を用いて、非重複時間(tnlp)によるクロック信号の第1のセットから分離されたクロック信号の第1のセット及びクロック信号の第2のセットを生成することと、
を備え、
前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、電圧制御遅延セルの第1の数(n_td)を備え、
遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を遅延することを更に備え、
前記n_dll及びn_tdの間の比(ratio)は、
duty in は、前記DCC回路への前記入力クロック信号の前記デューティ・サイクルであり、duty out は、前記DCC回路の出力クロック・デューティ・サイクルであり、Tsは、C1クロックの立ち上がりエッジから、前記同一のC1クロックの次の立ち上がりエッジまでの期間である非重複クロック信号を生成する方法。 - 遅延ロック・ループ(DLL)回路を用いて、入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張することと、
前記制御電圧に対応し、クロック生成回路を用いて、非重複時間(t nlp )によるクロック信号の第1のセットから分離されたクロック信号の第1のセット及びクロック信号の第2のセットを生成することと、
を備え、
前記DLL回路は、電圧制御遅延セルの数(n_dll)を有するデューティ・サイクル制御(DCC)回路を備え、前記クロック生成回路は、電圧制御遅延セルの第1の数(n_td)を備え、
遅延クロック信号(C1d)から第1の予め決められた時間(td)でクロック信号の前記第1のセットの第1のクロック信号(C1)、及び前記C1dから前記t nlp でクロック信号の前記第2のセットの第2のクロック信号(C2)を遅延する電圧制御遅延セルの第2の数(n_nlp)を遅延することを更に備え、
前記n_dll及びn_nlp間の比(ratio)は、
- 前記クロック生成回路は、前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
請求項11の方法。 - 前記クロック生成回路が前記DLLによる正確な時間Tsの分数(fraction)に基づいて非重複時間及びクロック・フェーズ遅延時間を生成することを更に備える
請求項12の方法。
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