JPH09321614A

JPH09321614A - 波形整形装置およびクロック供給装置

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Publication number: JPH09321614A
Application number: JP8138452A
Authority: JP
Inventors: Harufusa Kondo; 晴房近藤; Masahiko Ishiwaki; 昌彦石脇; Hiromi Notani; 宏美野谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 1997-12-12
Anticipated expiration: 2016-05-31
Also published as: DE19703986C2; KR970075214A; KR100211186B1; US5883534A; JP3688392B2; DE19703986A1

Abstract

(57)【要約】【課題】一定のデューティ比を得ることにより、クロ
ックで動作する装置の動作速度を高める。【解決手段】第１可変遅延回路１１の最大可変遅延量
は入力クロックＩＮの周期を超え、しかも周期の２倍未
満となるように設定されている。第１および第２可変遅
延回路１１，１２の遅延量は、制御信号Ｖｉｎとともに
減少し、しかも、第２可変遅延回路１２の遅延量の第１
可変遅延回路１１の遅延量に対する比は１未満の一定値
となるように設定されている。制御部１３は、入力クロ
ックＩＮと出力クロックＯＵＴ＿Ａの位相が一致するよ
うに制御信号Ｖｉｎを増減させる。出力クロックＯＵＴ
は、出力クロックＯＵＴ＿Ａでセットされ出力クロック
ＯＵＴ＿Ｂでリセットされるので、入力クロックＩＮと
位相が同一で、デューティ比が一定のクロックとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロック信号の
デューティ比、周波数等を変換する波形整形装置、およ
び波形整形装置にＤＬＬ装置が組み合わされて成るクロ
ック供給装置に関する。

【０００２】

【従来の技術】ＤＬＬ（Delay Locked Loop）装置は、
外部クロックを可変遅延回路によって１クロック周期に
幾分満たない時間だけ遅延させ、クロック・ドライバな
どで発生する遅延を相殺することにより、外部クロック
と実質的にほぼ同位相で内部クロックを供給する装置で
ある。１クロック周期より幾分短い遅延とクロック・ド
ライバなどで生じる遅延を足して、ちょうど１クロック
周期になるように動作するので、あたかも、遅延なしで
内部クロックが供給されているように見える。

【０００３】図４７は、この発明の背景となる、ＤＬＬ
装置を利用した従来のクロック供給装置の構成を示すブ
ロック図である。図４７において、１はＤＬＬ装置、３
はクロックドライバ、４はクロック配線、６はクロック
入力端子、２０１は可変遅延回路、２０２は位相比較
器、２０３はチャージポンプ回路、２０４はループフィ
ルタ、５５１はクロック供給装置、ＣＬは入力クロック
（外部クロック）、ＯＵＴ＿Ｄは出力クロック、Ｖｃは
制御信号、そして、ＦＢはフィードバッククロックであ
る。

【０００４】クロック配線４を通じてクロックの供給を
受ける装置部分は、通常において、単一の半導体チップ
に集積化されている。また、ＤＬＬ装置１およびクロッ
クドライバ３も同様に、同一の半導体チップの中に作り
込まれるのが通例である。

【０００５】図４８は、位相比較器２０２の従来周知の
構成例を示す回路図である。この例は、モトローラ型の
位相周波数比較器である。図４８において、Ｎ１〜Ｎ９
はＮＡＮＤ回路、Ｑ１〜Ｑ４はＮＡＮＤ回路Ｎ１〜Ｎ８
で構成されるＳＲフリップフロップの出力信号、ＵＰ^*
はアップ信号、ＤＷＮ^*はダウン信号、そして、ＲＥＳ
ＥＴ^*はリセット信号である。

【０００６】図４９のタイミングチャートに、図４８の
装置の動作にともなう各部の信号波形を示す。図４９に
示すように、入力クロックＣＬの位相に対してフィード
バッククロックＦＢの位相が遅延していると、位相差に
相当する期間にわたって、アップ信号ＵＰ^*がアクティ
ブ（この場合は、値”０”）となる。逆に、入力クロッ
クＣＬの位相に対してフィードバッククロックＦＢの位
相が早まっていると、位相差に相当する期間にわたっ
て、ダウン信号ＤＷＮ^*がアクティブとなる。

【０００７】図５０は、図４８の装置の状態遷移図であ
る。図５０に示すように、アップ信号ＵＰ^*もダウン信
号ＤＷＮ^*も出力されないアイドル状態から出発して、
入力クロックＣＬが立ち上がると、アップ信号ＵＰ^*が
アクティブとなり、その後、フィードバッククロックＦ
Ｂが立ち上がるとリセットされて、アイドル状態に戻
る。フィードバッククロックＦＢの方が先に立ち上がる
ときには、これとは逆にダウン信号ＤＷＮ^*がアクティ
ブとなる。

【０００８】図５１は、チャージポンプ回路２０３とル
ープフィルタ２０４の従来周知の構成例を示す回路図で
ある。図５１において、２１１，２１２は電流源、２１
３はＰＭＯＳトランジスタ、２１４はＮＭＯＳトランジ
スタ、２１５はインバータ、２１６は抵抗素子、２１７
は容量素子、Ｉｃｐ１は電流源２１１が供給する電流、
そして、Ｉｃｐ２は電流源２１２が供給する電流であ
る。

【０００９】図５２は、電流源２１１の構成を示す回路
図である。図５２において、２２１はＰＭＯＳトランジ
スタ、そして、２２２はＰＭＯＳトランジスタ２２１に
バイアス電圧を供給するバイアス源である。

【００１０】図５３は、電流源２１２の構成を示す回路
図である。図５３において、２２３はＮＭＯＳトランジ
スタ、そして、２２４はＮＭＯＳトランジスタ２２３に
バイアス電圧を供給するバイアス源である。バイアス源
２２２，２２４によるバイアス電圧の供給は、電流Ｉｃ
ｐ１，Ｉｃｐ２が互いに等しくなるように行われる。

【００１１】図５１に戻って、アップ信号ＵＰ^*がアク
ティブであるときには、ＰＭＯＳトランジスタ２１３が
オンし、電流源２１１が供給する電流Ｉｃｐ１がループ
フィルタ２０４へ供給され、容量素子２１６が充電され
る。逆に、ダウン信号ＤＷＮ^*がアクティブであるとき
には、ＮＭＯＳトランジスタ２１４がオンし、電流源２
１２が供給する電流Ｉｃｐ２によって、容量素子２１６
が放電される。

【００１２】すなわち、チャージポンプ回路２０３は、
電流源２１１，２１２で設定される電流Ｉｃｐ１，Ｉｃ
ｐ２を、アップ信号ＵＰ^*およびダウン信号ＤＷＮ^*がア
クティブである期間だけ、互いに逆方向にループフィル
タ２０４へと供給する。これを電流パケットと称する。
これらの正負の電流パケットは、ループフィルタ２０４
に備わる容量素子２１６によって蓄積される。

【００１３】図５４は、可変遅延回路２０１の従来周知
の構成例を示す回路図である。図５４において、２３２
は抵抗素子、２３３，２３５，２４３はＮＭＯＳトラン
ジスタ、２３４，２３６，２４４はＰＭＯＳトランジス
タ、そして、２４５はインバータである。縦続接続され
たインバータ２４５の初段に入力クロックＣＬが入力さ
れ、最終段から出力クロックＯＵＴ＿Ｄが出力される。
入力クロックＣＬは、インバータ２４５を１段ずつ伝播
するたびに、遅延時間が蓄積されてゆく。

【００１４】そして、制御信号Ｖｃによって抵抗素子２
３２を流れる電流が調整され、この電流の大きさが、Ｐ
ＭＯＳトランジスタ２３４，２３６、およびＮＭＯＳト
ランジスタ２３５，２４３でそれぞれ構成されるカレン
トミラー回路によって、ＭＯＳトランジスタ２４３，２
４４を流れる電流の大きさに反映される。これらのＭＯ
Ｓトランジスタ２４３，２４４は、インバータ２４５の
電流源として機能する。

【００１５】すなわち、制御信号Ｖｃによって、各イン
バータ２４５の電源電流が調整される。制御信号Ｖｃの
電圧が高いほど、電源電流は大きくなる。そして、イン
バータ２４５に供給される電流が高いほど、インバータ
２４５を通過するクロックの遅延時間は短くなる。すな
わち、制御信号Ｖｃの電圧が高いほど、入力クロックＣ
Ｌに対する出力クロックＯＵＴ＿Ｄの遅延量は短くな
る。

【００１６】図４７に戻って、クロック入力端子６を通
じて入力された入力クロックＣＬは、ＤＬＬ装置１で遅
延されて出力クロックＯＵＴ＿Ｄとして出力される。こ
の出力クロックＯＵＴ＿Ｄは、クロックドライバ３で増
幅された後、クロック配線４へと送出される。

【００１７】クロック配線４は、通常において、クロッ
クツリーの形態をなしている。そして、クロックツリー
の中間的なスキューのポイントのクロックが、フィード
バッククロックＦＢとして拾い上げられ、ＤＬＬ装置１
の位相比較器２０２へとフィードバックされる。

【００１８】フィードバッククロックＦＢの位相が入力
クロックＣＬの位相よりも遅れると、位相比較器２０２
は、入力クロックＣＬの１周期ごとに位相差に相当する
期間にわたってアップ信号ＵＰ^*を出力する。それに応
じて、チャージポンプ回路２０３は、正の電流パケット
をループフィルタ２０４へ送り込む。その結果、ループ
フィルタ２０４が出力する制御信号Ｖｃは上昇する。す
ると、可変遅延回路２０１では、遅延量が減少し、出力
クロックＯＵＴ＿Ｄの位相が早まり、フィードバックク
ロックＦＢの位相は入力クロックＣＬの位相に接近す
る。

【００１９】逆に、フィードバッククロックＦＢの位相
が入力クロックＣＬの位相よりも早まると、位相比較器
２０２は、入力クロックＣＬの１周期ごとに位相差に相
当する期間にわたってダウン信号ＤＷＮ^*を出力する。
それに応じて、チャージポンプ回路２０３は負の電流パ
ケットをループフィルタ２０４へ送り込む。その結果、
ループフィルタ２０４が出力する制御信号Ｖｃは下降す
る。すると、可変遅延回路２０１では、遅延量が増加
し、出力クロックＯＵＴ＿Ｄの位相が遅れ、フィードバ
ッククロックＦＢの位相は入力クロックＣＬの位相に接
近する。

【００２０】フィードバッククロックＦＢの位相が入力
クロックＣＬの位相に一致すると、位相比較器２０２
は、アップ信号ＵＰ^*もダウン信号ＤＷＮ^*も出力せず、
ループフィルタ２０４への電流パケットの供給は停止す
るので、制御信号Ｖｃは変化しない。したがって、フィ
ードバッククロックＦＢの位相は、入力クロックＣＬの
位相に収束してゆき、位相差がゼロの状態で安定する。
この位相の一致は見かけ上の一致であって、正しくは、
入力クロックＣＬの１周期分遅れている。しかしなが
ら、実用上は位相差がゼロであることと等価である。

【００２１】

【発明が解決しようとする課題】以上のように、ＤＬＬ
装置を備えた従来のクロック供給装置は、クロックの遅
延時間を補償する機能を果たすものであって、クロック
の波形に関連するデューティ比は、入力クロックＣＬの
値がそのままクロック配線４へと伝えられる。

【００２２】ところで、クロック配線４を通じてクロッ
クの供給を受ける様々な装置部分の間で、クロックの立
ち上がりで動作するものと、立ち下がりで動作するもの
とが混在する場合がある。この場合には、クロックのデ
ューティ比は５０％であることが好ましい。これに該当
する一例として、エッジ・トリガのフリップフロップ
と、ＲＡＭなどのマクロブロック（例えば、ＲＡＭ、Ｆ
ＩＦＯ、ＡＬＵなど、ハードウェア規模が相当に大きく
特定の機能を実現する回路ブロック）とが混在する場合
が挙げられる。

【００２３】クロックの立ち上がりから開始された演算
が、クロックの立ち下がりでラッチされる装置部分と、
その逆の動作をする装置部分とが混在するときに、例え
ば、供給されるクロックのデューティ比が３０％である
と仮定する。すると、前者の装置部分では、クロック周
期の３０％の時間で演算を終わらなければならないのに
対して、後者の装置部分では、クロック周期の７０％の
時間で悠々と演算すればよいことになる。

【００２４】両者の演算量が同じであれば、装置全体の
最高動作速度はクロックが値”１”（ハイレベル）であ
る期間の長さ、すなわち周期の３０％の長さによって律
速されることになる。これに対して、クロックのデュー
ティ比が５０％であれば、３０％である場合に比べて高
いクロック周波数を採用することが可能となる。すなわ
ち、装置全体をより高い速度で動作させることが可能と
なる。したがって、ＤＬＬ装置を有するクロック供給装
置には、クロックのデューティ比を５０％に変換する波
形整形機能が兼ね備わることが望ましい。

【００２５】装置部分ごとに、クロックが値”１”であ
る期間の演算と、値”０”（ロウレベル）である期間の
演算とを意識して、積極的にこれを設計に反映させるの
は、容易でないために、通常においては、上記したよう
にデューティ比５０％のクロックを採用することで、も
っとも設計上のマージンが得られることになる。しかし
ながら、もしも、クロックのデューティ比が５０％以外
の特定の値にあるときに最高速の動作が可能となるよう
に回路を構成し得たとすると、回路の外部から供給され
るクロックのデューティ比によらずに、所望のデューテ
ィ比が得られるクロック供給装置があれば、回路の動作
速度を潜在能力一杯にまで最大限に高めることが可能と
なる。

【００２６】また、装置部分ごとに位相の異なるクロッ
クを必要とする装置、さらに、周波数の異なるクロック
を必要とする装置も存在する。しかしながら、位相のず
れを補償する機能を有する従来のクロック供給装置にお
いて、外部から供給されるクロックのデューティ比、周
波数、位相の数などを変換する波形整形機能を備えたク
ロック供給装置は、従来において知られていなかった。

【００２７】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、クロックの位
相のずれを補償する機能とともに波形整形機能を備え、
そのことによって、クロックの供給を受ける装置の動作
速度を高めることのできるクロック供給装置、および、
このクロック供給装置に適した波形整形装置を提供する
ことを目的とする。

【００２８】

【課題を解決するための手段】第１の発明の装置は、外
部から入力される入力クロックの波形を変換し、出力ク
ロックとして出力する波形整形装置において、前記入力
クロックを入力し、制御信号とともに単調に変化する遅
延量をもって遅延させて第１遅延クロックとして出力
し、しかも、遅延量の上限が前記入力クロックの１周期
を超え２周期未満に設定されている第１可変遅延回路
と、前記入力クロックまたは前記第１遅延クロックのい
ずれか一方を入力し、前記制御信号に応じて、前記第１
可変遅延回路の遅延量に対して１未満の一定比率を保ち
つつ変化する遅延量をもって遅延させて、第２遅延クロ
ックとして出力する第２可変遅延回路と、前記入力クロ
ックと前記第１遅延クロックとの位相を比較して、その
結果に応じて前記制御信号を生成して送出する制御部
と、前記第２可変遅延回路の入力側と出力側に、セット
端子とリセット端子がそれぞれ接続され、出力信号を前
記出力クロックとして出力するＳＲフリップフロップ
と、を備え、前記制御部は、前記第１遅延クロックの位
相の方が遅れているときには、前記第１可変遅延回路の
遅延量が減少する方向に前記制御信号を変化させ、前記
第１遅延クロックの位相の方が早まっているときには、
前記第１可変遅延回路の遅延量が増加する方向に前記制
御信号を変化させることを特徴とする。

【００２９】第２の発明の装置は、第１の発明の波形整
形装置において、前記制御部が、前記入力クロックと前
記第１遅延クロックとの位相を比較して、一方が他方に
遅延しているか早まっているかに応じて、アップ信号と
ダウン信号のいずれかを選択して、前記入力クロックの
一周期ごとに位相差に相当する期間にわたって出力する
位相比較器と、前記アップ信号および前記ダウン信号が
出力される期間にわたって、それぞれ、正および負の電
流の一方と他方とを選択的に出力するチャージポンプ回
路と、容量素子を有し、前記チャージポンプが出力する
電流を前記容量素子に蓄積して、当該容量素子の電圧を
前記制御信号として出力するループフィルタと、を備え
ることを特徴とする。

【００３０】第３の発明の装置は、第１の発明の波形整
形装置において、前記第１可変遅延回路と前記第２可変
遅延回路とが、直線状に配列するように縦続接続された
同一構成の単位遅延素子の群の前半部と後半部とを、そ
れぞれ有しており、前記群を構成する各単位遅延素子
は、供給される電源電流が大きいほど短い遅延時間で信
号を伝達するインバータと、バイアス信号に応答して当
該インバータへ電源電流を供給する電流源とを、備えて
おり、前記第１可変遅延回路と前記第２可変遅延回路と
が、前記群を構成するすべての単位遅延素子に属する前
記電流源へ共通のバイアス信号を、前記制御信号に応じ
て供給する単一のバイアス回路部を、さらに、共有して
いることを特徴とする。

【００３１】第４の発明の装置は、第１の発明の波形整
形装置において、前記第１可変遅延回路が、縦続接続さ
れた第１単位遅延素子の群を有し、当該第１単位遅延素
子の第１一定数ごとに取り出される出力信号の列を第１
信号列として出力する第１固定遅延回路と、前記第１固
定遅延回路に接続され、前記第１信号列の中から、二進
数に対応するデジタル形式の選択信号に応じて、前記二
進数の昇順または降順に遅延量が増加する順序で一つを
選択し、前記第１遅延クロックとして出力する第１セレ
クタと、を備え、前記第２可変遅延回路が、縦続接続さ
れた第２単位遅延素子の群を有し、当該第２単位遅延素
子の第２一定数ごとに取り出される出力信号の列を第２
信号列として出力する第２固定遅延回路と、前記第２固
定遅延回路に接続され、前記第２信号列の中から、前記
選択信号に応答して、前記第１可変遅延回路が選択する
信号の遅延量に対して前記一定比率の遅延量を有する一
つを選択し、前記第２遅延クロックとして出力する第２
セレクタと、を備え、前記制御部は、前記制御信号とし
て前記選択信号を送出することを特徴とする。

【００３２】第５の発明の装置は、第４の発明の波形整
形装置において、前記第１および第２セレクタは、互い
に同一に構成されており、しかも、前記第１セレクタの
前記第１固定遅延回路への接続関係と、前記第２セレク
タの前記第２固定遅延回路への接続関係とは、互いに同
一に設定されており、前記第１および第２単位遅延素子
は互いに同一に構成されており、前記第１一定数が前記
第２一定数よりも大きく設定されていることを特徴とす
る。

【００３３】第６の発明の装置は、第４の発明の波形整
形装置において、前記第１および第２セレクタは、互い
に同一に構成されており、前記第１および第２固定遅延
回路は、互いに同一に構成されており、前記制御部は、
二進数に対応する前記選択信号を、並列信号として送出
し、前記第１セレクタの前記第１固定遅延回路への接続
関係および前記第２セレクタの前記第２固定遅延回路へ
の接続関係は、互いに同一に設定されており、前記第１
または第２固定遅延回路の一方と前記制御部との間の配
線が、前記制御信号がビットシフトするようにずらして
結線されていることを特徴とする。

【００３４】第７の発明の装置は、第４ないし第６のい
ずれかの発明の波形整形装置において、前記制御部が、
前記入力クロックと前記第１遅延クロックとの位相を比
較して、一方が他方に遅延しているか早まっているかに
応じて、アップ信号とダウン信号のいずれかを選択し
て、前記入力クロックの一周期ごとに位相差に相当する
期間にわたって出力する位相比較器と、前記アップ信号
および前記ダウン信号が出力される期間にわたって、そ
れぞれ、正および負の電流の一方と他方とを選択的に出
力するチャージポンプ回路と、容量素子を有し、前記チ
ャージポンプが出力する電流を前記容量素子に蓄積し
て、当該容量素子の電圧を出力するループフィルタと、
前記電圧を二進数に対応したデジタル形式の信号に変換
して、前記選択信号として出力するＡＤコンバータと、
を備えていることを特徴とする。

【００３５】第８の発明の装置は、第４ないし第６のい
ずれかの発明の波形整形装置において、前記制御部が、
前記第１遅延クロックと前記入力クロックの一方と他方
とが、それぞれデータ入力端子とクロック入力端子とに
入力され、前記クロック入力端子の信号のアクティブレ
ベルへの立ち上がりごとに、前記データ入力端子の信号
のレベルに応じて更新して出力するＤラッチと、前記Ｄ
ラッチの出力のレベルに応じて、前記入力クロックの周
期で、カウントアップとカウントダウンとを選択的に実
行する第１カウンタと、前記第１カウンタがオーバフロ
ーおよびアンダーフローするたびに、前記入力クロック
に同期してカウント値をそれぞれ増加および減少させ
て、前記選択信号として送出する第２カウンタと、を備
えていることを特徴とする。

【００３６】第９の発明の装置は、第１または第４の発
明の波形整形装置において、前記第２可変遅延回路の後
に順次縦続接続され、しかも前記第２可変遅延回路と同
一に構成され、遅延量を制御する信号として前記制御信
号が入力される、Ｎ（≧１）個の第３可変遅延回路と、
前記ＳＲフリップフロップを第１ＳＲフリップフロップ
とし、前記Ｎ個の第３可変遅延回路の中のＭ（１≦Ｍ≦
Ｎ）個の入力側と出力側とに、セット端子とリセット端
子がそれぞれ接続されたＭ個の第２ＳＲフリップフロッ
プと、をさらに備えることを特徴とする。

【００３７】第１０の発明の装置は、第９の発明の波形
整形装置において、前記Ｎ個が偶数個であり、しかも、
前記Ｍ個がＮ／２個であり、前記第１ＳＲフリップフロ
ップおよび前記Ｍ個の第２ＳＲフリップフロップは、第
２可変遅延回路と前記Ｎ個の第３可変遅延回路とで構成
される縦続接続された可変遅延回路の群の中の一つおき
に接続されており、前記一定比率は、１／（Ｎ＋２）に
設定されており、前記波形整形装置は、前記第１ＳＲフ
リップフロップおよび前記Ｍ個の第２ＳＲフリップフロ
ップの出力信号の論理和を算出して出力する論理和回路
を、さらに備えることを特徴とする。

【００３８】第１１の発明の装置は、外部から入力され
る入力クロックの波形を変換し、出力クロックとして出
力する波形整形装置において、前記入力クロックのアク
ティブレベルへの立ち上がりに同期してワンショットパ
ルスを出力するワンショットパルス回路と、前記ワンシ
ョットパルスを入力し、制御信号とともに単調に変化す
る遅延量をもって遅延させて第１遅延クロックとして出
力し、しかも、遅延量の上限が前記入力クロックの１周
期を超え２周期未満に設定されている第１可変遅延回路
と、前記ワンショットパルスまたは前記遅延クロックの
いずれか一方を入力し、最後部の信号の遅延量が前記第
１可変遅延回路の遅延量に対して１未満の一定比率を保
つように、前記制御信号に応じて変化する遅延幅で、順
次遅延する遅延信号列を出力する第２可変遅延回路と、
前記ワンショットパルスと前記遅延クロックとの位相を
比較して、その結果に応じて前記制御信号を生成して送
出する制御部と、前記第２可変遅延回路に入力されるク
ロックおよび前記遅延信号列の論理和を算出し、前記出
力クロックとして出力する論理和回路と、を備え、前記
制御部は、前記遅延クロックの位相の方が遅れていると
きには、前記第１可変遅延回路の遅延量が減少する方向
に前記制御信号を変化させ、前記遅延クロックの位相の
方が早まっているときには、前記第１可変遅延回路の遅
延量が増加する方向に前記制御信号を変化させることを
特徴とする。

【００３９】第１２の発明の装置は、第１、第４、また
は第１１の発明の波形整形装置において、前記制御部と
前記第２可変遅延回路の間に介挿され、前記制御部が送
出する前記制御信号にオフセット信号を重畳して、前記
第２可変遅延回路へと送出するオフセット生成部を、さ
らに備えることを特徴とする。

【００４０】第１３の発明の装置は、第１２の発明の波
形整形装置において、前記オフセット信号の値は、外部
から入力される信号に応じて可変であることを特徴とす
る。

【００４１】第１４の発明の装置は、第１３の発明の波
形整形装置において、前記第１可変遅延回路の遅延量の
上限に対する、前記入力クロックの２周期未満という制
限を外し、前記制御信号の初期値を、前記遅延量を最小
にする値に設定する手段を、さらに備えることを特徴と
する。

【００４２】第１５の発明の装置は、外部から入力され
る入力クロックの波形を変換し、出力クロックとして出
力する波形整形装置において、前記入力クロックを入力
し、制御信号とともに単調に変化する遅延量をもって遅
延させて遅延クロックとして出力し、しかも、遅延量の
上限が前記入力クロックの１周期未満に設定されている
可変遅延回路と、前記入力クロックと前記遅延クロック
が、それぞれセット端子とリセット端子に入力され、出
力信号を前記出力クロックとして出力するＳＲフリップ
フロップと、前記出力クロックを積分して出力する積分
器と、当該積分器の出力が一方入力に接続されており、
当該一方入力の値が他方入力の値よりも大きいときには
前記可変遅延回路の遅延量を減らし、前記一方入力の値
の方が小さいときには前記可変遅延回路の遅延量を増や
す方向に、前記一方入力と他方入力の値の差を増幅し、
前記制御信号として出力する差動増幅器と、を備えるこ
とを特徴とする。

【００４３】第１６の発明の装置は、第１５の発明の波
形整形装置において、一定値の信号を生成し前記他方入
力へと入力する基準信号生成部を、さらに備えることを
特徴とする。

【００４４】第１７の発明の装置は、外部から入力され
る入力クロックの波形を変換し、出力クロックとして出
力する波形整形装置において、縦続接続された単位遅延
素子の群を有し、前記入力クロックを前記単位遅延素子
の一定数ごとに順次遅延させて得られる信号列を出力す
る固定遅延回路と、前記固定遅延回路に接続され、二進
数で表現されたデジタル形式の選択信号に応答して、遅
延量が前記二進数と単調な関係をもつように、前記信号
列の中から一つを選択し、遅延クロックとして出力する
セレクタと、を備え、前記入力クロックと前記遅延クロ
ックが、それぞれセット端子とリセット端子へ入力さ
れ、出力信号を前記出力クロックとして出力するＳＲフ
リップフロップと、前記出力クロックのレベルに応じ
て、前記入力クロックよりも短い周期で、カウントアッ
プとカウントダウンとを選択的に実行する第１カウンタ
と、前記第１カウンタがオーバフローおよびアンダーフ
ローするたびに、前記出力クロックのデューティ比にお
ける５０％からの偏差を解消する方向に、カウント値の
増加と減少の一方と他方とを選択的に行い、当該カウン
ト値を前記選択信号として送出する第２カウンタと、を
備えたことを特徴とする。

【００４５】第１８の発明の装置は、第１、第４、第１
５、または第１７の発明の波形整形装置において、前記
ＳＲフリップフロップが、前記セット端子および前記リ
セット端子のそれぞれに入力されるクロックのアクティ
ブレベルへの立ち上がりに同期してワンショットパルス
を生成する２個のワンショットパルス回路を、備えるこ
とを特徴とする。

【００４６】第１９の発明の装置は、第１、第４、第１
５、または第１７の発明の波形整形装置において、前記
ＳＲフリップフロップが、リセット優先型のＳＲフリッ
プフロップであることを特徴とする。

【００４７】第２０の発明の装置は、第１、第４、第１
５、または第１７の発明の波形整形装置において、外部
から入力された前記入力クロックのアクティブレベルへ
の立ち上がりに同期してワンショットパルスを出力する
ワンショットパルス回路をさらに備え、前記入力クロッ
クの代わりに、前記ワンショットパルスが、前記ワンシ
ョットパルス回路を除く前記波形整形装置の各部へ供給
されることを特徴とする。

【００４８】第２１の発明の装置は、第１または第４の
発明の波形整形装置において、前記一定比率が１／４に
設定されており、前記ＳＲフリップフロップが、２入力
端子に入力された信号の排他的論理和を算出して前記出
力信号として出力する排他的論理和回路に置き換えら
れ、前記セット端子と前記リセット端子が前記２入力端
子に置き換えられたことを特徴とする。

【００４９】第２２の発明の装置は、外部から供給され
た入力クロックがクロックドライバで増幅され、さらに
クロック配線を通じて伝播する過程で生じる遅延を補償
するクロック供給装置において、前記入力クロックが一
方入力へ入力され、前記クロック配線の一点からフィー
ドバックされたクロックが他方入力へ入力され、前記一
方入力に対して前記他方入力のクロックの位相が早いか
遅いかに応じて、前記入力クロックの位相を遅れる方向
または早める方向に、それぞれずらして出力するＤＬＬ
装置と、前記ＤＬＬ装置が出力するクロックのデューテ
ィ比を一定値に変換して、前記クロックドライバへと出
力する波形整形装置と、を備えることを特徴とする。

【００５０】第２３の発明の装置は、第２２の発明のク
ロック供給装置において、前記波形整形装置が、第１、
第４、第１１、第１５、または、第１７の発明の波形整
形装置であることを特徴とする。

【００５１】第２４の発明の装置は、外部から供給され
た入力クロックがクロックドライバで増幅され、さらに
クロック配線を通じて伝播する過程で生じる遅延を補償
するクロック供給装置において、縦続接続された単位遅
延素子の群を有し、前記入力クロックを前記単位遅延素
子の一定数ごとに順次遅延させて得られる信号列を出力
する固定遅延回路と、二進数で表現されたデジタル形式
の第１選択信号に応答して、遅延量が前記二進数ととも
に線型に増加するように、前記信号列の中から一つを選
択し、第１遅延クロックとして出力する第１セレクタ
と、二進数で表現されたデジタル形式の第２選択信号に
応答して、しかも前記第１選択信号と同一の関係をもっ
て、前記信号列の中から一つを選択し、第２遅延クロッ
クとして出力する第２セレクタと、前記入力クロックが
一方入力へ入力され、前記クロック配線の一点からフィ
ードバックされたクロックが他方入力へ入力され、前記
一方入力に対して前記他方入力のクロックの位相が早い
か遅いかに応じて、前記第１選択信号をそれぞれ増加ま
たは減少させる第１選択信号生成部と、前記入力クロッ
クの周期を測定し、前記信号列の中から前記周期の半分
の遅延量をもつ一つを選択可能な選択信号を生成し、第
３選択信号として出力する周期測定部と、前記第１選択
信号に前記第３選択信号を加算し、前記第２選択信号と
して出力する第２選択信号生成部と、前記第１および第
２遅延クロックが、それぞれセット端子およびリセット
端子へ入力され、出力信号を前記クロックドライバへと
出力するＳＲフリップフロップと、を備えることを特徴
とする。

【００５２】第２５の発明の装置は、第２４の発明のク
ロック供給装置において、前記周期測定部が、前記固定
遅延回路を第１固定遅延回路とし、縦続接続された単位
遅延素子の群を有し、前記入力クロックを前記単位遅延
素子の一定数ごとに順次遅延させて得られる信号列を出
力し、しかも、当該信号列の遅延量が前記第１固定遅延
回路の信号列の遅延量と同一の第２固定遅延回路と、二
進数で表現されたデジタル形式の第４選択信号に応答し
て、しかも前記第１選択信号と同一の関係をもって、前
記信号列の中から一つを選択し、第３遅延クロックとし
て出力する第３セレクタと、前記入力クロックが一方入
力へ入力され、前記第３遅延クロックが他方入力へ入力
され、前記一方入力に対して前記他方入力のクロックの
位相が早いか遅いかに応じて、前記第４選択信号をそれ
ぞれ増加または減少させる第４選択信号生成部と、前記
第４選択信号を、二進数としての半分の値に変換し、前
記第３選択信号として出力する割算器と、を備えること
を特徴とする。

【００５３】

【発明の実施の形態】

＜1.実施の形態１＞図２は、実施の形態１のクロック供
給装置の構成を示すブロック図である。なお、以下の図
において、図４７〜図５４に示した従来装置と同一部分
には、同一の符号を付して、その詳細な説明を略する。

【００５４】図２において、１はＤＬＬ装置、２は波形
整形装置、３はクロックドライバ、４はクロック配線、
６はクロック入力端子、７はフィードバック配線、８は
ＤＬＬ装置出力配線、９はクロックドライバ入力配線、
ＣＬは外部から入力される入力クロック（外部クロッ
ク）、ＦＢはフィードバッククロック、ＩＮは波形整形
装置２へ入力される入力クロック、ＯＵＴは波形整形装
置２から出力される出力クロック、そして、５０１はク
ロック供給装置である。

【００５５】また、５はクロック供給装置５０１に接続
され、クロック供給装置５０１から供給されるクロック
に同期して動作する対象装置（システム）である。対象
装置５は、例えば図１に示すように、クロックに同期し
て動作する多数のラッチＬを備えている。ＬＳＩ等の規
模の大きい素子では、ラッチＬの個数は、通常数千ない
しそれ以上である。このため、クロック配線４は、通常
においてクロックツリーの形態をなしている。

【００５６】ＤＬＬ装置１およびクロックドライバ３
は、図４７に示したように、いずれも従来周知の装置で
ある。また、波形整形装置２は、任意のデューティ比を
有する入力クロックＩＮを、５０％のデューティ比をも
つクロックに変換するデューティ比回復装置として構成
されている。したがって、クロック供給装置５０１から
対象装置５へは、５０％のデューティ比を有するクロッ
クが供給される。

【００５７】さらに、クロック配線４内の一点からクロ
ック信号がフィードバッククロックＦＢとして、ＤＬＬ
装置１の２入力の一つへと戻されている。すなわち、ク
ロック供給装置５０１では、ＤＬＬ装置１とクロックド
ライバ３との間に波形整形装置２が介挿されている点
が、従来のクロック供給装置５５１とは、特徴的に異な
っている。

【００５８】このクロック供給装置５０１の各部の信号
波形を、図３のタイミングチャートに示す。図３におい
て、Ｔは入力クロックＣＬの周期である。波形整形装置
２の働きによって、デューティ比が５０％となるように
入力クロックＩＮが波形整形された上で、出力クロック
ＯＵＴとして出力される。その結果、フィードバックク
ロックＦＢ、すなわち、クロック配線４の一点における
クロックのデューティ比も５０％に変換されている。

【００５９】しかも、ＤＬＬ装置１の働きによって、フ
ィードバッククロックＦＢの位相は、入力クロックＣＬ
の位相と等価的に一致する。図３の例では、フィードバ
ッククロックＦＢは、入力クロックＣＬに２周期分遅れ
ることで、等価的な位相差が解消されている。

【００６０】以上のように、クロック供給装置５０１で
は、あたかもＤＬＬ装置１のループの中に、波形整形装
置２が挿入されたように構成されているために、ＤＬＬ
装置１による遅延補償機能を損なうことなく、クロック
のデューティ比が５０％へと回復される。しかも、波形
整形装置２によって生じるクロックの遅延をも含めて、
入力クロックＣＬとフィードバッククロックＦＢとの間
の遅延が等価的に解消されるという利点がある。

【００６１】クロック供給装置５０１を用いることによ
って、デューティ比が５０％でしかも遅延補償がなされ
たクロックが対象装置５へと供給されるので、遅延補償
を必要とする対象装置５がクロックの立ち上がりに同期
する装置部分と立ち下がりに同期する装置部分とを有す
る場合に、その動作速度を高めることができる。

【００６２】＜2.実施の形態２＞つぎに、実施の形態２
の波形整形装置について説明する。

【００６３】＜2-1.装置の全体＞図１は、実施の形態２
の波形整形装置の構成を示すブロック図である。この波
形整形装置５０２は、入力クロックのデューティ比を５
０％に変換して出力するデューティ比回復装置として構
成されており、上述したクロック供給装置５０１の波形
整形装置２としての利用に適している。

【００６４】図１に示すように、装置５０２は、主とし
てアナログ回路によって構成されている。図１におい
て、１０はクロック入力端子、１１は第１可変遅延回
路、１２は第２可変遅延回路、１３は制御部、１４はＳ
Ｒフリップフロップ、１５は位相比較器、１６はチャー
ジポンプ回路、１７はループフィルタ、１８は制御信号
線、１９はクロック出力端子、Ｖｉｎは制御信号、ＯＵ
Ｔ＿Ａは第１遅延回路１１の出力クロック、そして、Ｏ
ＵＴ＿Ｂは第２遅延回路１２の出力クロックである。

【００６５】ループフィルタ１７が出力する制御信号Ｖ
ｉｎは、第１可変遅延回路１１と第２可変遅延回路１２
の双方に共通に入力される。そして、第１可変遅延回路
１１は、クロック入力端子１０より入力される入力クロ
ックＩＮを、制御信号Ｖｉｎに応じた遅延量をもって遅
延させ、出力クロックＯＵＴ＿Ａとして出力する。同様
に、第２可変遅延回路１２は、入力される出力クロック
ＯＵＴ＿Ａを、制御信号Ｖｉｎに応じた遅延量をもって
さらに遅延させ、出力クロックＯＵＴ＿Ｂとして出力す
る。

【００６６】しかも、これら第１可変遅延回路１１と第
２可変遅延回路１２は、同一大きさの制御信号Ｖｉｎの
下で、第２可変遅延回路１２の遅延量がつねに第１可変
遅延回路１１の遅延量の半分となるように構成されてい
る。すなわち、第１可変遅延回路１１の遅延量delay(A)
と、第２可変遅延回路１２の遅延量delay(B)との間に
は、つねに、｛delay(A)＝２・delay(B)｝・・・・（数式
１）、の関係が維持される。さらに、第１可変遅延回路
１１の最大可変遅延量は、入力クロックＩＮのクロック
周期（例えば、１００ＭＨｚクロックなら１０ｎｓｅ
ｃ）よりも大きく、しかも周期の２倍未満となるように
設定される。

【００６７】制御部１３に備わる位相比較器１５、チャ
ージポンプ回路１６、ループフィルタ１７は、それぞ
れ、従来装置５５１における位相比較器２０２、チャー
ジポンプ回路２０３、ループフィルタ２０４と同様に動
作する装置部分である。位相比較器１５は、入力クロッ
クＩＮと出力クロックＯＵＴ＿Ａとの間で位相の比較を
行い、その結果に応じて、アップ信号ＵＰまたはダウン
信号ＤＷＮを送出する。

【００６８】チャージポンプ回路１６は、これらのアッ
プ信号ＵＰ、ダウン信号ＤＷＮを、電流パケットに変換
して、ループフィルタ１７へと出力する。ループフィル
タ１７は、入力された電流パケットの積算量に対応した
電圧信号を制御信号Ｖｉｎとして出力する。

【００６９】ＳＲフリップフロップ１４のセット端子Ｓ
ＥＴには出力クロックＯＵＴ＿Ａが入力され、リセット
端子ＲＳＴには、出力クロックＯＵＴ＿Ｂが入力され
る。そして、ＳＲフリップフロップ１４の非反転出力端
子Ｑの出力が、クロック出力端子１９を通じて、出力ク
ロックＯＵＴとして外部へ出力される。なお、ＳＲフリ
ップフロップ１４には、リセット優先のＳＲフリップフ
ロップが用いられる。

【００７０】図４は波形整形装置５０２の各部の信号波
形を示すタイミングチャートである。図４において、Ｔ
は入力クロックＩＮの周期である。入力クロックＩＮと
して、一般には、必ずしも５０％ではないデューティ比
を有するクロックが入力される。

【００７１】制御部１３には、入力クロックＩＮと出力
クロックＯＵＴ＿Ａとが入力され、制御部１３が出力す
る制御信号Ｖｉｎは、第１可変遅延回路１１に出力され
るので、第１可変遅延回路１１と制御部１３とは一種の
ＤＬＬ装置を構成する。このため、出力クロックＯＵＴ
＿Ａと入力クロックＩＮとの間で位相が見かけ上一致す
る。

【００７２】第１可変遅延回路１１の最大可変遅延量は
入力クロックＩＮの２周期分未満に設定されているため
に、出力クロックＯＵＴ＿Ａは入力クロックＩＮから１
周期分（＝Ｔ）遅延することで、位相の等価的な一致が
得られる。そして、第２可変遅延回路１２の遅延量は、
数式１の関係にしたがって、周期Ｔの半分（＝Ｔ／２）
となる。

【００７３】ＳＲフリップフロップ１４は、出力クロッ
クＯＵＴ＿Ａの立ち上がり（０から１への遷移）に同期
してセットされ、出力クロックＯＵＴ＿Ｂの立ち上がり
に同期してリセットされる。このため、非反転出力端子
Ｑの出力すなわち出力クロックＯＵＴは、出力クロック
ＯＵＴ＿Ａの立ち上がりに同期して立ち上がり、出力ク
ロックＯＵＴ＿Ｂの立ち上がりに同期して立ち下がる
（１から０へ遷移する）。その結果、出力クロックＯＵ
Ｔの立ち上がり期間（１である期間）は、周期Ｔの半分
となる。すなわち、出力クロックＯＵＴのデューティ比
は５０％となる。

【００７４】以上のように、波形整形装置５０２は、入
力クロックＩＮの任意のデューティ比を５０％に変換し
て出力するデューティ比回復装置として機能する。

【００７５】なお、第１可変遅延回路１１の遅延量の初
期値としては、最小の遅延量に設定するのが望ましい。
言い替えると、制御信号Ｖｉｎの初期値は、最も高い値
に設定するのが望ましい。これは、安全を考慮したもの
であり、第１可変遅延回路１１の最大遅延量が正しく周
期Ｔの２倍未満であれば必要でない。製造誤差などの関
係で、もしも、可変遅延回路１１の最大遅延量が周期Ｔ
の２倍以上になることがあると、位相が安定にロックす
るポイント（遅延量）が単一ではなくなる。その結果、
所望の動作をしなくなる恐れが生じる。この場合におい
ても、もしも、遅延量の少ない方から動作が開始するよ
うになっておれば、周期Ｔを超える遅延量でロックする
ことはなく、周期Ｔの遅延量で安定的にロックされると
いう利点が生まれる。

【００７６】この目的のためには、例えば、パワーオン
リセット回路を追加的に設け、このパワーオンリセット
回路が発生するパルスを利用して、電源投入時に制御信
号Ｖｉｎが高電位側電源線の電位にまで達するように、
ループフィルタ１７を予備的にチャージアップするよう
にするとよい。あるいは、パワーオンリセット回路を設
ける代わりに、外部から与えられるリセット信号を利用
して、同様にループフィルタ１７を予備的にチャージア
ップするように構成してもよい。

【００７７】＜2-2.可変遅延回路：その１＞図５は、波
形整形装置５０２の可変遅延回路１１，１２に好適な、
可変遅延回路の構成を示す回路図である。

【００７８】可変遅延回路２０は、バイアス回路部２
１、第１可変遅延回路１１、および第２可変遅延回路１
２を備えている。すなわち、可変遅延回路２０では、第
１可変遅延回路１１と第２可変遅延回路１２とが単一の
装置の中に組み込まれている。

【００７９】バイアス回路部２１は、高電位電源線と接
地電位電源線との間に直列に接続されたＮＭＯＳトラン
ジスタ２６とＰＭＯＳトランジスタ２７とを備えてい
る。そして、ＰＭＯＳトランジスタ２７のゲート電極と
ドレイン電極とは互いに短絡されている。また、制御信
号ＶｉｎがＮＭＯＳトランジスタ２６のゲート電極へと
入力されている。

【００８０】可変遅延回路２０は、さらに、互いに縦続
接続された複数の単位遅延回路を備えており、しかも、
その初段からある段までの前半部分によって第１可変遅
延回路１１が構成され、前半部分の半分の単位遅延回路
を有する後半部分によって第２可変遅延回路１２が構成
されている。出力クロックＯＵＴ＿Ａは、前半部分と後
半部分の接続部から得られ、出力クロックＯＵＴ＿Ｂは
最終段から得られる。

【００８１】各単位遅延回路は、インバータ２５を備え
ている。このインバータ２５は、ドレイン電極が互いに
接続されるとともに、ゲート電極が互いに接続されたＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとで構成さ
れている。そして、インバータ２５を構成するＰＭＯＳ
トランジスタのソース電極と高電位電源線の間にもう一
つのＰＭＯＳトランジスタ２４が介挿され、同じくＮＭ
ＯＳトランジスタのソース電極と接地電位電源線との間
にもう一つのＮＭＯＳトランジスタ２３が介挿されてい
る。

【００８２】インバータ２５の初段のゲート電極には入
力クロックＩＮが入力される。そして、各インバータ２
５は、前段のドレイン電極が次段のゲート電極に接続さ
れる形態で、互いに縦続接続されている。また、バイア
ス配線２９を通じて、すべてのＰＭＯＳトランジスタ２
４およびＰＭＯＳトランジスタ２７のゲートは、互いに
接続されている。同様に、バイアス配線２８を通じて、
すべてのＮＭＯＳトランジスタ２３およびＮＭＯＳトラ
ンジスタ２６のゲート電極は、互いに接続されている。

【００８３】可変遅延回路２０はつぎのように動作す
る。すなわち、バイアス回路部２１には、電圧信号であ
る制御信号Ｖｉｎの大きさに応じた大きさの電流が、高
電位電源線から接地電位電源線へと流れる。ＰＭＯＳト
ランジスタ２７のゲート電極はドレイン電極と短絡され
ているために、バイアス回路部２１を流れる電流によっ
て、制御信号Ｖｉｎに相当するバイアス電圧がＰＭＯＳ
トランジスタ２７のゲート電極に印加される。

【００８４】これらの制御信号Ｖｉｎおよびバイアス電
圧が、すべてのＮＭＯＳトランジスタ２３およびＰＭＯ
Ｓトランジスタ２４のゲート電極に、それぞれ共通に供
給されるために、バイアス回路部２１を流れる電流と同
じ大きさの電流が各単位遅延回路を流れる。すなわち、
制御信号Ｖｉｎによって、すべての単位遅延回路を流れ
る電流の大きさが共通に調整される。単位遅延回路を流
れる電流は、インバータ２５の電源電流として寄与す
る。

【００８５】電源電流が大きいほどインバータ２５の伝
搬遅延時間は短縮される。したがって、制御信号Ｖｉｎ
が大きいほど、単位遅延回路における遅延量は短縮され
る。遅延量は、すべての単位遅延回路の間で制御信号Ｖ
ｉｎによらずに常に互いに共通であるために、第２可変
遅延回路１２の遅延量はつねに第１可変遅延回路１１の
半分となる。すなわち、可変遅延回路２０は、数式１の
関係を保ちつつ、制御信号Ｖｉｎに応じた遅延量を得る
ことができる。

【００８６】このように、可変遅延回路２０では、第１
可変遅延回路１１と第２可変遅延回路１２とに、同一構
造の単位遅延回路が２：１の個数で備わり、しかも、す
べての単位遅延回路の間で遅延時間が共通となるよう
に、共通の大きさの電源電流が供給されるために、数式
１の関係がつねに精密に実現する。また、第１可変遅延
回路１１と第２可変遅延回路１２との間で、バイアス回
路部２１が共有されるので、素子の個数が削減されると
いう利点も、同時に得られる。

【００８７】また、図５の回路図をあたかもレイアウト
図とみたてて、可変遅延回路２０を構成する各素子およ
び配線を、図５の通りにレイアウトすることが、さらに
望ましい。このようにレイアウトを行うことによって、
バイアス配線２８，２９も一直線に配設され、レイアウ
トのコンパクト化が実現すると同時に、信号同士のカッ
プリングなどのノイズの要因も解消ないし緩和される。

【００８８】＜2-3.可変遅延回路：その２＞図６は、波
形整形装置５０２への利用に適したもう一つの可変遅延
回路の構成を示す回路図である。この可変遅延回路３０
では、バイアス回路部３１の構成が、可変遅延回路２０
とは特徴的に異なっている。すなわち、バイアス回路部
３１は、高電位電源線と接地電位電源線との間に介挿さ
れる２段の直列回路を有している。

【００８９】前段の直列回路では、ＰＭＯＳトランジス
タ３４、ＮＭＯＳトランジスタ３３、および抵抗素子３
２が、この順序で直列に接続されている。そして、制御
信号ＶｉｎがＮＭＯＳトランジスタ３３のゲート電極に
入力されており、ＰＭＯＳトランジスタ３４のゲート電
極とドレイン電極は短絡されている。

【００９０】後段の直列回路では、ＰＭＯＳトランジス
タ３６とＮＭＯＳトランジスタ３５とが、直列に接続さ
れている。そして、ＰＭＯＳトランジスタ３６のゲート
電極はＰＭＯＳトランジスタ３４のゲート電極に接続さ
れており、ＮＭＯＳトランジスタ３５のゲート電極とド
レイン電極とは短絡されている。

【００９１】ＰＭＯＳトランジスタ３６のゲート電極は
バイアス配線２９を通じてすべてのＰＭＯＳトランジス
タ２４のゲート電極に接続され、同様に、ＮＭＯＳトラ
ンジスタ３５のゲート電極はバイアス配線２８を通じて
すべてのＮＭＯＳトランジスタ２３のゲート電極に接続
されている。

【００９２】バイアス回路部３１では、制御信号Ｖｉｎ
が入力されるＮＭＯＳトランジスタ３３と接地電位電源
線との間に、ソース抵抗としての抵抗素子３２が介挿さ
れているために、制御信号Ｖｉｎと線型な関係をなす電
流が抵抗素子３２を流れる。ＰＭＯＳトランジスタ３４
とＰＭＯＳトランジスタ３６とで構成されるカレントミ
ラー回路によって、前段の電流が後段の直列回路に反映
される。さらに、ＮＭＯＳトランジスタ３５とＮＭＯＳ
トランジスタ２３とで構成されるカレントミラー回路に
よって、後段の直列回路を流れる電流が、各単位遅延回
路へと反映される。

【００９３】このようにして、可変遅延回路３０では、
制御信号Ｖｉｎで調整された電流と同じ大きさの電流が
各単位遅延回路へと流れるように構成されている。しか
も、制御信号Ｖｉｎと電流との間の関係が、主として抵
抗素子３２によって規定されるので、各単位遅延回路に
供給される電流と制御信号Ｖｉｎとの間の線型性が良好
であるという利点がある。

【００９４】なお、以上の第１可変遅延回路１１および
第２可変遅延回路１２の例では、制御信号Ｖｉｎが増加
するのにともなって、遅延量が減少するように構成され
ていたが、その逆の関係であってもよい。このとき、制
御部１３は、位相差に応じて制御信号Ｖｉｎを、上記し
た例とは逆方向に変化させるように構成すればよい。す
なわち、一般に、第１可変遅延回路１１および第２可変
遅延回路１２は、それらの遅延量が、制御信号Ｖｉｎと
ともに単調に変化し、しかも、同一の制御信号Ｖｉｎの
下で後者の遅延量が前者の１未満の一定の比率を保つよ
うに設定されておればよい。

【００９５】＜3.実施の形態３＞つぎに、実施の形態３
の波形整形装置について説明する。

【００９６】＜3-1.装置の全体＞図７は、この実施の形
態の波形整形装置の構成を示すブロック図である。この
波形整形装置５０３も、入力クロックのデューティ比を
５０％に変換して出力するデューティ比回復装置として
構成されており、上述したクロック供給装置５０１の波
形整形装置２としての利用に適している。図７におい
て、４１は第１可変遅延回路、４２は第２可変遅延回
路、４３は制御部、４５はＡＤコンバータ、４８は制御
信号線、そして、Ｓｉｎは制御信号である。

【００９７】波形整形装置５０３では、ループフィルタ
１７の出力であるアナログ形式の制御信号Ｖｉｎが、Ａ
Ｄコンバータ４５によってデジタル形式の制御信号Ｓｉ
ｎに変換され、この制御信号Ｓｉｎが、第１可変遅延回
路４１と第２可変遅延回路４２とに共通に供給されてい
る。そして、第１可変遅延回路４１と第２可変遅延回路
４２は、ともに、デジタル信号のみを処理するデジタル
回路として構成されている。第１可変遅延回路４１と第
２可変遅延回路４２とが、それらの遅延量の間に数式１
の関係が維持されるように構成されている点は、波形整
形装置５０２と同様である。

【００９８】＜3-2.可変遅延回路：その１＞図８は第１
可変遅延回路４１の構成を示す回路図である。図８に示
すように、第１可変遅延回路４１は、セレクタ４７とイ
ンバータ４６の組合わせで構成されている。入力クロッ
クＩＮは、縦続接続されたインバータ（単位遅延素子；
この例ではＣＭＯＳインバータ回路）４６の初段に入力
され、インバータ４６を通過するごとに、インバータ４
６の伝搬遅延時間分だけ遅延量が加算されて行く。

【００９９】インバータ４６の伝搬遅延時間について
は、近年の微細化プロセスの下で、０．１〜０．２ｎｓ
ｅｃという小さな値が実現されているために、波形整形
装置５０２に用いられる第１可変遅延回路４１として、
十分な分解能が得られる。

【０１００】縦続接続された多数のインバータ４６の一
定個数（ただし偶数：図８の例では４個）ごとに、出力
が引き出され、信号列としてセレクタ４７の多入力端子
へと導かれる。図８の例では、これらの出力が、入力ク
ロックＩＮと同一論理（正負が非反転）で第１可変遅延
回路４１へと導かれるように、一個のインバータ４６を
介してセレクタ４７へと入力されている。

【０１０１】セレクタ４７は、多入力端子に入力された
一定時間ずつ遅延量の異なる多数のクロックの中から、
選択信号として入力される制御信号Ｓｉｎによって指定
された一つを選択して、出力クロックＯＵＴ＿Ａとして
出力する。例えば、制御信号Ｓｉｎの数値が高くなるほ
ど、遅延量の少ないクロックを選択して出力するように
構成される。このように、第１可変遅延回路４１は、イ
ンバータ４６で構成される固定遅延回路とセレクタ４７
とを備えている。

【０１０２】図９は、第２可変遅延回路４２の構成を示
す回路図である。第２可変遅延回路４２も、第１可変遅
延回路４１と同様に、インバータ４６で構成される固定
遅延回路とセレクタ４７とを備えている。ただし、第１
可変遅延回路４１に比べて半数（ただし偶数；図９の例
では２個）のインバータ４６ごとに、出力がセレクタ４
７へと引き出されている。

【０１０３】すなわち、第２可変遅延回路４２では、セ
レクタ４７の多入力端子へ入力されるクロックの遅延量
はは、第１可変遅延回路４１の半分となるように構成さ
れている。したがって、同一の制御信号Ｓｉｎの値に対
して、第１可変遅延回路４１と第２可変遅延回路４２と
の遅延量は、つねに数式１の関係を満たす。

【０１０４】以上のように、波形整形装置５０３では、
第１可変遅延回路４１および第２可変遅延回路４２が、
デジタル信号のみを処理するデジタル回路で構成される
ので、数式１の関係が精密に成り立つとともに、遅延量
と制御信号Ｖｉｎとの間の線型性も良好であるという利
点が得られる。また、デジタル信号が処理対象とされる
ので、バイアス配線に電気的ノイズが重畳することによ
ってジッタが生じるなどの問題点が解消ないし緩和さ
れ、電気的雑音の影響を受けにくい装置が実現する。

【０１０５】また、製造工程において、ディジタル回路
のために通常準備されるスタンダードセル・ライブラリ
が有効に利用でき、製造工程が容易化されるという利点
も同時に得られる。

【０１０６】＜3-3.可変遅延回路：その２＞図１０およ
び図１１は、それぞれ第１および第２可変遅延回路の別
の構成例を示す回路図である。これらの第１，第２可変
遅延回路５１、５２も、インバータ４６とセレクタ５３
の組合わせで構成されている。ただし、第１，第２可変
遅延回路５１、５２の間で、縦続接続されたインバータ
４６とセレクタ５３との間の関係が全く同一に構成され
ている点が、第１および第２可変遅延回路４１，４２と
は特徴的に異なっている。

【０１０７】そして、一方の第１可変遅延回路５１のセ
レクタ５３には、選択信号として制御信号Ｓｉｎを構成
する全てのビット信号が入力される。これに対し、他方
の第２可変遅延回路５２のセレクタ５３には、制御信号
Ｓｉｎの最上位ビットは与えられずに、残りが１ビット
だけシフトして与えられ、最下位ビットは用いることな
く捨てられる。

【０１０８】これらの第１，第２可変遅延回路５１、５
２では、制御信号ＳｉｎがＡＤコンバータ４５によっ
て、２進数に則って与えられ、しかも並列（パラレル）
信号として送出されることを条件としている。したがっ
て、第２可変遅延回路４２のセレクタ５３に入力される
選択信号は、第１可変遅延回路５１のセレクタ５３に入
力される選択信号の１ビットシフトした値、すなわち２
で割った値に相当する。したがって、第２可変遅延回路
５２では、第１可変遅延回路５１の半分の遅延量がつね
に得られる。

【０１０９】第１，第２可変遅延回路５１、５２は、選
択信号端子と制御信号Ｓｉｎを伝送する制御信号線４８
（図７）との間の接続関係を除いて、互いに全く同一に
構成されるので、装置の製造工程がさらに簡略化される
という利点が得られる。特に、製造工程の中の設計段階
の効率、すなわち設計効率が高められるという利点があ
る。

【０１１０】＜4.実施の形態４＞図１２は、波形整形装
置５０３の制御部４３を、デジタル信号処理のみを実行
するデジタル回路で構成した例を示すブロック図であ
る。図１２において、５５はＤラッチ、５６は第１カウ
ンタ、５７は第２カウンタ、そして、５８はインバータ
である。

【０１１１】波形整形装置５１４では、波形整形装置５
０２における位相比較器１５の代わりに、単純なＤラッ
チ５５が用いられている。Ｄラッチ５５は、データ入力
端子に入力される出力クロックＯＵＴ＿Ａの値を、クロ
ック入力端子に入力される入力クロックＩＮに同期して
ラッチする。

【０１１２】図１３および図１４は、Ｄラッチ５５の動
作を説明するタイミングチャートである。図１３に示す
ように、出力クロックＯＵＴ＿Ａの入力クロックＩＮに
対する遅延量が、周期Ｔよりもある時間ｔ４だけ短いと
き、すなわち周期Ｔ未満であるときには、Ｄラッチ５５
の非反転出力端子Ｑの出力は、それまでの値とは無関係
に、入力クロックＩＮの立ち上がりに同期して値”１”
の値に定まる。いうまでもなく、反転出力端子Ｑ^*の出
力も、それと同時に値”０”に定まる。

【０１１３】一方、図１４に示すように、遅延量が、周
期Ｔよりもある時間時間ｔ４だけ長いとき、すなわち周
期Ｔを超えるときには、非反転出力端子Ｑの出力は、そ
れまでの値とは無関係に、入力クロックＩＮの立ち上が
りに同期して値”０”の値に定まる。すなわち、遅延量
が周期Ｔに満たないときには、非反転出力端子Ｑは値”
１”を出力し続け、逆に、周期Ｔを超えるときには、
値”０”を出力し続ける。

【０１１４】図１２に戻って、第１，第２カウンタ５
６，５７は、いずれもアップダウン型のカウンタとして
構成されている。第１カウンタ５６は、Ｄラッチ５５の
非反転出力端子Ｑおよび反転出力端子Ｑ^*がそれぞれア
クティブ（前者では値”１”、後者では値”０”）であ
るときに、アップ端子ＵＰおよびダウン端子ＤＷＮがア
クティブとなるように、論理の調整を行うインバータ５
８を介してＤラッチ５５に結合している。

【０１１５】そして、第１カウンタ５６では、アップ端
子ＵＰがアクティブである期間では、クロック端子に入
力される入力クロックＩＮに同期したカウントアップが
継続的に行われる。そして、オーバフローするたびに、
オーバフロー端子ＯＶＲからアクティブの値（例えば
値”１”）が出力される。

【０１１６】逆に、ダウン端子ＤＷＮがアクティブであ
る期間では、クロック端子に入力される入力クロックＩ
Ｎに同期したカウントダウンが継続的に行われる。そし
て、アンダーフローするたびに、アンダーフロー端子Ｕ
ＮＤからアクティブの値が出力される。すなわち、第１
可変遅延回路４１における遅延量が周期Ｔ未満であると
きには、第１カウンタ５６はカウントアップをしつづ
け、逆に周期Ｔを超えるときには、カウントダウンをつ
づける。そして、周期Ｔの一定倍数に対応する一定期間
ごとに、オーバフロー端子ＯＶＲまたはアンダーフロー
端子ＵＮＤからアクティブ信号が出力される。

【０１１７】第２カウンタ５７は、インバータ５８のオ
ーバフロー端子ＯＶＲおよびアンダーフロー端子ＵＮＤ
がそれぞれアクティブであるときに、アップ端子ＵＰお
よびダウン端子ＤＷＮがアクティブとなるように、論理
の調整を行うインバータ５８を介してＤラッチ５５に結
合している。また、第２カウンタ５７のクロック端子に
は、入力クロックＩＮが入力されている。そして、カウ
ントされた数値は制御信号Ｓｉｎとして第１可変遅延回
路４１および第２可変遅延回路４２（図７）へと送出さ
れる。

【０１１８】したがって、第１カウンタ５６がオーバフ
ローするたびに、入力クロックＩＮに同期して制御信号
Ｓｉｎの値は”１”ずつ増加し、アンダーフローするた
びに、”１”ずつ減少する。すなわち、第１可変遅延回
路４１の遅延量が周期Ｔに足りない期間では、制御信号
Ｓｉｎは一定期間ごとに値”１”ずつ増加をつづけ、逆
に、遅延量が周期Ｔを超えて過度である期間では、制御
信号Ｓｉｎは一定期間ごとに値”１”ずつ減少をつづけ
る。以上のように、図１２に示した装置は、波形整形装
置５０３（図７）の制御部４３と同一の機能を果たす。

【０１１９】この装置を制御部４３として用いる際に
は、第１可変遅延回路４１および第２可変遅延回路４２
は、制御信号Ｓｉｎが大きいほど遅延量が大きくなるよ
うに、構成される。このことは、例えば、図８および図
９において、制御信号Ｓｉｎが大きいほど、遅延量の小
さいクロックが選択されるようにセレクタ４７とインバ
ータ４６との関係を設定することによって容易に達成さ
れる。

【０１２０】図１２において、Ｄラッチ５５に入力され
る入力クロックＩＮと出力クロックＯＵＴ＿Ａとを入れ
換えてもよい。このとき、他の装置部分がそのままであ
れば、第１可変遅延回路４１の遅延量が過度であるとき
に制御信号Ｓｉｎは増加し、不足であるときに減少す
る。このときには、例えば、図８および図９において、
制御信号Ｓｉｎが大きいほど、遅延量の大きいクロック
が選択されるようにセレクタ４７とインバータ４６との
関係を設定するとよい。

【０１２１】あるいは、Ｄラッチ５５と第１カウンタ５
６との間の論理を調整するインバータ５８の個数（値”
０”も含めて）を調整することによっても、遅延量と制
御信号Ｓｉｎの変化の方向との間の関係を、自在に設定
することが可能である。

【０１２２】図１２の装置では、アナログ回路で構成さ
れ、比較的大きなレイアウト面積を占めるループフィル
タ１７をも含めて、制御部４３（図７）のすべての要素
がデジタル回路に置き換えられている。このため、図１
２の装置では、レイアウト面積を縮小して装置を小型化
することができるという利点が得られる。また、デジタ
ル信号を処理対象とするために、電気的ノイズの影響を
受けにくいという利点も同時に得られる。

【０１２３】＜5.実施の形態５＞図１５は、波形整形装
置５０２，５０３のＳＲフリップフロップ１４への利用
に適したＳＲフリップフロップの構成を示す回路図であ
る。図１５において、６０はこの実施の形態のＳＲフリ
ップフロップ、６１，６５，６６，６７はインバータ、
６２はＮＡＮＤ回路、６３はＮＭＯＳトランジスタ、６
４はＰＭＯＳトランジスタ、ＧＮはＮＭＯＳトランジス
タ６３のゲート電極へ入力されるゲート電圧、そして、
ＧＰはＰＭＯＳトランジスタ６４のゲート電極へ入力さ
れるゲート電圧である。

【０１２４】インバータ６６はＭＯＳトランジスタ６
３，６４よりも駆動力が弱く（すなわち、出力抵抗が高
く）設定されている。すなわち、インバータ６６の出力
よりもＭＯＳトランジスタ６３，６４の出力が優先す
る。

【０１２５】ＳＲフリップフロップ６０では、高電位電
源線と接地電位電源線との間に直列に接続されたＭＯＳ
トランジスタ６３，６４のゲート電極が、インバータ６
１とＮＡＮＤ回路６２とで構成されるワンショットパル
ス生成回路を介して、セット端子ＳＥＴおよびリセット
端子ＲＳＴにそれぞれ接続されている。ＭＯＳトランジ
スタ６３，６４の接続部は、メモリを構成するインバー
タ６５，６６に接続されている。そして、メモリが保持
する信号は、インバータ６７を介して非反転出力端子Ｑ
へと出力される。

【０１２６】図１６は、ＳＲフリップフロップ６０がＳ
Ｒフリップフロップ１４として組み込まれた波形整形装
置５０２の動作を説明するタイミングチャートである。
図１６は、波形整形装置５０２に備わる第１可変遅延回
路１１が安定的なロック状態にあるときの動作を示して
いる。

【０１２７】図１６に示すように、入力クロックＩＮの
デューティ比が５０％を超えるときには、周期Ｔごとに
ある期間ｄにわたって、ＳＲフリップフロップ１４のセ
ット端子ＳＥＴ、リセット端子ＲＳＴの双方が同時に
値”１”となる。また、入力クロックＩＮのデューティ
比が５０％未満であっても、安定的なロック状態に移行
するまでの過渡的な期間では、同様に、ＳＲフリップフ
ロップ１４の２つの端子に値”１”が同時に入力される
場合がある。

【０１２８】このような場合に出力が不定となる通常の
ＳＲフリップフロップは、波形整形装置５０２のＳＲフ
リップフロップ１４には適しない。このため、実施の形
態２でのべたように、波形整形装置５０２のＳＲフリッ
プフロップ１４には、リセット優先型のＳＲフリップフ
ロップが使用される。これに対して、この実施の形態の
ＳＲフリップフロップ６０は、ワンショットパルス回路
を付加することによって、２入力が同時に値”１”とな
ることにともなう問題点を解消し、ＳＲフリップフロッ
プ１４に適した装置としている。

【０１２９】図１６に示すように、セット端子ＳＥＴに
入力される出力クロックＯＵＴ＿Ａの立ち上がりエッジ
に同期して、値”０”のワンショットパルスがＰＭＯＳ
トランジスタ６４のゲート電極に入力される。ゲート電
圧ＧＰにおけるこのワンショットパルスによって、ＰＭ
ＯＳトランジスタ６４が瞬時の間オンする。その結果、
インバータ６５，６６で構成されるメモリに保持される
値が更新され、非反転出力端子Ｑに値”１”が保持され
る。

【０１３０】入力クロックＩＮの立ち上がりエッジから
Ｔ／２後に、リセット端子ＲＳＴに入力される出力クロ
ックＯＵＴ＿Ｂが立ち上がる。この出力クロックＯＵＴ
＿Ｂの立ち上がりエッジに同期して、値”１”のワンシ
ョットパルスがＮＭＯＳトランジスタ６３のゲート電極
に入力される。ゲート電圧ＧＮにおけるこのワンショッ
トパルスによって、ＮＭＯＳトランジスタ６３が瞬時の
間オンする。その結果、インバータ６５，６６で構成さ
れるメモリに保持される値が更新され、非反転出力端子
Ｑに値”０”が保持される。

【０１３１】以下、同様の動作が反復される結果、非反
転出力端子Ｑには値”１”と値”０”とが、Ｔ／２ごと
に交互に出力される。このように、ＳＲフリップフロッ
プ６０では、２入力端子に値”１”が同時に入力されて
も、支障なく動作するので、波形整形装置５０２のＳＲ
フリップフロップ１４としての利用に適する。さらに、
ＳＲフリップフロップ６０では、素子数が比較的少な
く、しかも高速であるという利点も同時に得られる。

【０１３２】＜6.実施の形態６＞図１７は、波形整形装
置５０２，５０３のＳＲフリップフロップ１４への利用
に適した別のＳＲフリップフロップの構成を示す回路図
である。図１７において、７０はこの実施の形態のＳＲ
フリップフロップ、７１，７６，７７，７８はインバー
タ、７２，７３はＮＭＯＳトランジスタ、そして、７
４，７５はＰＭＯＳトランジスタである。インバータ７
７はＭＯＳトランジスタ７２〜７５よりも駆動力が弱く
設定されている。

【０１３３】ＳＲフリップフロップ７０では、高電位電
源線と接地電位電源線との間に、ＭＯＳトランジスタ７
５〜７２がこの順に直列に接続されている。そして、セ
ット端子ＳＥＴはインバータ７１を介してＰＭＯＳトラ
ンジスタ７５のゲート電極に接続され、リセット端子Ｒ
ＳＴはＮＭＯＳトランジスタ７２のゲート電極に接続さ
れている。

【０１３４】また、ＭＯＳトランジスタ７３，７４の接
続部は、メモリを構成するインバータ７６，７７に接続
されている。そして、メモリが保持する信号は、インバ
ータ７８を介して非反転出力端子Ｑへと出力される。さ
らに、非反転出力端子Ｑの出力信号は、ＭＯＳトランジ
スタ７３，７４のゲート電極に共通にフィードバックさ
れている。

【０１３５】このＳＲフリップフロップ７０は、つぎの
ように動作する。はじめに非反転出力端子Ｑの値が”
０”であるとする。このとき、非反転出力端子Ｑに接続
されているＰＭＯＳトランジスタ７４はオンしており、
ＮＭＯＳトランジスタ７３はオフしている。このとき
に、セット端子ＳＥＴに値”１”のパルスが入力される
と、それと同時にＭＯＳトランジスタ７３，７４の接続
部の信号、すなわちメモリへの入力信号は値”１”へと
遷移する。その結果、非反転出力端子Ｑの値も”１”へ
と変化する。

【０１３６】非反転出力端子Ｑの値が一旦”１”になる
と、ＰＭＯＳトランジスタ７４はオフし、ＮＭＯＳトラ
ンジスタ７３はオンするので、その後セット端子ＳＥＴ
に値”１”のパルスが入力されても、非反転出力端子Ｑ
の値に変化はない。このとき、リセット端子ＲＳＴに
値”１”のパルスが入力されると、ＮＭＯＳトランジス
タ７２がオンすることによって、メモリが保持する値が
反転し、その結果、非反転出力端子Ｑも値”０”へと反
転する。

【０１３７】非反転出力端子Ｑ値が一旦”０”になる
と、ＰＭＯＳトランジスタ７４はオンし、ＮＭＯＳトラ
ンジスタ７３はオフするので、その後リセット端子ＲＳ
Ｔに値”１”のパルスが入力されても、非反転出力端子
Ｑの値に変化はない。以上のように、ＳＲフリップフロ
ップ７０は、セット端子ＳＥＴへ入力されるパルスの立
ち上がりでセットされ、リセット端子ＲＳＴへの立ち上
がりでリセットされるＳＲフリップフロップとして機能
する。

【０１３８】セット端子ＳＥＴとリセット端子ＲＳＴと
に同時に値”１”が入力されるときには、非反転出力端
子Ｑの値がメモリの入力に論理反転されて伝達されるの
で値”１”，”０”，”１”，”０”，・・・・と、フ
ィードバックループに介挿される３素子分の遅延時間の
約２倍の周期で発振する。このとき、ＳＲフリップフロ
ップ７０は、あたかも一種の非同期のＴフリップフロッ
プとして動作する。すなわち、ＳＲフリップフロップ７
０は、汎用性の高い非同期ＪＫフリップフロップの一形
態となっている。

【０１３９】このＳＲフリップフロップ７０に素子を付
加することによって、リセット優先のＳＲフリップフロ
ップとすることが可能である。図１８にその一例を示
す。図１８に示すＳＲフリップフロップ８０では、ＳＲ
フリップフロップ７０におけるインバータ７１がＮＡＮ
Ｄ回路８２に置き換えられ、さらに、リセット端子ＲＳ
Ｔがインバータ８１を介してＮＡＮＤ回路８２の２入力
の一方に接続されている。また、リセット端子ＲＳＴに
接続されるインバータ８１の出力とＮＭＯＳトランジス
タ８３のゲート電極とが、もう一つのインバータ８１を
介して接続されている。

【０１４０】このようにＳＲフリップフロップ７０に簡
単な論理回路を付加することによって、リセット優先の
ＳＲフリップフロップが得られる。

【０１４１】＜7.実施の形態７＞図１９は、実施の形態
７の波形整形装置の構成を示すブロック図である。この
波形整形装置５０４では、入力クロックＩＮを受信する
入力端子と波形整形装置５０２との間に、ワンショット
パルス回路９０が介挿されている。

【０１４２】ワンショットパルス回路９０は、図１９に
示すように、インバータ９１，９３、およびＮＡＮＤ回
路９２の組合わせで構成される。すなわち、ワンショッ
トパルス回路９０は、図１５に示したワンショットパル
ス回路と同様に構成される。ワンショットパルス回路９
０の働きによって、第１可変遅延回路１１および位相比
較器１５に入力される入力信号ＩＳは、入力クロックＩ
Ｎそのものではなく、入力クロックＩＮに同期して出力
されデューティ比が十分に小さいワンショットパルスと
なる。

【０１４３】図２０は、この波形整形装置５０４の動作
を説明するタイミングチャートである。入力信号ＩＳ
は、入力クロックＩＮのデューティ比の大きさに関わり
なく、入力クロックＩＮの立ち上がりに同期して立ち上
がるデューティ比の短いワンショットパルスとなる。そ
の結果、出力クロックＯＵＴ＿Ａは、この入力信号ＩＳ
が遅延したものとなる。

【０１４４】同様に、出力クロックＯＵＴ＿Ｂは、出力
クロックＯＵＴ＿Ａにさらに遅延が付加されたものとな
る。図２０では、安定的にロックした状態を例示してい
るために、出力クロックＯＵＴ＿Ａは、入力信号ＩＳに
対して周期Ｔだけ遅れ、出力クロックＯＵＴ＿Ｂはさら
にＴ／２だけ遅れている。出力クロックＯＵＴ＿Ａ、出
力クロックＯＵＴ＿Ｂともに、入力信号ＩＳと同じ波形
が維持されるので、それらのデューティ比は十分に小さ
い。

【０１４５】したがって、ＳＲフリップフロップ１４の
セット端子ＳＥＴおよびリセット端子ＲＳＴともに値”
１”となることによる弊害は除去される。すなわち、Ｓ
Ｒフリップフロップ１４としてリセット優先のＳＲフリ
ップフロップを用いることなく、安価な通常のＳＲフリ
ップフロップを使用することが可能となる。

【０１４６】なお、波形整形装置５０２のＳＲフリップ
フロップ１４の２入力が、ハイアクティブ（値”１”へ
の立ち上がりで動作する）である代わりに、ロウアクテ
ィブである場合には、ワンショットパルス回路は、入力
クロックＩＮの論理を反転したワンショットパルスを出
力するように構成するとよい。それには、例えば、図１
９において、インバータ９３の代わりに２段のインバー
タを介挿するとよい。

【０１４７】＜8.実施の形態８＞図２１は実施の形態８
の波形整形装置の構成を示すブロック図である。この波
形整形装置５０５は、デューティ比回復装置として構成
されており、しかも、ＳＲフリップフロップ１４を用い
ることなく、５０％デューティの出力クロックＯＵＴを
得るように構成されている。

【０１４８】図２１において、９６は多出力型の第２可
変遅延回路、ｎ０，ｎ１，・・・，ｎｋは第２可変遅延
回路９６の複数の出力信号、そして、９７は多入力型の
論理和（ＯＲ）回路である。この波形整形装置５０５
は、波形整形装置５０４において、第２可変遅延回路１
２が第２可変遅延回路９６に置き換えられ、しかも、Ｓ
Ｒフリップフロップ１４の代わりに論理和回路９７に置
き換えられている。そして、論理和回路９７の多入力端
子には、第２可変遅延回路９６の多出力ｎ０，ｎ１，・
・・，ｎｋが入力され、論理和回路９７の出力信号が出
力クロックＯＵＴとして外部へ出力される。

【０１４９】図２２は、第２可変遅延回路９６の構成を
示す回路図である。第２可変遅延回路９６では、縦続接
続された多数の単位遅延回路９８を備えている。そし
て、初段の単位遅延回路９８に出力クロックＯＵＴ＿Ａ
が入力され、この出力クロックＯＵＴ＿Ａが出力信号ｎ
０として出力されるとともに、次段から最終段までの各
単位遅延回路９８の出力が、出力信号ｎ１，ｎ２，・・
・，ｎｋとして出力される。そして、出力クロックＯＵ
Ｔ＿Ａに対する最終段の出力ｎｋの遅延量が、第１可変
遅延回路１１の遅延量の半分となるように設定されてい
る。

【０１５０】図２３は、単位遅延回路９８の構成を示す
回路図である。単位遅延回路９８の中に、可変遅延回路
２０（図５）の１つの単位遅延回路とバイアス回路部２
１とが組み合わせれており、また、入力信号（例えばｎ
０）と出力信号（例えばｎ１）の論理を一致させるため
に、出力側にインバータ９９が接続されている。

【０１５１】図２４は、波形整形装置５０５の動作を説
明するタイミングチャートである。図２４では、第１可
変遅延回路１１が安定的にロック状態にあるときの各部
の信号波形が描かれている。ワンショットパルス回路９
０の働きによって、第１可変遅延回路１１および位相比
較器１５には、入力クロックＩＮに同期して立ち上が
り、しかも十分に短いパルス幅ｗをもった入力信号ＩＳ
が入力される。第１可変遅延回路１１はロック状態にあ
るために、出力クロックＯＵＴ＿Ａの位相は、入力信号
ＩＳと位相と見かけ上（等価的に）一致する。

【０１５２】そして、第２可変遅延回路９６の出力信号
ｎ１，ｎ２，・・・，ｎｋは、順次一定時間ずつ遅延す
る。パルス幅ｗの大きさは、できるだけ狭く設定される
のが望ましいが、一段の単位遅延回路の遅延量が、ロッ
ク以前の過渡的な動作時をも含めてつねにパルス幅ｗよ
りも短くなる範囲に設定される。このため、出力信号ｎ
１，ｎ２，・・・，ｎｋの論理和として得られる出力ク
ロックＯＵＴは、出力クロックＯＵＴ＿Ａの立ち上がり
時点から最終段の出力信号ｎｋの立ち下がり時点まで、
値”１”となる。

【０１５３】最終段の出力信号ｎｋの遅延量が、第１可
変遅延回路１１の半分になるように設定されているの
で、第１可変遅延回路１１がロックした状態では、最終
段の出力信号ｎｋの遅延量はＴ／２となる。このため、
出力クロックＯＵＴは、Ｔ／２の期間にわたって値”
１”となる。すなわち、出力クロックＯＵＴのデューテ
ィ比は５０％となる。

【０１５４】なお、パルス幅ｗが周期Ｔに比べて十分に
短くはない場合には、デューティ比はパルス幅ｗの大き
さに応じて５０％から幾分ずれる。しかしながら、通常
は、出力信号ｎ１，ｎ２，・・・，ｎｋの個数は十分に
大きく設定されるので、パルス幅ｗもそれにともなって
短く設定可能である。このため、通常の使用形態におい
て、出力クロックＯＵＴのデューティ比のずれは無視で
きる。

【０１５５】このわずかなずれをも補償するためには、
ロック時の出力クロックＯＵＴ＿Ａに対する出力信号ｎ
ｋの遅延量が、遅延量＝Ｔ／２−ｗ、の大きさとなるよ
うに、ワンショットパルス回路９０におけるパルス幅ｗ
と第２可変遅延回路９６の単位遅延回路の段数との間の
関係を調整しておくとよい。

【０１５６】＜9.実施の形態９＞図２５は、実施の形態
９の波形整形装置の構成を示すブロック図である。この
波形整形装置５０６も、デューティ比回復装置として構
成されている。この波形整形装置５０６では、出力クロ
ックＯＵＴ＿Ａの代わりに、入力クロックＩＮが直接に
第２可変遅延回路１２へと入力される点が、波形整形装
置５０２（図１）とは特徴的に異なっている。

【０１５７】図２６は、第１可変遅延回路１１がロック
した状態を例として装置５０６の動作を説明するタイミ
ングチャートである。第１可変遅延回路１１はロックし
ているので、出力クロックＯＵＴ＿Ａは入力クロックＩ
Ｎから周期Ｔだけ遅延している。そして、出力クロック
ＯＵＴ＿Ｂは、入力クロックＩＮから第１可変遅延回路
１１の遅延時間の半分、すなわちＴ／２だけ遅延する。

【０１５８】すなわち、ＳＲフリップフロップ１４で
は、セット端子ＳＥＴの値が立ち上がった後、Ｔ／２を
経てからリセット端子ＲＳＴの値が立ち上がる。このた
め、ＳＲフリップフロップ１４の非反転出力端子Ｑから
は、デューティ比が５０％のクロックが出力クロックＯ
ＵＴとして出力される。

【０１５９】以上のように、この装置５０６は、波形整
形装置５０２と同様に、デューティ比回復装置として機
能する。しかも、入力クロックＩＮから出力クロックＯ
ＵＴまでの遅延は、ＳＲフリップフロップ１４でしか発
生しないので、周期Ｔを超える遅延量を有する遅延波形
整形装置５０２に比べて遅延量が小さいという利点が得
られる。

【０１６０】このことは、低消費電力化などのために、
外部から供給される入力クロックＩＮが停止した場合
に、装置が即座に停止できるなどの利点を生み出す。装
置５０６では、制御部１３と第１可変遅延回路１１は、
あたかも入力クロックＩＮの周期Ｔを測定する役割を果
たしている。

【０１６１】＜10.実施の形態１０＞以上に説明したデ
ューティ比回復装置としての各波形整形装置では、第２
可変遅延回路の遅延量は第１可変遅延回路の遅延量の半
分となるように設定されており、そのことによって、入
力クロックＩＮのデューティ比によらずに、５０％のデ
ューティ比を有するクロックが出力クロックＯＵＴとし
て得られていた。これらのデューティ比回復装置におい
て、第２可変遅延回路の遅延量を、例えば、第１可変遅
延回路の遅延量の６０％に設定すれば、６０％のデュー
ティ比を有する出力クロックＯＵＴが得られる。

【０１６２】遅延量の調整は、例えば、可変遅延回路２
０（図５）における単位遅延回路の個数を調整すること
によって容易に可能である。また、可変遅延回路４１，
４２（図８、図９）の例では、インバータ４６の個数の
比率を調整することによって達成される。あるいは、可
変遅延回路５１，５２（図１０、図１１）の例では、セ
レクタ５３の選択信号と制御信号Ｓｉｎとの関係、例え
ばビットシフト量を調整すればよい。

【０１６３】対象装置５（図１）が、５０％ではないあ
るクロック・デューティ比で最適になるように構成され
た場合には、出力クロックＯＵＴのデューティ比を、そ
の最適値に合わせ込むことによって、対象装置５の動作
速度を最大限に引き上げることが可能となる。以上の各
実施の形態で述べた波形整形装置は、第１可変遅延回路
と第２可変遅延回路との間の遅延量の比率を、５０％以
外の値にも設定することが容易であり、対象装置５の性
能を最大限に引き出すことができるという利点をも有し
ている。

【０１６４】＜11.実施の形態１１＞つぎに、実施の形
態１１の波形整形装置について説明する。

【０１６５】＜11-1.装置の全体＞図２７は、実施の形
態１１の波形整形装置の構成を示すブロック図である。
この波形整形装置５０７も、デューティ比５０％のクロ
ックを得るデューティ比回復装置として構成されてい
る。図２７において、１０１は積分器、１０２は差動増
幅器、１０３，１０４は抵抗素子、そして、Ｓ０は積分
器の出力信号である。第２可変遅延回路１２の最大可変
遅延量は入力クロックＩＮの１周期未満に設定されてい
る。

【０１６６】入力クロックＩＮは、可変遅延回路１２と
ＳＲフリップフロップ１４のセット端子ＳＥＴとに入力
され、出力クロックＯＵＴ＿Ｂが、ＳＲフリップフロッ
プ１４のリセット端子ＲＳＴに入力されている。そし
て、ＳＲフリップフロップ１４の非反転出力端子Ｑの信
号が、出力クロックＯＵＴとして外部へ出力されるとと
もに、積分器１０１へも入力される。また、積分器１０
１の出力信号Ｓ０は、差動増幅器１０２の非反転入力端
子に入力される。

【０１６７】差動増幅器１０２の反転入力端子には、高
電位（Ｖｄｄ）電源線と接地電位電源線の間に直列に接
続された、抵抗値の等しい二つの抵抗素子１０３，１０
４の接続部の電位、すなわち中点電位（Ｖｄｄ／２）が
基準電位として入力される。すなわち、抵抗素子１０
３，１０４は、基準電位を生成する回路として機能して
いる。差動増幅器１０２は、２つの入力信号の差に比例
した大きさの電圧信号を制御信号Ｖｉｎとして出力す
る。この制御信号Ｖｉｎは、可変遅延回路１２へと入力
される。なお、積分器１０１の時定数は、周期Ｔに比べ
て十分に大きく設定される。

【０１６８】図２８は、この装置５０７の動作を説明す
るタイミングチャートである。図２８に示すように、出
力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周
期Ｔよりもさらに時間ｔ１だけ遅れているとする。この
とき、出力信号Ｓ０は、基準電位（＝Ｖｄｄ／２）より
も低い値になっている。出力クロックＯＵＴ＿Ｂが入力
クロックＩＮに対して、周期Ｔよりも余分に遅れている
ために、出力クロックＯＵＴのデューティ比は５０％よ
りも高くなる。その結果、積分器１０１のはたらきで、
出力信号Ｓ０は、徐々に基準電位に接近する。それにと
もなって、可変遅延回路１２の遅延量は小さくなってゆ
く。すなわち、出力クロックＯＵＴのデューティ比は５
０％に近づく。

【０１６９】逆に、出力クロックＯＵＴ＿Ｂが入力クロ
ックＩＮに対して、周期Ｔよりもさらに時間ｔ１だけ早
まっているとする。このとき、出力信号Ｓ０は、基準電
位よりも高い値になっている。出力クロックＯＵＴ＿Ｂ
が入力クロックＩＮに対して、周期Ｔよりも早まってい
るために、出力クロックＯＵＴのデューティ比は５０％
よりも低くなる。その結果、積分器１０１のはたらき
で、出力信号Ｓ０は、徐々に基準電位に接近する。それ
にともなって、可変遅延回路１２の遅延量は大きくなっ
てゆく。すなわち、出力クロックＯＵＴのデューティ比
は５０％に近づく。

【０１７０】出力クロックＯＵＴのデューティ比が５０
％に達すると、出力信号Ｓ０はゼロとなるので、出力ク
ロックＯＵＴのデューティ比はもはや変動しなくなる。
すなわち、最終的には、出力クロックＯＵＴのデューテ
ィ比は５０％の値に安定する。このように装置５０７
は、入力クロックＩＮのデューティ比にかかわりなく、
５０％デューティ比の出力クロックＯＵＴを出力するデ
ューティ比回復装置として機能する。

【０１７１】また、この装置５０７では、最終的に外部
へ出力される出力クロックＯＵＴをモニタすることによ
って、５０％のデューティ比を得るように構成されてい
る。このために、最終段に位置するＳＲフリップフロッ
プ１４をも含めて、値”１”を出力するときの駆動力と
値”０”を出力するときの駆動力とを、厳密に一致させ
なくても、それらの偏りによる波形の乱れが補正され、
出力クロックＯＵＴのデューティ比が精密に５０％に得
られるという利点がある。すなわち、装置の製造が容易
であるという利点が備わっている。

【０１７２】さらに、装置５０７では、抵抗素子１０
３、１０４の抵抗値の比率を調節するだけで、所望する
任意のデューティ比を有する出力クロックＯＵＴを得る
ことが可能である。すなわち、この装置５０７は、デュ
ーティ比の調節が特に容易であるという利点をも同時に
備えている。

【０１７３】＜11-2.積分器＞つぎに、装置５０７の積
分器１０１としての利用に適した積分器のいくつかの例
について説明する。図２９に示すように、積分器１０１
には、例えば従来周知のＲＣフィルタが使用可能であ
る。このＲＣフィルタは、構造が簡素であり、製造コス
トが低廉であるという利点がある。

【０１７４】図３０に例示する積分器１０１ａでは、Ｒ
Ｃフィルタの入力側に、２個のインバータ１０３が接続
されている。出力クロックＯＵＴはインバータ１０３の
入力端子に入力され、ＲＣフィルタに直接には入力され
ないので、ＲＣフィルタによる出力クロックＯＵＴの波
形への影響を解消することができるという利点がある。

【０１７５】図３１に例示する積分器１０１ｂは、電流
パケットを生成するチャージポンプを応用している。図
３１において、１０４，１０５はスイッチング素子、Ｃ
は容量素子、そして、ＩN，ＩPは電流源である。入力さ
れる出力クロックＯＵＴが値”１”のときには、電流源
ＩPがオンし、電流源ＩNはオフする。逆に、値”０”で
あれば、電流源ＩNがオンし、電流源ＩPはオフする。し
たがって、出力クロックＯＵＴの値が容量Ｃによって積
分され、積分値は容量Ｃが保持する電圧に反映される。

【０１７６】図３２に例示する積分器１０１ｃは、２つ
の電流源ＩN，ＩPの電流の大きさを互いに同一にするの
に適した積分器１０１の一形態である。図３２におい
て、１０６，１０７，１０９はＮＭＯＳトランジスタ、
１０８，１１０はＰＭＯＳトランジスタ、１１１はイン
バータ、そして、Ｒは抵抗素子である。

【０１７７】ＭＯＳトランジスタ１０９，１１０は、そ
れぞれスイッチング素子１０４，１０５に対応する。ま
た、ＭＯＳトランジスタ１０７，１０８は、それぞれ電
流源ＩN，ＩPに対応する。そして、ＭＯＳトランジスタ
１０６，１０７，１０８と抵抗素子Ｒとによって、ＭＯ
Ｓトランジスタ１０７，１０８のバイアス回路が構成さ
れている。

【０１７８】すなわち、抵抗素子ＲとＭＯＳトランジス
タ１０６との直列回路を流れる電流の大きさは、抵抗素
子Ｒの抵抗値の大きさによって精密に定まる。そして、
ＭＯＳトランジスタ１０６，１０７で構成されるカレン
トミラー回路、さらに、二つのＭＯＳトランジスタ１０
８で構成されるもう一つのカレントミラー回路によっ
て、抵抗値Ｒを流れる電流と同じ大きさの電流が、ＭＯ
Ｓトランジスタ１０７，１０８を流れる。

【０１７９】すなわち、電流源としてのＭＯＳトランジ
スタ１０７，１０８の電流値が、抵抗素子Ｒの抵抗値に
よって精密に定まる。しかも、抵抗素子Ｒの抵抗値を高
くすることによって、電流源としてのＭＯＳトランジス
タ１０７，１０８の電流値をいくらでも小さく抑えるこ
とが可能である。したがって、容量素子Ｃの容量を小さ
くすることで、レイアウト面積を小さく保ちつつ、しか
も、時定数を高く設定することができるという利点が得
られる。

【０１８０】＜12.実施の形態１２＞図３３は、実施の
形態１２の波形整形装置の構成を示すブロック図であ
る。この波形整形装置５０８は、デューティ比５０％の
クロックを得るデューティ比回復装置として構成されて
おり、装置５０７をデジタル回路で構成したものに相当
する。図３３において、１２０はデジタルフィルタであ
る。可変遅延回路４２の最大可変遅延量は、入力クロッ
クＩＮの１周期未満に設定されている。

【０１８１】入力クロックＩＮは、可変遅延回路４２と
ＳＲフリップフロップ１４のセット端子ＳＥＴとに入力
され、出力クロックＯＵＴ＿Ｂが、ＳＲフリップフロッ
プ１４のリセット端子ＲＳＴに入力されている。そし
て、ＳＲフリップフロップ１４の非反転出力端子Ｑの信
号が出力クロックＯＵＴとして外部へ出力されると同時
に、デジタルフィルタ１２０に入力される。デジタルフ
ィルタ１２０が出力する制御信号Ｓｉｎは、可変遅延回
路４２へと入力される。

【０１８２】図３４は、デジタルフィルタ１２０の構成
を示す回路図である。図３４において、１２１はインバ
ータ、１２２，１２３はアップダウン型の第１，第２カ
ウンタ、ＨＣＫは入力クロックＩＮよりも周期が十分に
短い高速クロックである。

【０１８３】出力クロックＯＵＴは、前段の第１カウン
タ１２２のアップ端子ＵＰに直接入力されるとともに、
ダウン端子ＤＷＮにインバータ１２１を介して入力され
る。また、第１カウンタ１２２のオーバフロー端子ＯＶ
Ｒ、アンダーフロー端子ＵＮＤは、第２カウンタ１２３
のアップ端子ＵＰ、ダウン端子ＤＷＮに、それぞれ接続
されている。また、カウンタ１２２，１２３のクロック
端子には、高速クロックＨＣＫが入力される。そして、
後段の第２カウンタ１２３の計数値が制御信号Ｓｉｎと
して出力される。

【０１８４】したがって、出力クロックＯＵＴが値”
１”であるときには、第１カウンタ１２２は、高速クロ
ックＨＣＫの一定倍数に相当する周期をもって反復的
に、オーバフロー端子ＯＶＲから値”１”を出力する。
逆に、出力クロックＯＵＴが値”０”であるときには、
第１カウンタ１２２は、アンダーフロー端子ＵＮＤから
値”１”を反復的に出力する。

【０１８５】その結果、出力クロックＯＵＴのデューテ
ィ比が５０％を超えているときには、制御信号Ｓｉｎの
値は上昇してゆき、５０％よりも低いときには減少して
ゆく。また、出力クロックＯＵＴのデューティ比が５０
％に一致するときには、制御信号Ｓｉｎの値は変動しな
くなる。

【０１８６】したがって、装置５０８では、出力クロッ
クＯＵＴのデューティ比が５０％に収束するように、可
変遅延回路４２の遅延量が制御される。このように装置
５０８は、入力クロックＩＮのデューティ比にかかわり
なく、５０％デューティ比の出力クロックＯＵＴを出力
するデューティ比回復装置として機能する。

【０１８７】また、この装置５０８では、装置５０７と
同様に、最終的に外部へ出力される出力クロックＯＵＴ
をモニタすることによって、５０％のデューティ比を得
るように構成されている。このため、最終段に位置する
ＳＲフリップフロップ１４も含めて、駆動力の偏りの影
響が補償されて、出力クロックＯＵＴには精密に５０％
のデューティ比をもつクロックが得られるという利点が
ある。

【０１８８】さらに、すべての装置部分がディジタル回
路で構成されるので、レイアウト面積が小さくなるとい
う利点に加えて、標準セルを用いて容易に設計可能であ
るなどの利点も同時に得られる。

【０１８９】図３５は、装置５０８に適した、別のデジ
タルフィルタの例を示す回路図である。図３５におい
て、１２５，１２６は論理積（ＡＮＤ）回路、そして、
１２７，１２８はアップダウン型でしかも非同期型のカ
ウンタである。

【０１９０】出力クロックＯＵＴと高速クロックＨＣＫ
との論理積が第１カウンタ１２７のアップ端子ＵＰに入
力され、ダウン端子ＤＷＮには、出力クロックＯＵＴの
反転信号と高速クロックＨＣＫとの論理が入力される。
また、第１カウンタ１２７のオーバフロー端子ＯＶＲ、
アンダーフロー端子ＵＮＤは、第２カウンタ１２８のア
ップ端子ＵＰ、ダウン端子ＤＷＮに、それぞれ接続され
ている。そして、第２カウンタ１２８の計数値が制御信
号Ｓｉｎとして出力される。

【０１９１】したがって、出力クロックＯＵＴが値”
１”であるときには、第１カウンタ１２７は、アップ端
子ＵＰに入力される高速クロックＨＣＫをカウントアッ
プし、高速クロックＨＣＫの一定倍数に相当する周期を
もって反復的に、オーバフロー端子ＯＶＲから値”１”
を出力する。逆に、出力クロックＯＵＴが値”０”であ
るときには、ダウン端子ＤＷＮに入力される高速クロッ
クＨＣＫをカウントダウンし、アンダーフロー端子ＵＮ
Ｄから値”１”を反復的に出力する。

【０１９２】その結果、出力クロックＯＵＴのデューテ
ィ比が５０％を超えているときには、制御信号Ｓｉｎの
値は上昇してゆき、５０％よりも低いときには減少して
ゆく。また、出力クロックＯＵＴのデューティ比が５０
％に一致するときには、制御信号Ｓｉｎの値は変動しな
くなる。

【０１９３】したがって、このデジタルフィルタ１２０
ａを用いた装置５０８は、出力クロックＯＵＴのデュー
ティ比が５０％に収束するように、可変遅延回路４２の
遅延量を制御するので、５０％デューティ比の出力クロ
ックＯＵＴを出力するデューティ比回復装置として機能
する。デジタルフィルタ１２０ａでは、安価な非同期式
のカウンタが用いられるので、製造コストが削減される
という利点がある。

【０１９４】＜13.実施の形態１３＞図３６は、実施の
形態１３の波形整形装置の構成を示すブロック図であ
る。この波形整形装置５０９は、ＰＷＭ（Pulse Width
Modulation）変調装置として構成されている。

【０１９５】図３６において、Ｖｒは外部から入力され
る入力信号、そして、１３０は入力信号Ｖｒが入力され
る入力端子である。入力端子１３０は、差動増幅器１０
２の反転入力端子に接続されている。すなわち、この装
置５０９は、装置５０７（図２７）において、抵抗素子
１０３，１０４で構成される基準電圧発生部を除去し、
差動増幅器１０２の反転入力端子に、外部から任意の大
きさの電圧信号が入力可能なように構成されている。

【０１９６】入力クロックＩＮの周期Ｔ、積分器１０１
の時定数、および、入力信号Ｖｒの周期の間に、周期Ｔ
＜時定数＜Ｖｒの周期、の関係が保たれれるように、積
分器１０１の時定数が設定される。この場合には、入力
信号Ｖｒが変動しても、可変遅延回路４２は、ロック状
態を維持しつづけるので、出力クロックＯＵＴの周期は
入力クロックＩＮの周期Ｔに固定されたままとなる。し
かも、入力信号Ｖｒが高いときには、出力クロックＯＵ
Ｔのデューティ比は大きくなり、逆に、入力信号Ｖｒが
低いときには、出力クロックＯＵＴのデューティ比は小
さくなる。

【０１９７】すなわち、入力クロックＩＮのデューティ
比に依存することなく、出力クロックＯＵＴとして、入
力信号Ｖｒに応答したＰＷＭ出力を得ることができる。
しかも、入力信号Ｖｒの高さと出力クロックＯＵＴのデ
ューティ比との間には線型な関係が保たれ、特性の良好
なＰＷＭ変調装置が実現する。

【０１９８】＜14.実施の形態１４＞図３７は実施の形
態１４の波形整形装置の構成を示すブロック図である。
この波形整形装置５１０も、ＰＷＭ変調装置として構成
されている。

【０１９９】図３７において、１３２はオフセット生成
部である。オフセット生成部１３２は、ループフィルタ
１７と第２可変遅延回路１２の間に介挿されており、入
力端子１３０を介して外部より入力される入力信号Ｖｒ
に応じた大きさのオフセット信号を、制御信号Ｖｉｎに
重ね合わせる働きをなす。すなわち、この装置５１０
は、装置５０６（図２５）において、第２可変遅延回路
１２へと供給される制御信号Ｖｉｎに、外部から任意の
大きさのオフセット信号を重畳可能なように構成されて
いる。

【０２００】入力信号Ｖｒが変化しても、第１可変遅延
回路１１の動作には影響がなく、第１可変遅延回路１１
はロック状態を維持し続ける。したがって、入力クロッ
クＩＮの周期Ｔと入力信号Ｖｒの周期との間に、周期Ｔ
＜Ｖｒの周期、の関係が保たれるように変化する入力信
号Ｖｒが入力されると、出力クロックＯＵＴの周期は入
力クロックＩＮの周期Ｔに固定されたままで、出力クロ
ックＯＵＴのデューティ比のみが変化する。すなわち、
装置５１０は、ＰＷＭ変調装置として機能する。

【０２０１】オフセット生成部１３２は、２つの入力信
号Ｖｉｎ、Ｖｒの和を算出して出力する加算器であり、
例えば、演算増幅器を用いて容易に構成可能である。こ
の装置５１０は、入力信号Ｖｒを、時間とともに変化し
ない一定の値に保つことによって、実施の形態１０で述
べた装置、すなわち、所望の任意のデューティ比を有す
る出力クロックＯＵＴを出力するデューティ比回復装置
として機能させることも可能である。

【０２０２】また、この装置５１０は、入力信号Ｖｒの
周期の大きさについて、装置の積分時定数に関する制約
を受けることがなく、周波数の高い入力信号ＶｒのＰＷ
Ｍ変調も可能であるという利点がある。

【０２０３】＜15.実施の形態１５＞図３８は実施の形
態１５の波形整形装置の構成を示すブロック図である。
この波形整形装置５１１は、デューティ比回復装置と周
波数逓倍装置との双方の機能を併せて実現するように構
成されている。

【０２０４】図３８において、１３４、１３５、１３６
は第２、第３、第４可変遅延回路，１３７，１３８はＳ
Ｒフリップフロップ、１３９は論理和回路、１４１，１
４２，１４３は出力端子、ＯＵＴ＿Ｂ１，ＯＵＴ＿Ｂ
２，ＯＵＴ＿Ｂ３はそれぞれ第２、第３，第４可変遅延
回路１３４，１３５，１３６の出力信号、そして、Ｐ
１，Ｐ２，ＤＢＬはそれぞれＳＲフリップフロップ１３
７，１３８および論理和回路１３９の出力信号である。

【０２０５】すなわち、この装置５１１は、あたかも装
置５０６（図２５）に、第３、第４可変遅延回路１３
６，１３７、ＳＲフリップフロップ１３８、および論理
和回路１３９を付加することによって構成されている。
ただし、第２可変遅延回路１３４は、装置５０６（図２
５）の第２可変遅延回路１２と同一ではなく、第２〜第
４可変遅延回路１３４〜１３６の遅延量は、いずれも、
同一の制御信号Ｖｉｎのもとで第１可変遅延回路１１の
遅延量の１／４となるように設定されている。

【０２０６】第３可変遅延回路１３５には入力信号とし
て出力クロックＯＵＴ＿Ｂ１が入力され、第４可変遅延
回路１３５には出力クロックＯＵＴ＿Ｂ２が入力され
る。すなわち、第２〜第４可変遅延回路１３４〜１３６
は、縦続接続されている。そして、第２〜第４可変遅延
回路１３４〜１３６のいずれにも、制御信号としてルー
プフィルタ１７から出力される制御信号Ｖｉｎが共通に
入力される。

【０２０７】出力クロックＯＵＴ＿Ｂ２はＳＲフリップ
フロップ１３８のセット端子ＳＥＴに入力され、出力ク
ロックＯＵＴ＿Ｂ３はリセット端子ＲＳＴに入力され
る。そして、ＳＲフリップフロップ１３７，１３８の非
反転出力端子Ｑの出力Ｐ１，Ｐ２が、それぞれ出力端子
１４１，１４３を通じて外部へ出力されるとともに、論
理和回路１３９の２入力端子へと入力される。論理和回
路１３９の出力信号ＤＢＬは、出力端子１４２を通じて
外部へと出力される。

【０２０８】図３９は、第１可変遅延回路１１がロック
状態にあるときを例として装置５１１の動作を説明する
タイミングチャートである。第１可変遅延回路１１がロ
ック状態にあるために出力クロックＯＵＴ＿Ａは入力ク
ロックＩＮから周期Ｔだけ遅延しており、見かけ上それ
らの位相差はゼロとなっている。このとき、出力クロッ
クＯＵＴ＿Ｂ１〜ＯＵＴ＿Ｂ３は、入力クロックＩＮか
ら順次Ｔ／４ずつ遅延する。

【０２０９】ＳＲフリップフロップ１３７は、出力クロ
ックＯＵＴ＿Ａの立ち上がりエッジでセットされ、出力
クロックＯＵＴ＿Ｂ１の立ち上がりエッジでリセットさ
れる。したがって、出力信号Ｐ１は、出力クロックＯＵ
Ｔ＿Ａと同一位相、言い替えると、入力クロックＩＮと
同一位相で、しかも、１／４のデューティ比を有するク
ロックとして得られる。

【０２１０】ＳＲフリップフロップ１３８は、出力クロ
ックＯＵＴ＿Ｂ２の立ち上がりエッジでセットされ、出
力クロックＯＵＴ＿Ｂ３の立ち上がりエッジでリセット
される。したがって、出力信号Ｐ２は、出力クロックＯ
ＵＴ＿Ａ（あるいは入力クロックＩＮ）からＴ／２だけ
遅延した位相で、しかも、１／４のデューティ比を有す
るクロックとして得られる。

【０２１１】論理和回路１３９は、出力信号Ｐ１，Ｐ２
の論理和を算出して出力する。このため、出力信号ＤＢ
Ｌは、周期がＴ／２で、しかも、デューティ比が５０％
のクロック信号として得られる。

【０２１２】このように、この装置５１１では、入力ク
ロックＩＮと同相および逆相の２相のクロックが得られ
るとともに、周波数が２倍に逓倍されたクロックが得ら
れる。しかも、これらのクロックのデューティ比は、入
力クロックＩＮとは無関係の一定値となる。したがっ
て、対象装置５（図２）が、複数相のクロックを必要と
しているとき、あるいは、複数周波数のクロックを必要
としているときに、この装置５１１は有用である。

【０２１３】なお、装置５１１を拡張して、可変遅延回
路の遅延量の比を１／４以外の値に設定し、さらに縦続
接続される可変遅延回路の個数を３個よりも多く設定す
ることによって、さらに相数の多い多相のクロックの生
成、あるいは、３倍，４倍などのクロックの逓倍も容易
に可能である。

【０２１４】すなわち、一般に、第３可変遅延回路１３
５以降の段数がＮ（＝偶数）で、ＳＲフリップフロップ
は、第２可変遅延回路１３４を含めた一つおきに、その
入力側と出力側にセット端子ＳＥＴとリセット端子ＲＳ
Ｔとがそれぞれ接続され、すべてのＳＲフリップフロッ
プの非反転出力端子Ｑの出力の論理和を算出して出力す
る論理和回路１４２が備わっておればよい。そして、第
２可変遅延回路１３４以降のそれぞれの遅延量は、第１
可変遅延回路１１の遅延量の１／（Ｎ＋２）になるよう
に設定されておればよい。このとき、第３可変遅延回路
１３５以降に接続されるＳＲフリップフロップの個数Ｍ
は、Ｍ＝Ｎ／２となる。

【０２１５】そうすることによって、論理和回路１４か
らは、入力クロックＩＮの周波数が（Ｎ＋２）／２倍、
すなわち（Ｍ＋１）倍に逓倍され、しかも、デューティ
比が５０％のクロックが出力される。図３８に示した例
は、Ｎの値が最小値の例、すなわちＮ＝２に相当する。

【０２１６】＜16.実施の形態１６＞図４０は実施の形
態１６のクロック供給装置の構成を示すブロック図であ
る。このクロック供給装置５１２は、ＤＬＬ装置とデュ
ーティ比回復装置とが結合した装置５０１（図２）と同
一の機能を果たすように構成されている。

【０２１７】図４０において、１５１は遅延回路、１５
２はセレクタ、１５３は第１選択信号生成部、１５４は
第２選択信号生成部、１５５は周期測定部、ｃ１〜ｃｎ
は遅延回路１５１の出力信号、Ｓ１は第１選択信号、Ｓ
２は第２選択信号、Ｓ３は第３選択信号、そして、ＯＵ
Ｔ＿Ｓ１，ＯＵＴ＿Ｓ２はセレクタ１５２の出力信号で
ある。

【０２１８】遅延回路１５１は、入力クロックＣＬを順
次一定時間ずつ遅延させて、出力信号ｃ１，ｃ２，・・
・，ｃｎとして出力する。遅延回路１５１の遅延量は可
変ではなく、例えば、多段に縦続接続されたインバータ
によって構成される。

【０２１９】セレクタ１５２は、二重セレクタとして構
成されており、多数の出力信号ｃ１，ｃ２，・・・，ｃ
ｎの中から、第１選択信号Ｓ１に応答して一つを選択し
出力信号ＯＵＴ＿Ｓ１として出力するとともに、第２選
択信号Ｓ２に応答して一つを選択し、出力信号ＯＵＴ＿
Ｓ２として出力する。すなわち、遅延回路１５１とセレ
クタ１５２とによって、可変遅延回路が構成されてい
る。選択信号Ｓ１，Ｓ２の値が大きいほど、遅延量の大
きい出力信号が選択される。

【０２２０】周期測定部１５５は、入力クロックＣＬの
周期を測定して、その周期の半分に相当する値を第３選
択信号Ｓ３として出力する。第１選択信号生成部１５３
は、入力クロックＣＬとフィードバッククロックＦＢと
の位相差に応じて第１選択信号Ｓ１を出力する。すなわ
ち、第１選択信号生成部１５３は、入力クロックＣＬと
フィードバッククロックＦＢの位相差が、等価的にゼロ
の値で安定するように、第１選択信号Ｓ１を出力する。
さらに、第２選択信号生成部１５４は、第１選択信号Ｓ
１に第３選択信号Ｓ３を加算して、第２選択信号Ｓ２と
して出力する。

【０２２１】このように、遅延回路１５１、セレクタ１
５２、および、第１選択信号生成部１５３によって、Ｄ
ＬＬ装置が構成されており、入力クロックＣＬとフィー
ドバッククロックＦＢの位相差が等価的にゼロとなるよ
うに、遅延量が調整される。さらに、周期測定部１５５
と第２選択信号生成部１５４とによって、入力クロック
ＩＮの任意のデューティ比を５０％に変換するデューテ
ィ比回復装置が構成されている。

【０２２２】図４１は、位相差がゼロに安定している状
態を例として装置５１２の動作を説明するタイミングチ
ャートである。図４１において、Ｔは入力クロックＣＬ
の周期である。出力信号ＯＵＴ＿Ｓ１は、入力クロック
ＣＬに対して、第１選択信号Ｓ１の値に応じた一定遅延
量だけ遅延している。さらに、出力信号ＯＵＴ＿Ｓ２
は、第３選択信号Ｓ３に対応して、出力信号ＯＵＴ＿Ｓ
１からＴ／２だけ遅延する。

【０２２３】ＳＲフリップフロップ１４は出力信号ＯＵ
Ｔ＿Ｓ１でセットされ、出力信号ＯＵＴ＿Ｓ２でリセッ
トされる。その結果、ＳＲフリップフロップ１４の非反
転出力端子Ｑからは、出力信号ＯＵＴ＿Ｓ１に同期し、
デューティ比が５０％のクロック信号Ｑが出力される。

【０２２４】この出力信号Ｑは、フィードバッククロッ
クＦＢとして伝達されるまでに、クロックドライバ３お
よびクロック配線４などによって、さらに遅延量が付加
される。しかしながら、ＤＬＬ装置の働きによって、入
力クロックＣＬとフィードバッククロックＦＢとの間の
見かけの位相差がゼロとなるように、入力クロックＣＬ
から出力信号ＯＵＴ＿Ｓ１までの遅延量が調整される。

【０２２５】このように、この装置５１２では、入力ク
ロックＣＬとの位相差がなく、しかも入力クロックＣＬ
のデューティ比とは無関係に５０％のデューティ比のク
ロックが得られる。

【０２２６】図４２は、第１選択信号生成部１５３の好
ましい構成例を示すブロック図である。図４２に示すよ
うに、第１選択信号生成部１５３は、波形整形装置５０
３の制御部４３（図７）と同一に構成することが可能で
ある。

【０２２７】図４３は、周期測定部１５５の好ましい構
成例を示すブロック図である。図４３において、１５６
は遅延回路、１５７はセレクタ、１５８は割算器、そし
て、Ｓ４は第４選択信号である。遅延回路１５６は、遅
延回路１５１と同一に構成され、多数の出力信号の遅延
量も互いに一致する。また、セレクタ１５７とセレクタ
１５２との間で、選択信号とそれに応じて選択される信
号との間の応答関係は同一に設定されている。

【０２２８】また、セレクタ１５７は、ＡＤコンバータ
４５が出力する第４選択信号Ｓ４に応答して、遅延回路
１５６からの多数の出力信号の一つを選択し、位相比較
器１５へと出力する。すなわち、遅延回路１５６とセレ
クタ１５７は、可変遅延回路４１（図７）を実質的に構
成している。そして、周期測定部１５５は、可変遅延回
路４１と制御部４３（図７）に、割算器１５８を付加す
ることによって構成される。

【０２２９】したがって、第３選択信号Ｓ３は、遅延回
路１５６の出力信号の中から、Ｔ／２の遅延量を有する
信号を選択する選択信号として生成される。このこと
は、言い替えると、第３選択信号Ｓ３が、遅延回路１５
１の出力信号ｃ１〜ｃｎの中から、Ｔ／２の遅延量を有
する信号を選択する選択信号として生成されることを意
味する。

【０２３０】図４４は第２選択信号生成部１５４の構成
例を示すブロック図である。図４４に示すように、第２
選択信号生成部１５４は、デジタル加算器を用いること
によって、２進数としての選択信号Ｓ１，Ｓ３を互いに
加算し、選択信号Ｓ３として出力することが可能であ
る。

【０２３１】第２選択信号Ｓ２は、第１選択信号Ｓ１に
第３選択信号Ｓ３が加算されているので、出力信号ＯＵ
Ｔ＿Ｓ１からＴ／２だけ遅延した信号が選択され、出力
信号ＯＵＴ＿Ｓ２として出力される。

【０２３２】このクロック供給装置５１２では、遅延回
路１５１をＤＬＬ装置とデューティ比回復装置とで共有
しているので、素子の個数を削減し、装置の規模を縮小
することができるという利点がある。しかも、すべての
装置部分がデジタル信号のみの処理を行うデジタル回路
で構成されるので、電気的ノイズの影響を受け難く、し
かも、動作が安定するという利点も同時に得られる。

【０２３３】また、周期測定部１５５は、遅延回路１５
１、セレクタ１５２、第１制御信号生成部１５３と、相
似した装置部分を備えており、相当部分において、同一
構造とすることが可能である。このため、設計資源の共
用化が可能であり、製造工程の簡略化、コストの節減が
もたらされる。

【０２３４】なお、以上の説明では、二重形式のセレク
タ１５２を用いる例を示したが、通常のセレクタを２つ
準備し、単一の遅延回路１５１に双方を接続してもよ
い。

【０２３５】＜17.実施の形態１７＞図４５は、実施の
形態１７の波形整形装置の構成を示すブロック図であ
る。この波形整形装置５１３は、クロックの周波数を逓
倍する周波数逓倍装置として構成されている。

【０２３６】図４５において、１６１は可変遅延回路、
そして、１６２は排他的論理和回路である。可変遅延回
路１６１は、可変遅延回路１３４（図３８）と同様に、
同一の制御信号Ｖｉｎの下で、遅延量が第１可変遅延回
路１１の１／４となるように設定されている。すなわ
ち、この装置５１３は、あたかも、装置５１１から、可
変遅延回路１３５，１３６、ＳＲフリップフロップ１３
７，１３８、および論理和回路１３９を取り除き、ＳＲ
フリップフロップ１３７の代わりに排他的論理和回路１
６２を設けることによって構成されている。この装置５
１３を使用する際には、入力クロックＩＮとして、デュ
ーティ比が５０％に調整されたクロックが入力される。

【０２３７】図４６は、第１可変遅延回路１１がロック
状態にあるときを例として装置５１３の動作を説明する
タイミングチャートである。第１可変遅延回路１１がロ
ック状態にあるために、出力クロックＯＵＴ＿Ａは入力
クロックＩＮから周期Ｔだけ遅延しており、見かけ上そ
れらの位相差はゼロとなっている。このとき、可変遅延
回路１６１から出力される出力クロックＯＵＴ＿Ｂは、
入力クロックＩＮからＴ／４だけ遅延する。

【０２３８】排他的論理和回路１６２は、出力クロック
ＯＵＴ＿Ａと出力クロックＯＵＴ＿Ｂの排他的論理和
（ＥＸＯＲ）を算出して出力クロックＯＵＴとして出力
する。このため、出力クロックＯＵＴは、５０％のデュ
ーティ比を有し、Ｔ／４の周期を有するクロック信号と
して得られる。しかも、入力クロックＩＮの立ち上がり
と出力クロックＯＵＴの２周期ごとの立ち上がりとの間
に遅延がない。

【０２３９】また、出力クロックＯＵＴ＿Ｂを出力クロ
ックとして外部に取り出すことによって、入力クロック
ＩＮから１／４周期遅延したクロックを得ることも可能
である。このように、この装置５１３は、５０％のデュ
ーティ比を有する入力クロックＩＮを入力することによ
って、位相が所定量だけずれたクロック、および、周波
数が逓倍されたクロックを得ることができる。

【０２４０】さらに、装置５１１（図３８）と比較する
と明確であるように、装置５１３では、簡単な構成で周
波数の逓倍が実現するという利点がある。

【０２４１】

【発明の効果】第１の発明の装置では、制御部のはたら
きで、第１遅延クロックが入力クロックに１周期遅れ、
それらの位相が実質的に一致する。したがって、第２可
変遅延回路の出力はその入力に対して１周期未満の一定
比率に相当する時間だけ遅れる。ＳＲフリップフロップ
は第２可変遅延回路の入力でセットされ出力でリセット
されるので、ＳＲフリップフロップの出力である出力ク
ロックは、一定比率に相当する一定のデューティ比を有
する。すなわち、入力クロックのデューティ比とは無関
係に、つねに一定のデューティ比をもち、しかも位相が
入力クロックの位相と実質的に一致する出力クロックが
得られる。

【０２４２】第２の発明の装置では、制御部が、位相比
較器、チャージポンプ回路、および、ループフィルタで
構成される。このため、制御部の構成が簡単であり、製
造が容易である。

【０２４３】第３の発明の装置では、第１および第２可
変遅延回路が、同一構成の単位遅延素子で構成され、し
かも、各単位遅延素子に付随する電流源にはバイアス信
号が共通に入力される。このため、制御信号が変化して
も第１および第２可変遅延回路の遅延量は、単位遅延素
子の個数の比率に相当する一定の比率を精密に維持す
る。すなわち、両者の遅延量の関係について高い精度が
実現する。また、バイアス回路が共有されるので、素子
の個数が節減される。さらに、単位遅延素子が直線状に
配列されるので、信号同士のカップリングなど、ノイズ
の要因が低減される。

【０２４４】第４の発明の装置では、第１および第２可
変遅延回路が、デジタル信号を処理するデジタル回路で
構成されるので、ノイズの影響を受けにくい。また、制
御信号に応じて、単位遅延素子の一定数ごとに得られる
信号列の中から選択されるので、遅延量の精度が高く、
しかも、制御信号と遅延量との間の線型性が良好であ
る。

【０２４５】第５の発明の装置では、第１および第２可
変遅延回路に属する単位遅延素子は互いに同一で、信号
列ごとの個数がそれらの間で異なることで、それらの間
の遅延量を異ならせている。このため、制御信号が変化
しても、第１および第２可変遅延回路の間の遅延量の比
率が高い精度で維持される。

【０２４６】第６の発明の装置では、第１および第２可
変遅延回路は互いに同一に構成され、制御信号がビット
シフトするように配線をずらすことで、それらの間の遅
延量を異ならせている。このため、制御信号が変化して
も、第１および第２可変遅延回路の間の遅延量の比率が
高い精度で維持される。また、第１および第２可変遅延
回路を同一に製造し得るので、製造効率が良好である。

【０２４７】第７の発明の装置では、制御部が、位相比
較器、チャージポンプ回路、ループフィルタ、および、
ＡＤコンバータで構成される。このため、制御部の構成
が簡単であり、製造が容易である。

【０２４８】第８の発明の装置では、制御部がデジタル
回路で構成されるので、特性が一定し、制御信号が精度
よく生成されるとともに、ノイズによる影響も少なく、
安定した動作が得られる。しかも、Ｄラッチおよびカウ
ンタという周知の簡単な回路で構成されるので、製造が
容易でコストも低廉である。

【０２４９】第９の発明の装置では、第３可変遅延回路
および第２ＳＲフリップフロップによって、第１ＳＲフ
リップフロップが出力するクロックとはデューティ比が
同一で、位相の異なるクロックが得られる。したがっ
て、多相のクロックを必要とする装置への利用に適して
いる。

【０２５０】第１０の発明の装置では、第１ＳＲフリッ
プフロップおよびＭ個の第２ＳＲフリップフロップから
は、デューティ比がいずれも５０％で、位相が入力クロ
ックＩＮの周期の１／（１＋Ｍ）倍ずつずれた多相クロ
ックが得られる。しかも、論理和回路からは、デューテ
ィ比が５０％で、しかも入力クロックＩＮの周波数が
（Ｍ＋１）倍に逓倍されたクロックが得られる。したが
って、多相のクロックあるいは逓倍されたクロックを必
要とする装置への利用に適している。

【０２５１】第１１の発明の装置では、制御部のはたら
きで、ワンショットパルスが入力クロックに１周期遅
れ、それらの位相が実質的に一致する。したがって、第
２可変遅延回路の最後部の出力は、その入力に対して１
周期未満の一定比率に相当する時間だけ遅れる。したが
って、論理和回路からは、入力クロックと位相が同一
で、デューティ比が一定のクロックが出力される。すな
わち、この装置を用いることによって、入力クロックの
デューティ比とは無関係に、つねに一定のデューティ比
をもち、しかも位相が入力クロックに一致する出力クロ
ックが得られる。

【０２５２】第１２の発明の装置では、オフセット生成
部が備わるので、第２可変遅延回路へ入力される制御信
号の値を変更することによって、容易に、デューティ比
を変更することが可能である。

【０２５３】第１３の発明の装置では、オフセット信号
の値が外部から入力される信号に応じて可変であるの
で、ＰＷＭ変調装置として利用することが可能である。

【０２５４】第１４の発明の装置では、制御信号の初期
値を、遅延量を最小にする値に設定する手段が備わるの
で、第１可変遅延回路の最大可変遅延量が製造誤差等に
よって、入力クロックの周期の２倍以上となる場合にお
いても、第１可変遅延回路の遅延量を安定的に入力クロ
ックの１周期とすることが可能である。

【０２５５】第１５の発明の装置では、ＳＲフリップフ
ロップが出力する出力クロックでは、位相が入力クロッ
クと一致し、アクティブレベルの期間が可変遅延回路に
よる遅延量に一致する。この出力クロックが積分器で積
分され、その積分信号と差動増幅器の他方入力の値との
差に応じて、可変遅延回路の遅延量が増減されるので、
積分信号が他方入力の値に一致するように、遅延量が定
まる。

【０２５６】すなわち、位相が入力クロックに一致する
出力クロックを得ることができるとともに、そのデュー
ティ比が入力クロックとは無関係に他方入力の値で調節
可能である。また、他方入力に時間とともに変化する信
号を入力することによって、この装置をＰＷＭ変調装置
として利用することも可能である。

【０２５７】第１６の発明の装置では、基準信号生成部
が備わるので、生成される基準信号の値に応じた一定の
デューティ比を有する出力クロックが得られる。

【０２５８】第１７の発明の装置では、固定遅延回路と
セレクタが、互いに結合することで可変遅延回路として
機能する。そして、ＳＲフリップフロップが出力する出
力クロックでは、位相が入力クロックと一致し、アクテ
ィブレベルの期間が可変遅延回路による遅延量に一致す
る。第１および第２カウンタによって、この出力クロッ
クのデューティ比の５０％からの偏差を解消する方向に
遅延量が変化させられるので、入力クロックとは無関係
に出力クロックのデューティ比が５０％に定まる。

【０２５９】第１８の発明の装置では、ＳＲフリップフ
ロップが、ワンショットパルス回路を備えているので、
デューティ比の大きい入力クロックが入力されても、正
常に動作する。

【０２６０】第１９の発明の装置では、ＳＲフリップフ
ロップが、リセット優先型のＳＲフリップフロップであ
るので、デューティ比の大きい入力クロックが入力され
ても、正常に動作する。

【０２６１】第２０の発明の装置では、ワンショットパ
ルス回路が備わり、入力クロックがワンショットパルス
回路に変換されて装置の各部に供給されるので、デュー
ティ比の大きい入力クロックが入力されても正常に動作
する。

【０２６２】第２１の発明の装置では、第２可変遅延回
路の遅延量が第１可変遅延回路の１／４に設定されてお
り、ＳＲフリップフロップが排他的論理和回路に置き換
えられているので、デューティ比が５０％の入力クロッ
クが入力されるたときに、排他的論理和回路からは周波
数が２倍に逓倍されたクロックが得られる。

【０２６３】第２２の発明のクロック供給装置では、波
形整形装置が備わるので、入力クロックとは無関係に一
定のデューティ比を有するクロックが、クロック配線に
供給される。しかも、波形整形装置は、ＤＬＬ装置のル
ープ内であるクロックドライバの間に介挿されているの
で、波形整形装置による遅延をも含めて、ＤＬＬ装置に
よる位相補償が行われる。

【０２６４】このように、このクロック供給装置を用い
ることによって、ＤＬＬ装置による位相補償機能を損な
うことなく、しかも、入力クロックとは無関係に一定の
デューティ比を有する出力クロックが得られるので、ク
ロックの供給を受ける対象装置の動作速度を高めること
ができる。

【０２６５】第２３の発明の装置では、波形整形装置と
して、第１、第４、第１１、第１５、または、第１７の
発明の波形整形装置が用いられるので、構造が簡単であ
り、しかも一定のデューティ比を有する出力クロックが
高い精度で得られる。

【０２６６】第２４の発明の装置では、固定遅延回路と
第１セレクタが、互いに結合することで第１の可変遅延
回路として機能する。また、固定遅延回路と第２セレク
タが、互いに結合することで第２の可変遅延回路として
機能する。そして、第１選択信号生成部によって、入力
クロックとフィードバッククロックとの位相差が解消す
るように第１の可変遅延回路の遅延量が制御される。さ
らに、周期測定部と第２選択信号生成部とによって、第
２の可変遅延回路の遅延量が入力クロックの１周期の半
分の時間に調節される。したがって、ＳＲフリップフロ
ップからは、５０％のデューティ比を有するクロックが
出力される。

【０２６７】このように、このクロック供給装置を用い
ることによって、位相の補償がなされるとともに、入力
クロックとは無関係に５０％のデューティ比が得られる
ので、クロックの供給を受ける対象装置の動作速度を高
めることができる。

【０２６８】第２５の発明の装置では、第２固定遅延回
路と第３セレクタとが結合して第３の可変遅延回路とし
て機能する。そして、第４選択信号生成部の働きで、第
３可変遅延回路の遅延量は入力クロックの１周期に一致
する。このときの、第４制御信号の値は、入力クロック
の１周期分の遅延量を選択可能な値に定まっている。

【０２６９】第２固定遅延回路の遅延量が第１固定遅延
回路と同一で、しかも、第３セレクタの選択信号と選択
される信号列との関係が第１および第２セレクタと同様
に設定されているので、第４選択信号の値の半分に相当
する第３制御信号を、第１制御信号に加算して得られる
第２制御信号は、第１遅延クロックからさらに入力クロ
ックの周期の０．５倍遅延したクロックを第２遅延クロ
ックとして選択する。したがって、ＳＲフリップフロッ
プが出力するクロックのデューティ比は、入力クロック
とは無関係に５０％に定まる。

【０２７０】このように、周期測定部は、第１固定遅延
回路、第１および第２セレクタ、および第１選択信号生
成部に、相似した構造を有しており、相当部分において
同一に構成可能である。すなわち、回路パターンなど設
計資源の共用化が可能であり、製造工程の簡略化、コス
トの節減がもたらされる。

【図面の簡単な説明】

【図１】実施の形態２の波形整形装置のブロック図で
ある。

【図２】実施の形態１のクロック供給装置のブロック
図である。

【図３】実施の形態１のクロック供給装置のタイミン
グチャートである。

【図４】実施の形態２の波形整形装置のタイミングチ
ャートである。

【図５】実施の形態２の可変遅延回路のブロック図で
ある。

【図６】実施の形態２の可変遅延回路の他の例のブロ
ック図である。

【図７】実施の形態３の波形整形装置のブロック図で
ある。

【図８】実施の形態３の第１可変遅延回路のブロック
図である。

【図９】実施の形態３の第２可変遅延回路のブロック
図である。

【図１０】実施の形態３の第１可変遅延回路の他例の
ブロック図である。

【図１１】実施の形態３の第２可変遅延回路の他例の
ブロック図である。

【図１２】実施の形態４の波形整形装置の一部のブロ
ック図である。

【図１３】実施の形態４の波形整形装置のタイミング
チャートである。

【図１４】実施の形態４の波形整形装置のタイミング
チャートである。

【図１５】実施の形態５のＳＲフリップフロップのブ
ロック図である。

【図１６】実施の形態５の波形整形装置のタイミング
チャートである。

【図１７】実施の形態６のＳＲフリップフロップのブ
ロック図である。

【図１８】実施の形態６のＳＲフリップフロップのブ
ロック図である。

【図１９】実施の形態７の波形整形装置のブロック図
である。

【図２０】実施の形態７の波形整形装置のタイミング
チャートである。

【図２１】実施の形態８の波形整形装置のブロック図
である。

【図２２】実施の形態８の第２可変遅延回路のブロッ
ク図である。

【図２３】実施の形態８のインバータのブロック図で
ある。

【図２４】実施の形態８の波形整形装置のタイミング
チャートである。

【図２５】実施の形態９の波形整形装置のブロック図
である。

【図２６】実施の形態９の波形整形装置のタイミング
チャートである。

【図２７】実施の形態１１の波形整形装置のブロック
図である。

【図２８】実施の形態１１の波形整形装置のタイミン
グチャートである。

【図２９】実施の形態１１の積分器のブロック図であ
る。

【図３０】実施の形態１１の積分器の他の例のブロッ
ク図である。

【図３１】実施の形態１１の積分器のさらに他の例の
ブロック図である。

【図３２】実施の形態１１の積分器のさらに他の例の
ブロック図である。

【図３３】実施の形態１２の波形整形装置のブロック
図である。

【図３４】実施の形態１２のデジタルフィルタのブロ
ック図である。

【図３５】実施の形態１２のデジタルフィルタの他例
のブロック図である。

【図３６】実施の形態１３の波形整形装置のブロック
図である。

【図３７】実施の形態１４の波形整形装置のブロック
図である。

【図３８】実施の形態１５の波形整形装置のブロック
図である。

【図３９】実施の形態１５の波形整形装置のタイミン
グチャートである。

【図４０】実施の形態１６の波形整形装置のブロック
図である。

【図４１】実施の形態１６の波形整形装置のタイミン
グチャートである。

【図４２】実施の形態１６の第１制御信号生成部のブ
ロック図である。

【図４３】実施の形態１６の周期測定部のブロック図
である。

【図４４】実施の形態１６の第２制御信号生成部のブ
ロック図である。

【図４５】実施の形態１７の波形整形装置のブロック
図である。

【図４６】実施の形態１７の波形整形装置のタイミン
グチャートである。

【図４７】従来のクロック供給装置のブロック図であ
る。

【図４８】従来の位相比較器のブロック図である。

【図４９】従来の位相比較器のタイミングチャートで
ある。

【図５０】従来の位相比較器の状態転移図である。

【図５１】従来のチャージポンプ回路とループフィル
タのブロック図である。

【図５２】従来の電流源のブロック図である。

【図５３】従来の電流源のブロック図である。

【図５４】従来の可変遅延回路のブロック図である。

【符号の説明】

１ＤＬＬ装置、２波形整形装置、３クロックドラ
イバ、４クロック配線、５対象装置、ＦＢフィー
ドバッククロック、１１，４１，５１第１可変遅延回
路、１２，４２，５２，９６，１３４，１６１第２可
変遅延回路、１３，４３制御部、１４ＳＲフリップ
フロップ、１５位相比較器、１６チャージポンプ回
路、１７ループフィルタ、２０，３０可変遅延回
路、２１，３１バイアス回路部、２２単位遅延回
路、２３，２６，３３，３５ＮＭＯＳトランジスタ、
２４，２７、３４、３６ＰＭＯＳトランジスタ、２
５，４６，１２１インバータ、３２抵抗素子、４５
ＡＤコンバータ、Ｓｉｎ制御信号、４７，５３セ
レクタ、５５Ｄラッチ、５６，１２２，１２７第１
カウンタ、５７，１２３，１２８第２カウンタ、６
０，７０，８０，１３７，１３８ＳＲフリップフロッ
プ、９０ワンショットパルス回路、９７，１３９論理
和回路、１０１積分器、１０２差動増幅器、１２
０，１２０ａデジタルフィルタ、１２５，１２６論
理積回路、１３２オフセット生成部、１３５，１３６
第３可変遅延回路、１５１遅延回路、１５２セレ
クタ、１５３第１選択信号生成部、１５４第２選択信
号生成部、１５８割算器、１６２排他的論理和回路、
ＣＬ，ＩＮ入力クロック、ＯＵＴ出力クロック、Ｖ
ｉｎ制御信号、５０２〜５１１，５１３波形整形装
置、５０１，５１２クロック供給装置。

Claims

【特許請求の範囲】

【請求項１】外部から入力される入力クロックの波形
を変換し、出力クロックとして出力する波形整形装置に
おいて、前記入力クロックを入力し、制御信号とともに単調に変
化する遅延量をもって遅延させて第１遅延クロックとし
て出力し、しかも、遅延量の上限が前記入力クロックの
１周期を超え２周期未満に設定されている第１可変遅延
回路と、前記入力クロックまたは前記第１遅延クロックのいずれ
か一方を入力し、前記制御信号に応じて、前記第１可変
遅延回路の遅延量に対して１未満の一定比率を保ちつつ
変化する遅延量をもって遅延させて、第２遅延クロック
として出力する第２可変遅延回路と、前記入力クロックと前記第１遅延クロックとの位相を比
較して、その結果に応じて前記制御信号を生成して送出
する制御部と、前記第２可変遅延回路の入力側と出力側に、セット端子
とリセット端子がそれぞれ接続され、出力信号を前記出
力クロックとして出力するＳＲフリップフロップと、を
備え、前記制御部は、前記第１遅延クロックの位相の方が遅れ
ているときには、前記第１可変遅延回路の遅延量が減少
する方向に前記制御信号を変化させ、前記第１遅延クロ
ックの位相の方が早まっているときには、前記第１可変
遅延回路の遅延量が増加する方向に前記制御信号を変化
させることを特徴とする波形整形装置。
【請求項２】請求項１に記載の波形整形装置におい
て、前記制御部が、前記入力クロックと前記第１遅延クロックとの位相を比
較して、一方が他方に遅延しているか早まっているかに
応じて、アップ信号とダウン信号のいずれかを選択し
て、前記入力クロックの一周期ごとに位相差に相当する
期間にわたって出力する位相比較器と、前記アップ信号および前記ダウン信号が出力される期間
にわたって、それぞれ、正および負の電流の一方と他方
とを選択的に出力するチャージポンプ回路と、容量素子を有し、前記チャージポンプが出力する電流を
前記容量素子に蓄積して、当該容量素子の電圧を前記制
御信号として出力するループフィルタと、を備えること
を特徴とする波形整形装置。
【請求項３】請求項１に記載の波形整形装置におい
て、前記第１可変遅延回路と前記第２可変遅延回路とが、直
線状に配列するように縦続接続された同一構成の単位遅
延素子の群の前半部と後半部とを、それぞれ有してお
り、前記群を構成する各単位遅延素子は、供給される電源電
流が大きいほど短い遅延時間で信号を伝達するインバー
タと、バイアス信号に応答して当該インバータへ電源電
流を供給する電流源とを、備えており、前記第１可変遅延回路と前記第２可変遅延回路とが、前
記群を構成するすべての単位遅延素子に属する前記電流
源へ共通のバイアス信号を、前記制御信号に応じて供給
する単一のバイアス回路部を、さらに、共有しているこ
とを特徴とする波形整形装置。
【請求項４】請求項１に記載の波形整形装置におい
て、前記第１可変遅延回路が、縦続接続された第１単位遅延素子の群を有し、当該第１
単位遅延素子の第１一定数ごとに取り出される出力信号
の列を第１信号列として出力する第１固定遅延回路と、前記第１固定遅延回路に接続され、前記第１信号列の中
から、二進数に対応するデジタル形式の選択信号に応じ
て、前記二進数の昇順または降順に遅延量が増加する順
序で一つを選択し、前記第１遅延クロックとして出力す
る第１セレクタと、を備え、前記第２可変遅延回路が、縦続接続された第２単位遅延素子の群を有し、当該第２
単位遅延素子の第２一定数ごとに取り出される出力信号
の列を第２信号列として出力する第２固定遅延回路と、前記第２固定遅延回路に接続され、前記第２信号列の中
から、前記選択信号に応答して、前記第１可変遅延回路
が選択する信号の遅延量に対して前記一定比率の遅延量
を有する一つを選択し、前記第２遅延クロックとして出
力する第２セレクタと、を備え、前記制御部は、前記制御信号として前記選択信号を送出
することを特徴とする波形整形装置。
【請求項５】請求項４に記載の波形整形装置におい
て、前記第１および第２セレクタは、互いに同一に構成され
ており、しかも、前記第１セレクタの前記第１固定遅延
回路への接続関係と、前記第２セレクタの前記第２固定
遅延回路への接続関係とは、互いに同一に設定されてお
り、前記第１および第２単位遅延素子は互いに同一に構成さ
れており、前記第１一定数が前記第２一定数よりも大きく設定され
ていることを特徴とする波形整形装置。
【請求項６】請求項４に記載の波形整形装置におい
て、前記第１および第２セレクタは、互いに同一に構成され
ており、前記第１および第２固定遅延回路は、互いに同一に構成
されており、前記制御部は、二進数に対応する前記選択信号を、並列
信号として送出し、前記第１セレクタの前記第１固定遅延回路への接続関係
および前記第２セレクタの前記第２固定遅延回路への接
続関係は、互いに同一に設定されており、前記第１または第２固定遅延回路の一方と前記制御部と
の間の配線が、前記制御信号がビットシフトするように
ずらして結線されていることを特徴とする波形整形装
置。
【請求項７】請求項４ないし請求項６のいずれかに記
載の波形整形装置において、前記制御部が、前記入力クロックと前記第１遅延クロックとの位相を比
較して、一方が他方に遅延しているか早まっているかに
応じて、アップ信号とダウン信号のいずれかを選択し
て、前記入力クロックの一周期ごとに位相差に相当する
期間にわたって出力する位相比較器と、前記アップ信号および前記ダウン信号が出力される期間
にわたって、それぞれ、正および負の電流の一方と他方
とを選択的に出力するチャージポンプ回路と、容量素子を有し、前記チャージポンプが出力する電流を
前記容量素子に蓄積して、当該容量素子の電圧を出力す
るループフィルタと、前記電圧を二進数に対応したデジタル形式の信号に変換
して、前記選択信号として出力するＡＤコンバータと、
を備えていることを特徴とする波形整形装置。
【請求項８】請求項４ないし請求項６のいずれかに記
載の波形整形装置において、前記制御部が、前記第１遅延クロックと前記入力クロックの一方と他方
とが、それぞれデータ入力端子とクロック入力端子とに
入力され、前記クロック入力端子の信号のアクティブレ
ベルへの立ち上がりごとに、前記データ入力端子の信号
のレベルに応じて更新して出力するＤラッチと、前記Ｄラッチの出力のレベルに応じて、前記入力クロッ
クの周期で、カウントアップとカウントダウンとを選択
的に実行する第１カウンタと、前記第１カウンタがオーバフローおよびアンダーフロー
するたびに、前記入力クロックに同期してカウント値を
それぞれ増加および減少させて、前記選択信号として送
出する第２カウンタと、を備えていることを特徴とする
波形整形装置。
【請求項９】請求項１または請求項４に記載の波形整
形装置において、前記第２可変遅延回路の後に順次縦続接続され、しかも
前記第２可変遅延回路と同一に構成され、遅延量を制御
する信号として前記制御信号が入力される、Ｎ（≧１）
個の第３可変遅延回路と、前記ＳＲフリップフロップを第１ＳＲフリップフロップ
とし、前記Ｎ個の第３可変遅延回路の中のＭ（１≦Ｍ≦
Ｎ）個の入力側と出力側とに、セット端子とリセット端
子がそれぞれ接続されたＭ個の第２ＳＲフリップフロッ
プと、をさらに備えることを特徴とする波形整形装置。
【請求項１０】請求項９に記載の波形整形装置におい
て、前記Ｎ個が偶数個であり、しかも、前記Ｍ個がＮ／２個
であり、前記第１ＳＲフリップフロップおよび前記Ｍ個の第２Ｓ
Ｒフリップフロップは、第２可変遅延回路と前記Ｎ個の
第３可変遅延回路とで構成される縦続接続された可変遅
延回路の群の中の一つおきに接続されており、前記一定比率は、１／（Ｎ＋２）に設定されており、前記波形整形装置は、前記第１ＳＲフリップフロップおよび前記Ｍ個の第２Ｓ
Ｒフリップフロップの出力信号の論理和を算出して出力
する論理和回路を、さらに備えることを特徴とする波形
整形装置。
【請求項１１】外部から入力される入力クロックの波
形を変換し、出力クロックとして出力する波形整形装置
において、前記入力クロックのアクティブレベルへの立ち上がりに
同期してワンショットパルスを出力するワンショットパ
ルス回路と、前記ワンショットパルスを入力し、制御信号とともに単
調に変化する遅延量をもって遅延させて第１遅延クロッ
クとして出力し、しかも、遅延量の上限が前記入力クロ
ックの１周期を超え２周期未満に設定されている第１可
変遅延回路と、前記ワンショットパルスまたは前記遅延クロックのいず
れか一方を入力し、最後部の信号の遅延量が前記第１可
変遅延回路の遅延量に対して１未満の一定比率を保つよ
うに、前記制御信号に応じて変化する遅延幅で、順次遅
延する遅延信号列を出力する第２可変遅延回路と、前記ワンショットパルスと前記遅延クロックとの位相を
比較して、その結果に応じて前記制御信号を生成して送
出する制御部と、前記第２可変遅延回路に入力されるクロックおよび前記
遅延信号列の論理和を算出し、前記出力クロックとして
出力する論理和回路と、を備え、前記制御部は、前記遅延クロックの位相の方が遅れてい
るときには、前記第１可変遅延回路の遅延量が減少する
方向に前記制御信号を変化させ、前記遅延クロックの位
相の方が早まっているときには、前記第１可変遅延回路
の遅延量が増加する方向に前記制御信号を変化させるこ
とを特徴とする波形整形装置。
【請求項１２】請求項１、請求項４、または請求項１
１に記載の波形整形装置において、前記制御部と前記第２可変遅延回路の間に介挿され、前
記制御部が送出する前記制御信号にオフセット信号を重
畳して、前記第２可変遅延回路へと送出するオフセット
生成部を、さらに備えることを特徴とする波形整形装
置。
【請求項１３】請求項１２に記載の波形整形装置にお
いて、前記オフセット信号の値は、外部から入力される信号に
応じて可変であることを特徴とする波形整形装置。
【請求項１４】請求項１３に記載の波形整形装置にお
いて、前記第１可変遅延回路の遅延量の上限に対する、前記入
力クロックの２周期未満という制限を外し、前記波形整形装置は、前記制御信号の初期値を、前記遅延量を最小にする値に
設定する手段を、さらに備えることを特徴とする波形整
形装置。
【請求項１５】外部から入力される入力クロックの波
形を変換し、出力クロックとして出力する波形整形装置
において、前記入力クロックを入力し、制御信号とともに単調に変
化する遅延量をもって遅延させて遅延クロックとして出
力し、しかも、遅延量の上限が前記入力クロックの１周
期未満に設定されている可変遅延回路と、前記入力クロックと前記遅延クロックが、それぞれセッ
ト端子とリセット端子に入力され、出力信号を前記出力
クロックとして出力するＳＲフリップフロップと、前記出力クロックを積分して出力する積分器と、当該積分器の出力が一方入力に接続されており、当該一
方入力の値が他方入力の値よりも大きいときには前記可
変遅延回路の遅延量を減らし、前記一方入力の値の方が
小さいときには前記可変遅延回路の遅延量を増やす方向
に、前記一方入力と他方入力の値の差を増幅し、前記制
御信号として出力する差動増幅器と、を備えることを特
徴とする波形整形装置。
【請求項１６】請求項１５に記載の波形整形装置にお
いて、一定値の信号を生成し前記他方入力へと入力する基準信
号生成部を、さらに備えることを特徴とする波形整形装
置。
【請求項１７】外部から入力される入力クロックの波
形を変換し、出力クロックとして出力する波形整形装置
において、縦続接続された単位遅延素子の群を有し、前記入力クロ
ックを前記単位遅延素子の一定数ごとに順次遅延させて
得られる信号列を出力する固定遅延回路と、前記固定遅延回路に接続され、二進数で表現されたデジ
タル形式の選択信号に応答して、遅延量が前記二進数と
単調な関係をもつように、前記信号列の中から一つを選
択し、遅延クロックとして出力するセレクタと、を備
え、前記入力クロックと前記遅延クロックが、それぞれセッ
ト端子とリセット端子へ入力され、出力信号を前記出力
クロックとして出力するＳＲフリップフロップと、前記出力クロックのレベルに応じて、前記入力クロック
よりも短い周期で、カウントアップとカウントダウンと
を選択的に実行する第１カウンタと、前記第１カウンタがオーバフローおよびアンダーフロー
するたびに、前記出力クロックのデューティ比における
５０％からの偏差を解消する方向に、カウント値の増加
と減少の一方と他方とを選択的に行い、当該カウント値
を前記選択信号として送出する第２カウンタと、を備え
たことを特徴とする波形整形装置。
【請求項１８】請求項１、請求項４、請求項１５、ま
たは請求項１７に記載の波形整形装置において、前記ＳＲフリップフロップが、前記セット端子および前
記リセット端子のそれぞれに入力されるクロックのアク
ティブレベルへの立ち上がりに同期してワンショットパ
ルスを生成する２個のワンショットパルス回路を、備え
ることを特徴とする波形整形装置。
【請求項１９】請求項１、請求項４、請求項１５、ま
たは請求項１７に記載の波形整形装置において、前記ＳＲフリップフロップが、リセット優先型のＳＲフ
リップフロップであることを特徴とする波形整形装置。
【請求項２０】請求項１、請求項４、請求項１５、ま
たは請求項１７に記載の波形整形装置において、外部から入力された前記入力クロックのアクティブレベ
ルへの立ち上がりに同期してワンショットパルスを出力
するワンショットパルス回路を、さらに備え、前記入力クロックの代わりに、前記ワンショットパルス
が、前記ワンショットパルス回路を除く前記波形整形装
置の各部へ供給されることを特徴とする波形整形装置。
【請求項２１】請求項１または請求項４に記載の波形
整形装置において、前記一定比率が１／４に設定されており、前記ＳＲフリップフロップが、２入力端子に入力された
信号の排他的論理和を算出して前記出力信号として出力
する排他的論理和回路に置き換えられ、前記セット端子と前記リセット端子が前記２入力端子に
置き換えられたことを特徴とする波形整形装置。
【請求項２２】外部から供給された入力クロックがク
ロックドライバで増幅され、さらにクロック配線を通じ
て伝播する過程で生じる遅延を補償するクロック供給装
置において、前記入力クロックが一方入力へ入力され、前記クロック
配線の一点からフィードバックされたクロックが他方入
力へ入力され、前記一方入力に対して前記他方入力のク
ロックの位相が早いか遅いかに応じて、前記入力クロッ
クの位相を遅れる方向または早める方向に、それぞれず
らして出力するＤＬＬ装置と、前記ＤＬＬ装置が出力するクロックのデューティ比を一
定値に変換して、前記クロックドライバへと出力する波
形整形装置と、を備えることを特徴とするクロック供給装置。
【請求項２３】請求項２２に記載のクロック供給装置
において、前記波形整形装置が、請求項１、請求項４、請求項１
１、請求項１５、または、請求項１７に記載の波形整形
装置であることを特徴とするクロック供給装置。
【請求項２４】外部から供給された入力クロックがク
ロックドライバで増幅され、さらにクロック配線を通じ
て伝播する過程で生じる遅延を補償するクロック供給装
置において、縦続接続された単位遅延素子の群を有し、前記入力クロ
ックを前記単位遅延素子の一定数ごとに順次遅延させて
得られる信号列を出力する固定遅延回路と、二進数で表現されたデジタル形式の第１選択信号に応答
して、遅延量が前記二進数とともに線型に増加するよう
に、前記信号列の中から一つを選択し、第１遅延クロッ
クとして出力する第１セレクタと、二進数で表現されたデジタル形式の第２選択信号に応答
して、しかも前記第１選択信号と同一の関係をもって、
前記信号列の中から一つを選択し、第２遅延クロックと
して出力する第２セレクタと、前記入力クロックが一方入力へ入力され、前記クロック
配線の一点からフィードバックされたクロックが他方入
力へ入力され、前記一方入力に対して前記他方入力のク
ロックの位相が早いか遅いかに応じて、前記第１選択信
号をそれぞれ増加または減少させる第１選択信号生成部
と、前記入力クロックの周期を測定し、前記信号列の中から
前記周期の半分の遅延量をもつ一つを選択可能な選択信
号を生成し、第３選択信号として出力する周期測定部
と、前記第１選択信号に前記第３選択信号を加算し、前記第
２選択信号として出力する第２選択信号生成部と、前記第１および第２遅延クロックが、それぞれセット端
子およびリセット端子へ入力され、出力信号を前記クロ
ックドライバへと出力するＳＲフリップフロップと、を備えることを特徴とするクロック供給装置。
【請求項２５】請求項２４に記載のクロック供給装置
において、前記周期測定部が、前記固定遅延回路を第１固定遅延回路とし、縦続接続さ
れた単位遅延素子の群を有し、前記入力クロックを前記
単位遅延素子の一定数ごとに順次遅延させて得られる信
号列を出力し、しかも、当該信号列の遅延量が前記第１
固定遅延回路の信号列の遅延量と同一の第２固定遅延回
路と、二進数で表現されたデジタル形式の第４選択信号に応答
して、しかも前記第１選択信号と同一の関係をもって、
前記信号列の中から一つを選択し、第３遅延クロックと
して出力する第３セレクタと、前記入力クロックが一方入力へ入力され、前記第３遅延
クロックが他方入力へ入力され、前記一方入力に対して
前記他方入力のクロックの位相が早いか遅いかに応じ
て、前記第４選択信号をそれぞれ増加または減少させる
第４選択信号生成部と、前記第４選択信号を、二進数としての半分の値に変換
し、前記第３選択信号として出力する割算器と、を備えることを特徴とするクロック供給装置。