JP2008067059A - フィードバック制御により遅延量を連続的かつ精密に可変設定可能なパルス遅延回路システム - Google Patents

Abstract

【課題】１００ｐＳないしｎＳオーダーの極短時間の遅延時間であっても長期間、安定に保持でき、設定操作も簡単な実用性に優れたパルス遅延回路システムを提供する。
【解決手段】遅延量を定めるアナログ制御信号の入力端子を備えた遅延回路１で基準パルス列信号ＤＩを遅延して、遅延パルス列信号を端子ＳＯから得る。基準パルス列信号ＤＩと遅延したパルス列信号との立ち上がりの時間差を検出し、遅延時間差を示すパルス列を得、このパルス列を平滑し脈動信号ｅを得る。この脈動信号ｅが示す現在の遅延時間と、目標の遅延時間を示す外部制御信号ＶＣＩが示す目標の遅延時間との誤差をオープンゲイン１万倍以上の演算増幅器７で増幅し、かつ当該演算増幅器７が構成する積分回路で積分する。演算増幅器７の出力を、遅延回路１に遅延時間を決めるアナログ制御信号として出力する。
【選択図】図１

Description

この発明は、パルス信号を遅延する回路に関し、とくに、１００ｐＳ（ピコ秒）よりも短いような微少な遅延量の領域において、フィードバック制御により遅延量を連続的かつ精密に可変設定可能なパルス遅延回路システムに関する。

周知のように、パルス遅延回路は、古くからいろいろな電子回路装置において利用されてきており、たとえば、特許第２６９３５４５号公報「パルス遅延回路」、特開平１１−２６５４１８号公報「連続パルス遅延機能を有する軸索回路」、特許第３３３８３６３号公報「パルス遅延回路及びパルス制御回路」、特開２００１−３１３５５０号公報「パルス遅延制御回路」、特開２００２−９５９４号公報「遅延時間安定化回路」など、多くの先行技術が知られている。

さまざまな電子応用分野において、パルス信号を超微細かつ超精密に遅延する安定な半導体集積回路の必要性が高まっており、既知の回路技術では要求性能を満足できないことが多くなってきた。要求性能の重要な要件の１つは、遅延量が１００pＳとか数ｎＳ（ナノ秒）のオーダーであり、かつ、離散的にではなく連続的に、ユーザーの希望に応じて遅延量を任意にプログラムできるとともに、遅延量を自由に可変設定できることである。当然ながら、このような微細な遅延量の領域において、温度や電源などの外乱に影響されず、設定した遅延量を安定に維持することが最重要の課題であり、技術的な壁でもある。また用途によっては、遅延量をある範囲で繰り返しスキャンすることが求められる。この場合は、遅延量の可変制御の精度だけでなく、応答性も要求される。もちろん遅延量は、離散的ではなく連続的に変化させることが必要である。

たとえば特開平１１−２６５４１８号公報の従来技術の場合、温度変化や電源変動による遅延時間の変動を、本発明が着目する１００ｐＳないし数ｎＳ（ナノ秒）オーダーで、十分少なく抑えることは非常に困難である。遅延時間の変動を十分に少なく抑えるためには、周辺温度や電源電圧など回路環境条件を十分安定に保つ必要がある。

この１００ｐＳないしｎＳオーダーの遅延動作を問題とするのは、典型的には光、ミリ波、サブミリ波など電磁波を利用した高度かつ特殊用途の計測に遅延信号を利用する場合などであり、この分野は、典型的には例えばマイケルソン干渉計の原理を利用した計測装置を使用する最先端科学分野である。確かにマイケルソン干渉計を利用する先端科学分野の計測装置や先端医療装置など、最先端分野で用いる遅延回路の場合は、周辺温度や電源電圧など遅延回路の配置環境条件を十分安定に保つことは、コスト的な制限が緩やかであるので、ある程度は可能である。

しかしながら、例えば民生分野においては、コスト的な面から、あるいは実際の運用の面から、周辺温度や電源電圧など遅延回路の配置環境条件が変動すると遅延時間が変動するような回路は実用的ではなく、採用しにくい。

一方、民生分野などでも、マイケルソン干渉計を用いた最先端分野で蓄積された技術を展開・応用することへの期待がとくに計測分野において高まっている。たとえば物体表面の凹凸計測を高精度・高分解能で実現することへの期待が高い。

本発明はかかる点に鑑みてなされたものであり、温度や電源変動の遅延時間に対する影響を有効に抑制し、１００ｐＳないし数ｎＳオーダーの極短時間の遅延時間であっても長期間、安定に保持でき、そのための設定操作も簡単な実用性に優れたパルス遅延回路を提供することを目的とする。

＝＝＝第１発明＝＝＝
第１発明に係るパルス遅延回路システムは、つぎの事項（11）〜（15）により特定されるものである。
（11）遅延回路と、検出回路と、誤差増幅回路とを備え、パルス信号列を遅延させるパルス遅延回路システムであること
（12）遅延回路は、定電流源により動作電流が制限された電流制限論理ゲートを含み、この電流制限論理ゲートの入力端に入力パルス信号が印加されるとともに、この電流制限論理ゲートの出力信号を別の論理ゲートで２値化して出力パルス信号を生成すること
（13）検出回路は、遅延回路の入力パルス信号と出力パルス信号の遅延量に対応したアナログ検出信号を生成すること
（14）誤差増幅回路は、目標値に対するアナログ検出信号の誤差を増幅してアナログ制御信号を出力すること
（15）電流源は、誤差増幅回路が出力するアナログ制御信号に対応した定電流値に電流制限論理ゲートの動作電流を制限すること

＝＝＝第２発明＝＝＝
第２発明に係るパルス遅延回路システムは、つぎの事項（21）〜（26）により特定されるものである。
（21）遅延回路と、検出回路と、誤差増幅回路とを備え、パルス信号を遅延させるパルス遅延回路システムであること
（22）遅延回路は、入力パルス信号をアナログ制御信号に対応して遅延させた出力パルス信号を生成すること
（23）検出回路は、入力パルス信号と出力パルス信号との遅延量に対応したアナログ検出信号を生成すること
（24）誤差増幅回路は、スイッチと、オペアンプの入出力間にキャパシタを接続した積分回路とを含み、遅延回路に対してアナログ制御信号を与えること
（25）スイッチは、入力パルス信号の存在期間にオン、非存在期間にオフとなること
（26）積分回路は、スイッチのオン期間に目標値に対するアナログ検出信号の誤差を増幅してアナログ制御信号を発生し、スイッチのオフ期間にはアナログ制御信号を保持すること

＝＝＝第３発明＝＝＝
第３発明に係るパルス遅延回路システムは、つぎの事項（31）〜（35）により特定されるものである。
（31）第１遅延回路と、第２遅延回路と、検出回路と、誤差増幅回路とを備え、パルス信号を遅延させるパルス遅延回路システムであること
（32）第１遅延回路は、連続的に入力される基準クロック信号をアナログ制御信号に対応して遅延させた遅延クロック信号を出力すること
（33）第２遅延回路は、入力パルス信号をアナログ制御信号に対応して遅延させた出力パルス信号を生成すること
（34）検出回路は、基準クロック信号と遅延クロック信号との遅延量に対応したアナログ検出信号を生成すること
（35）誤差増幅回路は、目標値に対するアナログ検出信号の誤差を増幅してアナログ制御信号を出力して第１および第２遅延回路に供給すること

この発明に係るパルス遅延回路システムよれば、フィードバック制御により遅延量を連続的かつ精密に可変設定可能である。

＝＝＝第１発明の実施例＝＝＝
図１は、第１発明の実施例に係るパルス遅延回路システムの回路図である。このパルス遅延回路システムは、電圧制御パルス遅延回路（ＶＣＤ）１と、バッファー回路２および９と、反転回路３と、アンド回路４と、平滑回路５と、増幅回路６と、演算増幅器７を中心に構成された誤差増幅回路８と、演算増幅器７の反転入力端子への入力抵抗Ｒ１およびＲ２とを備えている。この誤差増幅回路８は、演算増幅器７の入出力間にキャパシタＣ１を接続して構成した積分回路を含んでいる。

図１において、ＤＩは本パルス遅延回路システムに入力される一定周期の基準パルス列信号を示し、ＤＯは本パルス遅延回路システムで遅延された出力信号を示す。
電圧制御パルス遅延回路１（以下では遅延回路１とする）は、基準パルス列信号ＤＩを入力するＳＩ端子と、遅延されたパルス列信号ＤＯを出力するためのＳＯ端子と、遅延時間を制御するためのアナログ制御信号を入力するＶＣ端子を有している。この結果、電圧制御パルス遅延回路１は、入力端子ＳＩに入力した基準パルス列信号ＤＩを、ＶＣ端子に印加されたアナログ制御信号の電圧で定まる遅延時間だけ遅延された信号を、出力端子ＳＯから出力する。遅延回路１については後段でも詳しく説明する。

誤差増幅回路８を構成する演算増幅器７の反転入力には、抵抗Ｒ１・Ｒ２を介して、現在の遅延時間を示す増幅回路６の出力（電圧信号）と、目標の遅延時間を示す外部制御電圧信号ＶＣＩがそれぞれ接続され、両電圧信号は加算される。ただし、両電圧信号の極性は逆となるように設定されている。

図２は、図１の回路における各部の信号波形を模式的に示す波形図である。この波形図を参照しながら、図１の実施例の動作を説明する。
たとえば、回路電源が投入され本パルス遅延回路システムが動作を開始すると、入力端子に基準パルス列信号ＤＩが印加されるが、初期状態では遅延回路１の制御電圧入力端子ＶＣに入力される信号の電圧（誤差増幅回路８の出力である）は不定のため、遅延回路１の出力ＳＯも不定である。

つぎに、初期状態から定常状態に移った場合、基準パルス列信号ＤＩは、バッファー回路９を通して信号ａとして、アンド回路4の一方に入力される。なお、バッファー回路９は信号が周辺回路の影響を受けないようにするために設けられ、時間遅れは発生しないものとする。

アンド回路４の他方の入力には、遅延回路１の出力ＳＯをバッファー回路２および反転回路３を通した信号ｂが入力される。この場合の信号ｂは、図２に示すように、基準パルス列信号ＤＩが遅延回路１にて遅延され、かつ反転された信号である。

この結果、アンド回路４からは、基準パルス列信号ＤＩの立ち上がりのタイミングにおいて、遅延回路１で遅延させた遅延時間幅を示す各パルス列信号ｃが出力される。この遅延時間幅を示すパルス列信号ｃは、抵抗Ｒ３とキャパシタＣ２で構成された平滑回路５に出力される。

この結果、図２に示すように、平滑回路５からはパルス列信号ｃを平滑した脈動信号ｄが出力される。この脈動信号ｄの平均値は、電圧制御パルス遅延回路で遅延させた遅延時間幅の平均電位を示すことになる。

この脈動信号ｄは他の回路からの影響を除去するため増幅回路６で増幅される。増幅回路６の出力ｅは、脈動信号ｄと実質的に等価である。図２の信号ｅでは、脈動分を反映したリップル分を含むものとして示しているので、その瞬時値は各時点現在の遅延時間を示すが、その平均電位は遅延時間の有意の代表値を示している。すなわち、アンド回路４、平滑回路５および増幅回路６は、遅延回路１が出力するパルス信号の入力パルスに対する遅延時間量を検出して、遅延時間量に対応した電圧のアナログ検出信号ｅとして出力する遅延量の検出回路を構成している。

この増幅回路６の出力電圧信号ｅは、誤差増幅回路８を構成する演算増幅器７の反転入力端子に抵抗Ｒ１を介して出力される。
このとき誤差増幅回路８を構成する演算増幅器７の反転入力端子にはもう一方の抵抗Ｒ２を介して、本パルス遅延回路システムの目標遅延時間を設定する外部制御電圧ＶＣＩが印加されている。

このように、増幅回路６の出力ｅと外部制御電圧ＶＣＩとは演算増幅器７の加算入力信号を構成している。この結果、増幅回路６の出力電圧信号ｅと目標遅延時間を示す外部制御電圧信号ＶＣＩとが加算され、この加算結果が誤差増幅回路８で積分される。ただし、増幅回路６の出力信号ｅと外部制御電圧信号ＶＣＩとは信号特性が逆の関係にある。このため、外部制御電圧信号ＶＣＩが示す目標遅延時間に対するその時点の遅延時間のずれ量と、遅れと進みを極性で合わせて示す信号が演算増幅器７の反転入力端子には入力される。この結果、誤差増幅回路８は、キャパシタＣ１を用いて、外部制御電圧信号ＶＣＩで示す目標遅延時間に対する、遅延時間のずれ量（誤差）を積分する。

つぎに、誤差増幅回路８の積分結果であるアナログ電圧信号は、アナログ制御信号として、遅延回路１の制御端子ＶＣに出力される。この結果、遅延回路１は、入力端子ＳＩに入力したパルス列信号ＤＩの立ち上がりに対し、その制御端子ＶＣの制御電圧で定まる遅延時間を有する遅延パルス列信号を出力端子ＳＯに出力する。

ただし、誤差増幅回路８は前述したように当初、たとえば電源投入直後に出力する出力端子ＳＯからのパルス列信号の遅延時間は、外部制御電圧信号ＶＣＩが示す目標遅延時間とは一致していないため、誤差増幅回路８の積分動作が継続する。この誤差増幅回路８の誤差増幅および積分動作に従い、遅延回路１の制御端子ＶＣの制御電圧が変化し、出力端子ＳＯから出力されるパルス列信号の遅延時間も対応して変化する。これに伴い遅延回路１のパルス列出力ＳＯが反転回路３で反転して得られる遅延パルス列信号ｂの遅延時間も変化する。これに伴い平滑回路５の脈動信号ｄも変化する。これに伴い平滑回路５の出力である脈動信号ｄと実質的に等価である増幅回路６の出力ｅも変化する。この増幅回路６の出力ｅが変化することに伴い、誤差増幅回路８の演算増幅器７の反転入力の一方の入力である抵抗Ｒ１を介しての入力電圧が変化し、演算増幅器７の反転入力における、外部制御電圧信号ＶＣＩが示す目標遅延時間に対するその時点の遅延時間のずれ量が順次減少する。

このようにして、本パルス遅延回路システムにおいては、電源投入後時間が経過するのに従い、外部制御電圧信号ＶＣＩが示す目標遅延時間に対するその時点の遅延時間のずれ量を減少させるように遅延時間を増減するフィードバックがかかり、所定期間経過後には外部制御電圧ＶＣＩで定まる遅延時間のパルス列信号が出力され、フィードバック動作が安定する。フィードバック動作が安定した状態では、基準パルス列信号の立ち上がりタイミングにおける遅延時間が、外部制御電圧ＶＣＩで一義的に定まる状態に達している。

このようにして外部制御電圧ＶＣＩに基き遅延時間が定まると、その後は、本パルス遅延回路システムの温度条件など回路環境変動しても、その変動は、誤差増幅回路８の演算増幅器７の増幅率（たとえば、１万倍）分の１に圧縮され、非常に安定に遅延されたパルス列信号が遅延回路１の出力端子ＳＯから出力される。この出力端子ＳＯの出力はバッファー回路２で増幅され他の回路の影響を受けない遅延パルス列信号ＤＯとして、本パルス遅延回路システムから外部に出力される。

安定した遅延パルス列信号ＤＯを得た後、遅延時間を連続的に変更するために外部制御電圧信号ＶＣＩの電圧を連続的に変化させると、所定時間後には、外部制御電圧信号ＶＣＩの新しい電圧値が定める遅延時間を有する遅延パルス列信号ＤＯが、本パルス遅延回路システムから出力される。

なお、本パルス遅延回路システムにおいて、電源投入後、あるいは外部制御電圧信号ＶＣＩを新しい電圧値に変化させた後、どの程度の時間を経過すると外部制御電圧信号ＶＣＩが示す遅延時間に安定するかは、回路の各部の条件や回路定数を定めることによって設定できるが、そのうちでも誤差増幅回路１の積分時定数が大きな影響を本パルス遅延回路システムに与える。すなわち、誤差増幅回路１の積分時定数を大きく設定するとオフセットの小さな高精度の遅延時間の制御を行うことができるが、制御速度（追随速度）は遅くなる。従って、本パルス遅延回路システムを利用する装置の仕様にあわせて、制御精度や制御速度を設定することが重要となる。なお、いずれの制御精度や制御速度を設定した場合でも、きわめて短時間の遅延時間（１００ピコ秒以下）を高精度かつ安定に実現するという本パルス遅延回路システムの特徴が損なわれることなく設定できることを、本発明の発明者は確認している。

＝＝＝遅延回路１の構成＝＝＝
つぎに、図３から図５に従い、図１で示した遅延回路１の詳細を説明する。図３は、遅延回路１の回路図である。遅延回路１は、ｐ型およびｎ型のＭＯＳ回路による論理ゲートを組み合わせて構成する。図３において、入出力される信号ＶＣ、ＳＩおよびＳＯは、図１に示したものと同一である。
図４は、図１の誤差増幅回路８の出力である制御電圧ＶＣが印加されるｐ型ＭＯＳ回路のＶＣとＩｂの関係を示す図である。図５は、図３に示す遅延回路（ＶＣＤ）の各部の伝達波形を示す図である。

制御電圧ＶＣがｐ型ＭＯＳ回路Ｑ２１のゲートに印加されると、ｐ型ＭＯＳ回路Ｑ２１のソースには、図４に示す特性に従い、制御電圧ＶＣに対応する一定の電流Ｉｂが流れる。図４に示すように、制御電圧ＶＣと電流Ｉｂの関係は、高い直線性は必要ではない。

このように電流Ｉｂが流れると、この電流Ｉｂは、一対のｎ型ＭＯＳ回路Ｑ２２およびＱ２３で構成されたカレントミラー回路に流れる。このカレントミラー回路Ｑ２２・Ｑ２３は、一定の電流Ｉｂを流す定電流源を構成している。

基準パルス列信号ＳＩは、上方からｐ型ＭＯＳ回路Ｑ１とｎ型ＭＯＳ回路Ｑ２を直列接続した相補型回路の各ゲートに印加され、ｐ型ＭＯＳ回路Ｑ１およびｎ型ＭＯＳ回路Ｑ２をスイッチングする。ただし、下段に接続したｎ型ＭＯＳ回路Ｑ２のソースは、カレントミラー回路（Ｑ２２・Ｑ２３）に接続されているので、ｐ型ＭＯＳ回路Ｑ１とｎ型ＭＯＳ回路Ｑ２との直列接続点の電圧は信号ＳＩのようにスイッチングするのではなく、ｐ型ＭＯＳ回路Ｑ１とｎ型ＭＯＳ回路Ｑ２の直列接続点とグランドライン（▽で示す）との間に形成される浮動容量を充電または放電したうえでスイッチングするので、図５に信号ｇで示すように、波形のなまりを生ずる。

すなわち、基準パルス列信号ＳＩが立ち上がるとゲート電圧が高くなるので、図４に示す特性に従い、上段のｐ型ＭＯＳ回路Ｑ１はカットオフ状態となる。一方、下段のｎ型ＭＯＳ回路Ｑ２は導通状態となるが、流れる動作電流は、カレントミラー回路Ｑ２２・Ｑ２３でＩｂに制限されているので、ｐ型ＭＯＳ回路Ｑ１とｎ型ＭＯＳ回路Ｑ２の直列接続点とグランドラインとの間に形成される浮動容量を、制限された電流Ｉｂで放電しながら、グランド電位に近づく。この様子を、図５において、基準パルス列信号ＳＩの立ち上がりにおいて、信号ｇはゆっくり立ち下がってものとして示してある。この信号ｇの立下りの速度（すなわち、遅れ）は、この制限された電流値Ｉｂ（すなわち、制御電圧ＶＣ）とｐ型ＭＯＳ回路Ｑ１とｎ型ＭＯＳ回路Ｑ２の直列接続点とグランドラインとの間に形成される浮動容量とによって定まり、この遅れが、図１の遅延回路１で説明した基準パルス列信号ＤＩ（すなわち、ＳＩ）の遅延量を定めることになる。

なお、図５においては、信号ｇなどを実線と点線の２種類で示している。これは、点線は、電流Ｉｂが相対的に大きくて立下り速度が速いこと、つまり相対的に遅延量が小さいことを示している。他方、実線は、電流Ｉｂが相対的に小さくて立下り速度が遅いこと、つまり相対的に遅延量が大きいことを示している。この点線と実線で示す所は、図５においては、信号ｉおよび信号ＳＯについても同じである。

つぎに、基準パルス列信号ＳＩが立ち上がるときは、逆にｐ型ＭＯＳ回路Ｑ１のゲート電圧が低くなるので、図４に示す特性に従い、上方のｐ型ＭＯＳ回路Ｑ１は導通状態となる。その結果、ｐ型ＭＯＳ回路Ｑ１とｎ型ＭＯＳ回路Ｑ２の直列接続点とグランドラインとの間に形成される浮動容量は、導通状態のｐ型ＭＯＳ回路Ｑ１を介して電源ライン（ＶＤＤ）から直接充電され、図５に信号ｇで示すように、急速に立ち上がる。一方、このとき、下段のｎ型ＭＯＳ回路Ｑ２は、カットオフ状態となる。

つぎに、信号ｇは、２段の反転回路（ＣＭＯＳインバータ）Ｑ３・Ｑ４およびＱ５・Ｑ６を介して、信号ｇと同相の信号ｈとして２段目の反転回路Ｑ５・Ｑ６から出力される。これらの反転回路Ｑ３・Ｑ４およびＱ５・Ｑ６は、図５の信号ｇの横線で示すように、この実施の形態では、電源電圧とグランド電位のほぼ中間に閾値が設定されている。その結果、基準パルス列信号ＳＩは、その立ち上げ部分が遅延され、図５の信号ｈで示す信号となる。

つぎに、基準パルス列信号ＳＩの立ち下がり部分の遅延について説明する。原理は、浮動容量を利用して信号ｇの立下りの速度を遅くして所定の遅延時間を確保したのと同一である。ただし、基準パルス列信号ＳＩの立ち上がりタイミングは、信号ＳＩの反転信号の立ち上がりのタイミングと等価である。従ってここでは、同様な関係にある信号ｈを利用する。

すなわち、基準パルス列信号ＳＩの立下りを遅延するため、信号ｈを、次段のｐ型ＭＯＳ回路Ｑ７とｎ型ＭＯＳ回路Ｑ８を直列接続した相補型回路のゲートに印加する。この相補型回路の下段に接続したｎ型ＭＯＳ回路Ｑ８のソースは、ｎ型ＭＯＳ回路Ｑ２４に接続され、ｎ型ＭＯＳ回路Ｑ２４のゲートは、カレントミラー回路Ｑ２２・Ｑ２３に接続されている。従って、信号ｈが立ち上がったとき、信号ｉが現れる端子とグランドラインのとの間に形成される浮遊容量が、制限された一定の電流Ｉｂで放電され、信号ｉの電位はゆっくりと立ち下がる。この信号ｉの立下りは、浮動容量と一定電流Ｉｂで定まるもので、信号ｇの場合の遅延と同様である。

このようにして信号ｉが立ち下がると、信号ｉは、閾値が電源電圧とグランド電位のほぼ中間に設定された次段の反転回路Ｑ９・Ｑ１０を反転する。その結果、信号ｈは、その立ち上げ部分が遅延され、さらに次段の反転回路Ｑ１１・Ｑ１２に出力される。この結果、本遅延回路１からは、遅延パルス列信号ＳＯが出力される。

このようにして得た遅延パルス列信号ＳＯは、基準パルス列信号ＳＩを立ち上がり・立下りの両方のタイミングで遅延した信号となる。この遅延時間は、図３に示す電圧制御型パルス遅延回路１の各電子回路構成素子の特性のばらつき、あるいは温度などの回路条件のばらつきの範囲で変動する。しかし、この遅延回路１を集積回路としてワンチップ上に形成すると容易に前述のばらつきを抑えることができる。また、集積回路化は、現在の半導体技術においてもＣＭＯＳプロセス技術を用いて簡単、高精度かつ安価に実現できるものである。

このように集積回路化をすれば、入力される基準パルス列信号ＳＩに対する遅延パルス列信号ＳＯの立ち上がり遅延時間と立ち下り遅延時間とはほぼ同じとなる。すなわち、信号ＳＩと信号ＳＯのデューティー比など両信号ＳＩ、ＳＯの基本的特性は一致する。

基本的特性が一致する両信号ＳＩ、ＳＯとすることは、本パルス遅延回路システムを利用する計測装置などにおいて信号処理が容易となるので好ましい。この信号処理を容易にする観点から、本実施例にかかる図３の遅延回路１では、信号ｈを最終出力信号とするのではなく、遅延時間を決める回路（その出力は信号ｉ）とさらに２段の反転回路Ｑ９・Ｑ１０およびＱ１１・Ｑ１２を設けて２値化して、入力信号ＳＩに対し位相特性が保持された信号ＳＯを、最終出力としている。

以上詳しく説明したように、本実施例に係る図３の遅延回路１では、遅延時間を得るのに浮遊容量を利用している。これは、本実施の形態では、１００ｐＳオーダーやｎＳオーダーの極短時間の信号遅延を対象としたためである。要求される遅延時間が大きくて十マイクロ秒オーダー以上の遅延時間が必要な場合には、浮動容量のみを利用するのではなく、浮動容量と並列接続となるような所定の容量を有するキャパシタ素子を用いるようにしてもよい。

なお、本実施例に係るパルス遅延回路システムでは、図３の遅延回路１では、図４にｐ型ＭＯＳ回路の入力電圧−出力ソース電流特性を示したように、浮動容量を放電する電流Ｉｂは入力制御電圧ＶＣに対して線形性を有していない。また、浮動容量は、回路の温度条件の変動により変動する可能性が高い。従って、図３の電圧制御遅延回路自体では、所望の正確な遅延時間を有する遅延パルス列信号を発生する事は期待できず、その遅延時間も温度条件によって変動する。また、図３の遅延回路１を集積回路化した場合には、集積回路の製造時期などプロセス条件の変動により、高い均一の特性を有する図３の電圧制御遅延回路を取得することは困難である。すなわち、図３の遅延回路１の回路特性のばらつきは、個々の実施装置においては不可避である。

しかし、本実施例に係るパルス遅延回路システムにおいては、誤差増幅回路８の出力を制御電圧ＶＣで定まる遅延時間を有する遅延パルス列信号ＤＯを得る。この遅延パルス列信号ＤＯは、本実施例に係るパルス遅延回路システム全体のフィードバック動作により、外部制御電圧ＶＣＩで定まる遅延時間を有する信号となる。具体的には本実施例に係るパルス遅延回路システムにおいて利用者は、遅延パルス列信号ＤＯの遅延時間を、たとえば回路解析装置で確認しながら、外部制御電圧ＶＣＩの電圧を調整して、所望の遅延時間を任意の値に設定すること、すなわち離散的ではなく連続的に設定し、さらに再設定をすることが可能である。このようにして、利用者が外部制御電圧ＶＣＩを調整して遅延時間をいったん設定すると、本実施例に係るパルス遅延回路システムにおいては数十マイクロ秒、遅くとも１００マイクロ秒（０．１ミリ秒）後には、前述のフィードバック動作は終了し、遅延パルス列信号ＤＯは安定な遅延時間を有するパルス列信号となる。

すなわち、このようにしていったん外部制御電圧ＶＣＩと遅延時間の関係が確立すると、その後浮動容量等が温度などが変動してもその影響は、本実施例に係るパルス遅延回路システムにおいては回路全体によるフィードバック動作により、誤差増幅回路８の演算増幅器７の増幅率の逆数、たとえば１万分の１に圧縮された影響しか与えず、きわめて安定な遅延動作を実現することができる。

同様に、本実施例に係るパルス遅延回路システムにおいて、ｐ型ＭＯＳ回路Ｑ２１の制御電圧ＶＣに対するソース電流Ｉｂの関係は直線性を有しないが、いったん外部制御電圧ＶＣＩと遅延時間の関係が確立すると、その後制御電圧ＶＣとソース電流Ｉｂの関係が変動しても、その影響は前述の浮動容量の場合と同様１万分の１に圧縮されるので、実用上ほとんど影響を与えず、きわめて安定な遅延動作を実現することができる。

また、個々には製造プロセスが回路条件のばらつきを与える場合であっても、前述の場合と同様、利用者が外部制御電圧ＶＣＩを調整して所望の遅延時間をいったん設定すると、外部制御電圧ＶＣＩと遅延時間の関係が確立し保持されるので、きわめて安定な遅延動作を実現することができる。

このように第１発明の実施例に係るパルス遅延回路システムによれば、入力パルス列信号を、１００ｐＳ以下の極短時間の遅延をさせて得た出力遅延パルス列信号を、外部制御電圧ＶＣＩを調整するという簡便な操作で出力することができる。しかも出力する遅延パルス列信号の遅延時間は、回路条件の変動などの影響をフィードバック動作により誤差増幅回路８の演算増幅器７の増幅率の逆数程度に圧縮できるので、高精度な遅延動作を長期間保持する事ができる。なお、先の説明では演算増幅器７の増幅率（オープンゲイン）を１万倍として説明したが、この程度の増幅率の演算増幅器は、市場ではきわめて安価に提供されているレベルのものである。従って、本実施例に係るパルス遅延回路システムを集積回路化して実現するときも、現在で確立した半導体技術が採用可能であるので、本実施例に係るパルス遅延回路システムは、特殊用途ではなくいわゆる一般用途製品においても確実かつ容易に実現できるものである。

また、発明者が確認したところでは、本実施例に係るパルス遅延回路システムは、その電源投入後数十マイクロ秒経過後にはフィードバック動作が完了し、安定な遅延パルス列信号ＤＯを出力できることを確認している。従って、回路設計条件など要求する仕様にもよるところもでてくるが、遅延動作立ち上がりに関する安全係数を相当高く設定した場合でも、電源投入後１００マイクロ秒（０．１ミリ秒）程度を経過するとパルス遅延回路システムの遅延動作を確立する。本実施例に係るパルス遅延回路システムは、実用上十分高速な立ち上がり性能を有する回路となっている。

＝＝＝第２発明の実施例＝＝＝
図６は、第２発明の実施例に係るパルス遅延回路システムの回路図である。第２発明の実施例に係るパルス遅延回路システムは、回路構成上は、誤差増幅回路８にスイッチＳＷを設けている以外は、図１のパルス遅延回路システムと同じである。

すなわち、図６の本実施例に係るパルス遅延回路システムは、通常状態ではスイッチＳＷをオンしており、遅延回路１は、所定周期のパルス列信号ＤＩを入力端子ＳＩに入力している。従って、スイッチＳＷをオンした通常状態では、本実施例に係るパルス遅延回路システムは第１発明の実施例に係るパルス遅延回路システムと全く同一の動作をしている。従って、誤差増幅回路８からは外部制御電圧ＶＣＩが定める遅延時間に相当するアナログ電圧信号が電圧制御パルス遅延回路１の制御入力端子ＶＣに印加されている。

この状態で、任意のタイミングで発生するパルス信号を遅延する場合には、タイミング制御回路（図示しない）により、入力信号の発生源はパルス列信号ＤＩの送出を停止する一方、所望の任意のタイミングに独立のパルス信号を出力する。

タイミング制御回路は、前述の独立のパルス信号の出力に合わせて、独立のパルス信号の出力タイミングを含むように、スイッチＳＷをオフ状態とする。このスイッチＳＷのオフにより、誤差増幅回路８は積分動作を停止し、オフ直前のアナログ電圧信号を、遅延回路１の制御電圧端子ＶＣに印加する。

このオフ直前の電圧信号は、外部制御電圧ＶＣＩが決定する所望の遅延時間を遅延回路１に設定する信号である。従って、スイッチＳＷが開している間（パルス列信号の非存在期間）に入力信号の信号源が独立のパルス信号を送出し、この独立のパルス信号が遅延回路１の入力端子ＳＩに入力されると、遅延回路１は誤差増幅回路８に保持された電圧で定まる遅延時間で遅延された遅延パルス信号を出力端子ＳＯに出力する。この遅延パルス信号はバッファー回路２で増幅されて出力信号ＤＯとして外部に出力される。

このように出力信号ＤＯが出力されると、出力信号ＤＯを受ける外部回路（図示していない）は同時にスイッチＳＷをオフにしたことを示す信号を受ける。従って外部回路は、スイッチＳＷをオフにしたことを示す信号に基き、パルス列信号と独立のパルス信号とを区別して、独立のパルス信号を遅延した遅延パルス信号を入力することができる。

このようにして、遅延パルス信号の出力が完了すると、所定時間後にスイッチＳＷはオン状態に復帰するとともに、遅延回路１は所定周期のパルス列信号ＤＩの入力を開始し、誤差増幅回路８からのアナログ制御信号を出力するためのフィードバック動作を再開することになる。なお、前述の独立のパルス信号は、単一パルスに限るものではない。本実施例に係るパルス遅延回路システムを使用する装置の仕様に合わせて、複数の連続するパルスを出力するものであってもよい。

このように第２発明の実施例に係るパルス遅延回路システムにおいては、第１発明の実施例に係るパルス遅延回路システムの効果にくわえて、所望の遅延時間を有する遅延パルスを任意のタイミングに出力することができる。

＝＝＝第３発明の実施例＝＝＝
図７は、第３発明の実施例に係るパルス遅延回路システムのブロック図である。本実施例に係るパルス遅延回路システムは、図１のパルス遅延回路システムの構成と同じ回路ブロックは図１の参照符号を流用し、詳しい説明は省略する。

すなわち、図７における上側の遅延回路１は、外部もしくは同一集積回路上に設けた基準クロック発生器ＣＫＲから基準クロック信号を、入力端子ＳＩに入力する。この状態で、遅延時間を定める外部制御電圧ＶＣＩが設定されると、誤差増幅回路８は遅延時間を定めるアナログ制御信号を出力する。このアナログ制御信号は、遅延回路１とともに、遅延回路１７０１の制御端子ＶＣにそれぞれ出力される。

その結果、本パルス遅延回路システムへの電源投入後、初期期間の数十マイクロ秒を経過すると、誤差増幅回路８の出力は、一対の遅延回路１および７０１での遅延時間を定める電圧を確立し保持する。

図７に示す両方の遅延回路１および遅延回路７０１とも、図３に示した回路構成を有し、電気回路的には可能な限り同一の動作・性能を具備するため、同じ集積回路基盤上に形成する。加えて、遅延回路１および遅延回路７０１の制御電圧端子ＶＣには、共通の誤差増幅回路８から同一の電圧信号が常に印加されている。

この状態で、遅延回路７０１の入力端子ＳＩにパルス信号ＤＩが印加されると、このパルス信号ＤＩはその立ち上がりのタイミングにおいて制御電圧ＶＣで定まる時間遅延され、また立ち下がりのタイミングでも制御電圧ＶＣで定まる時間遅延され、出力端子ＳＯから出力される。
出力端子ＳＯから出力された遅延されたパルス信号は、バッファー回路７０２で増幅され、周辺回路からの影響を受けにくい信号に変換され、出力信号ＤＯとして外部に出力される。

以上のように、第３発明の実施例に係るパルス遅延回路システムでは、任意のタイミングで発生させたパルス信号ＤＩに対して、設定した遅延時間を有するパルス信号ＤＯを出力することができる。
第３発明の実施例に係るパルス遅延回路システムは、所定周期を有する基準クロック信号と、所望の遅延時間の遅延パルスを得るためのパルスとを独立して入力する。従って、第３発明の実施例に係るパルス遅延回路システムは、第１発明の実施例に係るパルス遅延回路システムが有する効果を奏するのに加えて、任意・独立のタイミングで発生する遅延パルス信号を得ることができる。

第１発明の実施例に係るパルス遅延回路システムの原理的な構成を示す回路図 第１発明の実施例に係るパルス遅延回路システムの信号波形を模式的に示す図 第１発明の実施例に係るパルス遅延回路システムの遅延回路１の詳細構成を示す回路図 第１発明の実施例に係るパルス遅延回路システムの遅延回路１の入力段のｐ型ＭＯＳ回路の入出力特性を示す図 第１発明の実施例に係るパルス遅延回路システムの遅延回路１の信号波形を示す図 第２発明の実施例に係るパルス遅延回路システムの構成を示す回路図 第３発明の実施例に係るパルス遅延回路システムの構成を示す回路図

符号の説明

１ 遅延回路１
２、９ バッファー回路
３ 反転回路
４ アンド回路
５ 平滑回路
６ 増幅回路
７ 演算増幅器（演算増幅器）
８ 誤差増幅器

Claims (6)

1. 遅延回路と、検出回路と、誤差増幅回路とを備え、パルス信号列を遅延させるパルス遅延回路システムであって、
   遅延回路は、定電流源により動作電流が制限された電流制限論理ゲートを含み、この電流制限論理ゲートの入力端に入力パルス信号が印加されるとともに、この電流制限論理ゲートの出力信号を別の論理ゲートで２値化して出力パルス信号を生成し、
   検出回路は、遅延回路の入力パルス信号と出力パルス信号の遅延量に対応したアナログ検出信号を生成し、
   誤差増幅回路は、目標値に対するアナログ検出信号の誤差を増幅してアナログ制御信号を出力し、
   定電流源は、誤差増幅回路が出力するアナログ制御信号に対応した定電流値に電流制限論理ゲートの動作電流を制限する
   パルス遅延回路システム。
2. 誤差増幅回路は、オペアンプの入出力間にキャパシタを接続した積分回路を含む
   請求項１に記載のパルス遅延回路システム。
3. 遅延回路と、検出回路と、誤差増幅回路とを備え、パルス信号を遅延させるパルス遅延回路システムであって、
   遅延回路は、入力パルス信号をアナログ制御信号に対応して遅延させた出力パルス信号を生成し、
   検出回路は、入力パルス信号と出力パルス信号との遅延量に対応したアナログ検出信号を生成し、
   誤差増幅回路は、スイッチと、オペアンプの入出力間にキャパシタを接続した積分回路とを含み、遅延回路に対してアナログ制御信号を与え、
   スイッチは、入力パルス信号の存在期間にオン、非存在期間にオフとなり、
   積分回路は、スイッチのオン期間に目標値に対するアナログ検出信号の誤差を増幅してアナログ制御信号を発生し、スイッチのオフ期間にはアナログ制御信号を保持する
   パルス遅延回路システム。
4. 遅延回路は、定電流源により動作電流が制限された電流制限論理ゲートを含み、この電流制限論理ゲートの入力端に入力パルス信号が印加されるとともに、この電流制限論理ゲートの出力信号を別の論理ゲートで２値化して出力パルス信号を生成し、
   定電流源は、誤差増幅回路が出力するアナログ制御信号に対応した定電流値に電流制限論理ゲートの動作電流を制限する
   請求項３に記載のパルス遅延回路システム。
5. 第１遅延回路と、第２遅延回路と、検出回路と、誤差増幅回路とを備え、パルス信号を遅延させるパルス遅延回路システムであって、
   第１遅延回路は、連続的に入力される基準クロック信号をアナログ制御信号に対応して遅延させた遅延クロック信号を出力し、
   第２遅延回路は、入力パルス信号をアナログ制御信号に対応して遅延させた出力パルス信号を生成し、
   検出回路は、基準クロック信号と遅延クロック信号との遅延量に対応したアナログ検出信号を生成し、
   誤差増幅回路は、目標値に対するアナログ検出信号の誤差を増幅してアナログ制御信号を出力して第１および第２遅延回路に供給する
   パルス遅延回路システム。
6. 第１、第２遅延回路は、それぞれ、定電流源により動作電流が制限された電流制限論理ゲートを含み、この電流制限論理ゲートの入力端に基準クロック信号や入力パルス信号が印加されるとともに、この電流制限論理ゲートの出力信号を別の論理ゲートで２値化して遅延パルス信号や出力パルス信号を生成し、
   誤差増幅回路は、オペアンプの入出力間にキャパシタを接続した積分回路を含む
   請求項５に記載のパルス遅延回路システム。

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