KR101069377B1 - 반전증폭기 및 반전증폭기 기반 시스템 - Google Patents

반전증폭기 및 반전증폭기 기반 시스템 Download PDF

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Abstract

반전기 기반 시스템 및 반전기가 개시된다. 본 발명에 따른 반전기 기반 시스템은, 반전기들을 포함하며 상기 반전기들을 이용하여 입력 신호를 처리하여 출력 신호를 생성하는 반전기 기반 회로; 적어도 하나의 반전기를 포함하며 상기 반전기의 특성을 측정하는 측정부; 및 상기 측정부의 측정 결과에 따라서 상기 반전기 기반 회로에 포함된 반전기의 특성을 조정하기 위한 제어 신호를 생성하는 제어부를 포함하는 것을 특징으로 한다. 이러한 본 발명에 의하면 공정, 전압, 온도의 변화에도 반전기의 특성을 조정할 수 있어서, 공정, 전압, 온도의 변화에도 안정적으로 동작하는 반전기 기반 시스템을 구현할 수 있다.
반전기, 반전기 기반 시스템

Description

반전증폭기 및 반전증폭기 기반 시스템{Inverter and inverter based system}
본 발명은 반전기 및 반전기 기반 시스템에 관한 것으로 보다 상세하게는 공정, 전압, 온도의 변화에도 반전기의 특성을 조정할 수 있는 반전기 기반 시스템 및 이를 위한 반전기에 관한 것이다.
반전기 기반 시스템은 기존 아날로그 회로의 설계를 위한 주요 요소 중 하나인 OTA(Operational Transconductance Amplifier) 또는 OPAMP(Operational Amplifier)를 반전기로 대체한 것이다. 반전기 기반 시스템은 높은 성능의 OTA 또는 OPAMP를 요구하지 않는 시스템에서 OTA 또는 OPAMP 대신에 반전기를 사용함으로써 소비전력을 절감하고 회로가 차지하는 면적을 줄일 수 있는 장점이 있다.
그러나 기존의 반전기 기반 시스템에서 사용되는 반전기는 OTA 또는 OPAMP보다 공정, 전압, 온도(Process, Voltage, Temperature, 소위 PVT)의 영향을 많이 받는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 공정, 전압 온도의 변화에도 반전기의 특성을 조정할 수 있는 반전기 기반 시스템 및 이를 위한 반전기를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여 본 발명에 따른 반전기 기반 시스템은, 반전기들을 포함하며 상기 반전기들을 이용하여 입력 신호를 처리하여 출력 신호를 생성하는 반전기 기반 회로; 적어도 하나의 반전기를 포함하며 상기 반전기의 특성을 측정하는 측정부; 및 상기 측정부의 측정 결과에 따라서 상기 반전기 기반 회로에 포함된 반전기의 특성을 조정하기 위한 제어 신호를 생성하는 제어부를 포함하는 것을 특징으로 한다.
여기서, 상기 반전기 기반 회로에 포함된 반전기는, 각각이 VDD 전원에 연결된 복수 개의 제1 PMOS 트랜지스터들; 각각이 VSS 전원에 연결된 복수 개의 제1 NMOS 트랜지스터들; 상기 복수 개의 제1 PMOS 트랜지스터 각각에 연결되고, 게이트에 입력되는 상기 제어부로부터의 제어 신호에 따라 온 또는 오프되는 복수 개의 제2 PMOS 트랜지스터들; 및 상기 복수 개의 제1 NMOS 트랜지스터들 각각에 연결되고, 게이트에 입력되는 상기 제어부로부터의 제어 신호에 따라 온 또는 오프되는 복수 개의 제2 NMOS 트랜지스터들을 포함하는 것을 특징으로 한다.
또한, 상기 VDD 전원과 상기 VSS 전원 사이에 상기 VDD 전원으로부터 상기 VSS 전원으로 상기 제1 PMOS 트랜지스터, 상기 제2 PMOS 트랜지스터, 상기 제2 NMOS 트랜지스터, 및 상기 제1 NMOS 트랜지스터가 순서대로 직렬로 연결될 수 있다.
또한, 상기 반전기의 입력단은 공통으로 연결된 상기 제1 PMOS 트랜지스터들의 게이트 및 상기 제1 NMOS 트랜지스터들의 게이트에 해당하고, 상기 반전기의 출력단은 공통으로 연결된 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 연결단들에 해당할 수 있다.
또한, 상기 측정부는 펄스 파형을 상기 반전기로의 입력 신호로 하여 상기 반전기로부터 출력되는 신호의 상승 시간 또는 하강 시간을 상기 반전기의 특성으로서 측정할 수 있다. 이때 상기 제어부는 상기 측정된 상승시간 또는 하강 시간에 따라서 상기 제2 PMOS 트랜지스터들 및 상기 제2 NMOS 트랜지스터들을 각각 온 또는 오프시키기 위한 제어 신호를 생성할 수 있다.
또한, 상기 측정부는, 반전기들로 이루어지는 링 오실레이터를 포함하고, 상기 링 오실레이터로부터 출력되는 일정 주기를 가지는 펄스 파형의 주기를 상기 반전기의 특성으로서 측정할 수 있다. 이때 상기 제어부는 상기 측정된 주기에 따라서 상기 제2 PMOS 트랜지스터들 및 상기 제2 NMOS 트랜지스터들을 각각 온 또는 오프시키기 위한 제어 신호를 생성할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명에 따른 반전기는, 각각이 VDD 전원에 연결되는 복수 개의 제1 PMOS 트랜지스터들; 각각이 VSS 전원에 연결되는 복수 개의 제1 NMOS 트랜지스터들; 상기 복수 개의 제1 PMOS 트랜지스터 각각에 연결되고, 게이트에 입력되는 외부로부터의 제어 신호에 따라 온 또는 오프되는 복수 개의 제2 PMOS 트랜지스터들; 및 상기 복수 개의 제1 NMOS 트랜지스터들 각각에 연결되고, 게이트에 입력되는 외부로부터의 제어 신호에 따라 온 또는 오프되는 복수 개의 제2 NMOS 트랜지스터들을 포함하는 것을 특징으로 한다.
여기서, 상기 VDD 전원과 상기 VSS 전원 사이에 상기 VDD 전원으로부터 상기 VSS 전원으로 상기 제1 PMOS 트랜지스터, 상기 제2 PMOS 트랜지스터, 상기 제2 NMOS 트랜지스터, 및 상기 제1 NMOS 트랜지스터가 순서대로 직렬로 연결될 수 있다.
또한, 상기 반전기의 입력단은 공통으로 연결된 상기 제1 PMOS 트랜지스터들의 게이트 및 상기 제1 NMOS 트랜지스터들의 게이트에 해당하고, 상기 반전기의 출력단은 공통으로 연결된 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 연결단들에 해당할 수 있다.
상기된 본 발명에 의하면, 공정, 전압, 온도의 변화에도 반전기의 특성을 조정할 수 있다. 따라서 공정, 전압, 온도의 변화에도 안정적으로 동작하는 반전기 기반 시스템을 구현할 수 있다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하 설명 및 첨부된 도면들에서 실질적으로 동일한 구성요소들은 각각 동일한 부호들로 나타냄으로써 중복 설명을 생략하기로 한다. 또한 본 발명을 설명함에 있어 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반전기 기반 시스템의 블록도이다. 본 실시예에 따른 반전기 기반 시스템은, 반전기 기반 회로(10), 측정부(20), 제어부(30)를 포함하여 이루어진다.
반전기 기반 회로(10)는 반전기들을 포함하고, 그 반전기들을 이용하여 입력 신호를 처리하여 출력 신호를 생성한다. 반전기 기반 회로(10)는 여러 개의 반전기들을 적절하게 조합하여 입력 신호에 따라 원하는 출력 신호를 생성하는 각종 회로가 될 수 있다.
측정부(20)는 적어도 하나의 반전기를 포함하며, 여기 포함된 반전기의 특성을 측정하고, 측정 결과를 제어부(30)에 제공한다. 제어부(30)는 측정부(20)의 측졍 결과에 따라서 반전기 기반 회로(10)에 포함된 반전기의 특성을 조정하기 위한 제어 신호를 생성하여 반전기 기반 회로(10)에 제공한다. 제어부(30)의 제어 신호는 이와 더불어 측정부(20)에 포함된 반전기에도 제공될 수 있다. 측정부(20)와 제어부(30)의 보다 구체적인 동작에 관하여는 후술하기로 한다.
도 2는 본 발명의 이해를 돕기 위하여 기존의 CMOS 반전기를 나타낸 도면이다. 기존의 CMOS 반전기는 VDD 전원(전압 전원)에 연결된 PMOS 트랜지스터(P)와, VSS 전원(접지 전원)에 연결된 NMOS 트랜지스터(N)의 쌍인 2개의 트랜지스터로 구성된다. 반전기의 입력은 공통으로 묶여 있는 두 트랜지스터의 게이트 단이고, 반전기의 출력은 공통으로 묶여 있는 두 트랜지스터의 드레인 단이다. 만약 입력 전압 레벨이 1이면, PMOS 트랜지스터(P)는 전도가 되지 않지만 NMOS 트랜지스터(N)는 전도가 되어서 VSS 전원으로부터 출력단으로 전류 경로가 형성되어 출력 전압 레벨 이 0이 된다. 반면에, 입력 전압 레벨이 0이면, PMOS 트랜지스터(P)가 전도되고, NMOS 트랜지스터(N)는 차단되어 VDD 전원으로부터 출력단으로 전류 경로가 형성되어 출력 전압 레벨은 1이 된다.
CMOS 반전기는 CMOS 반전기를 구성하는 트랜지스터의 특성에 좌우되며, 트랜지스터는 공정, 전압, 온도의 영향을 받게 된다. 한편으로 트랜지스터의 특성은 채널폭(channel width)에 따라서 변화하게 되는데, 종래의 CMOS 반전기는 트랜지스터의 채널폭을 조정할 수 없다.
도 3은 반전기 기반 회로(10)를 구성하는 반전기로서, 본 발명의 일 실시예에 따른 반전기를 나타낸다. 본 실시예에 따른 반전기는, 각각이 VDD 전원(전압 전원)에 연결된 N(N≥2)개의 제1 PMOS 트랜지스터(P11, P12, ..., P1N)와, 각각이 VSS 전원(접지 전원)에 연결된 N개의 제1 NMOS 트랜지스터(N11, N12, ..., N1N)와, N개의 제1 PMOS 트랜지스터(P11, P12, ..., P1N) 각각에 연결된 제2 PMOS 트랜지스터(P21, P22, ..., P2N)와, 제2 PMOS 트랜지스터(P21, P22, ..., P2N) 각각과 제1 NMOS 트랜지스터(N11, N12, ..., N1N) 각각의 사이에 연결된 제2 NMOS 트랜지스터(N21, N22, ..., N2N)로 구성된다. 즉, 한 개의 트랜지스터 열이 VDD 전원으로부터 VSS 전원으로 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제2 NMOS 트랜지스터, 제1 NMOS 트랜지스터가 순서대로 연결된 형태로 구성되고, 이러한 트랜지스터 열 N개로 이루어진다.
제1 PMOS 트랜지스터(P11, P12, ..., P1N) 각각의 게이트와 제1 NMOS 트랜지스 터(N11, N12, ..., N1N) 각각의 게이트는 공통으로 반전기의 입력단이 되고, 제2 PMOS 트랜지스터(P21, P22, ..., P2N) 각각과 제2 NMOS 트랜지스터(N21, N22, ..., N2N) 각각의 연결단은 공통으로 반전기의 출력단이 된다.
그리고 제2 PMOS 트랜지스터(P21, P22, ..., P2N) 각각에는 제어부(30)로부터의 제어 신호 SP1, SP2, ..., SPN이 인가되고, 제2 NMOS 트랜지스터(N21, N22, ..., N2N) 각각에는 제어부(30)로부터의 제어 신호 SN1, SN2, ..., SNN이 인가된다.
본 실시예에서, 제1 PMOS 트랜지스터(P11, P12, ..., P1N)는 함께 기존 CMOS 반전기의 PMOS 트랜지스터(P) 역할을 하고, 제1 NMOS 트랜지스터(N11, N12, ..., N1N)는 함께 기존 CMOS 반전기의 NMOS 트랜지스터(N) 역할을 한다. 그리고 제2 PMOS 트랜지스터(P21, P22, ..., P2N)는 각각 제어 신호 SP1, SP2, ..., SPN에 따라서 제1 PMOS 트랜지스터(P11, P12, ..., P1N) 각각을 선택하거나 또는 제거하는 역할을 하고 제2 NMOS 트랜지스터(N21, N22, ..., N2N)는 각각 제어 신호 SN1, SN2, ..., SNN에 따라서 제1 NMOS 트랜지스터(N11, N12, ..., N1N) 각각을 선택하거나 또는 제거하는 역할을 한다.
만일 제어부(30)가 생성하는 제어신호 SPn(1≤n≤N)이 VSS이면 해당하는 제2 PMOS 트랜지스터(P2n)는 온 되고, 따라서 그에 연결된 제1 PMOS 트랜지스터(P1n)는 선택되는 결과가 된다. 반면에 제어부(30)가 생성하는 제어신호 SPn(1≤n≤N)이 VDD이면 해당하는 제2 PMOS 트랜지스터(P2n)는 오프 되고 그에 연결된 제1 PMOS 트랜지스터(P1n)는 제거되는 결과가 된다.
유사하게, 제어부(30)가 생성하는 제어신호 SNn(1≤n≤N)이 VDD이면 해당하는 제2 NMOS 트랜지스터(N2n)는 온 되고, 따라서 그에 연결된 제1 NMOS 트랜지스터(N1n)는 선택되는 결과가 된다. 반면에 제어부(30)가 생성하는 제어신호 SNn(1≤n≤N)이 VSS이면 해당하는 제2 NMOS 트랜지스터(N2n)는 오프 되고 그에 연결된 제1 NMOS 트랜지스터(N1n)는 제거되는 결과가 된다.
제1 PMOS 트랜지스터(P11, P12, ..., P1N)는 게이트가 공통이므로 반전기 전체의 PMOS 채널폭은 제1 PMOS 트랜지스터(P11, P12, ..., P1N) 중 선택된 것들의 채널폭의 합이 되며, 제1 NMOS 트랜지스터(N11, N12, ..., N1N) 역시 게이트가 공통이므로 반전기 전체의 NMOS 채널폭은 제1 NMOS 트랜지스터(N11, N12, ..., N1N) 중 선택된 것들의 채널폭의 합이 된다. 따라서 제어 신호 SP1, SP2, ..., SPN와 제어 신호 SN1, SN2, ..., SNN를 적절하게 선정함으로써 반전기 전체의 PMOS 채널폭과 NMOS 채널폭을 조정할 수 있다.
반전기가 10개의 열로 구성된다면(N=10), 반전기에 제공되는 제어 신호는 모 두 SP1, SP2, ..., SP10과 SN1, SN2, ..., SN10이 될 것이다. 제어신호 SP 중 5개만 VSS로, 제어신호 SN 중 5개만 VDD로 한다면 5개의 PMOS 트랜지스터와 5개의 NMOS 트랜지스터가 선택되는 결과가 되어 이들 5개 트랜지스터의 채널폭의 합이 반전기 전체의 트랜지스터 채널폭이 될 것이다. 트랜지스터 채널폭을 증가시키려면 제어신호 SP들 중 VSS가 보다 많도록, 제어신호 SN들 중 VDD가 보다 많도록 제어신호를 선정하면 된다. 이와 같이 제어 신호를 적절하게 선정함으로써 반전기의 트랜지스터 채널폭을 조정할 수 있고, 이 트랜지스터 채널폭을 조정함으로써 반전기의 특성을 조정할 수 있다.
도 4는 본 발명의 일 실시예에서 측정부(20)에서 반전기의 특성을 측정하는 형태를 설명하기 위한 참고도이다. 본 실시예에서, 측정부는(20)는 펄스 파형을 하나의 반전기의 입력 신호로서 입력되도록 한다. 그러면 도시된 바와 같이 반전기로부터 입력 신호가 반전된 파형이 출력된다. MOS 트랜지스터는 공정이나 전압, 온도의 변화에 따라서 그 특성이 변화하여 반전기의 출력 신호의 상승 시간(rising time) 또는 하강 시간(falling time)이 변하게 된다. 따라서 본 실시예에서, 측정부(20)는 반전기의 특성으로서 반전기의 출력 신호의 상승 시간과 하강 시간을 측정한다.
그러면 제어부(30)는 측정된 상승 시간과 하강 시간을 제공받고, 이것이 요구되는 범위 내에 있지 않다면 상승 시간과 하강 시간에 따라서 제어신호 SP와 SN을 적절하게 선택하여 반전기의 트랜지스터 채널폭을 조정함으로써 상승 시간과 하 강 시간이 요구되는 범위 내에 들어오도록 할 수 있다. 이때 상승 시간을 증가시키려면 PMOS의 채널폭을 감소시키고, 상승 시간을 감소시키려면 PMOS의 채널폭을 증가시키도록 한다. 또한, 하강 시간을 증가시키려면 NMOS의 채널폭을 감소시키고, 하강 시간을 감소시키려면 NMOS의 채널폭을 증가시킨다. 이미 설명한 바와 같이 PMOS의 채널폭의 증가 및 감소는 제어 신호 SP1, SP2, ..., SPN을 가지고 조절할 수 있으며, NMOS의 채널폭의 증가 및 감소는 제어 신호 SN1, SN2, ..., SNN을 가지고 조절할 수 있다.
측정부(20)에 포함되는 반전기 역시 상기 도 3에 도시된 바와 같은, 반전기 기반 회로(10)에 포함된 반전기의 동일한 구성의 반전기를 사용할 수 있으며, 이 경우 제어부(30)로부터의 제어 신호는 측정부(20)에 포함되는 반전기에도 인가되도록 한다. 그러면 제어부(30)로부터의 제어 신호를 조정하면서 반전기 기반 회로(10)와 더불어 측정부(20)에 포함되는 반전기의 특성에 해당하는 출력 신호의 상승 시간 및 하강 시간을 확인하면서 이를 요구되는 범위 내에 들어오도록 할 수 있다.
도 5는 본 발명의 다른 실시예에서 측정부(20)에서 반전기의 특성을 측정하는 형태를 설명하기 위한 참고도이다. 본 실시예에서, 측정부(20)는 홀수 개의 반전기가 링 형태로 연결된 링 오실레이터를 포함한다. 링 오실레이터 상의 임의의 노드에서는 도시된 바와 같이 일정한 주기(period)를 가지는 펄스 파형이 출력된다. 이 주기 역시 반전기 기반 회로(10)를 구성하는 MOS 트랜지스터의 공정이나 전 압, 온도의 변화에 따라서 그 특성이 변화하게 된다. 따라서 본 실시예에서 측정부(20)는 반전기의 특성으로서 링 오실레이터로부터의 펄스 파형의 주기 또는 그의 역수인 주파수를 측정한다.
그러면 제어부(30)는 측정된 펄스 파형의 주기 또는 주파수를 제공받고, 이것이 요구되는 범위 내에 있지 않다면 그 주기 또는 주파수에 따라서 제어신호 SP와 SN을 적절하게 선택하여 반전기의 트랜지스터 채널폭을 조정함으로써 주기 또는 주파수가 요구되는 범위 내에 들어오도록 할 수 있다. 이때 주기를 증가시키려면(즉, 주파수를 감소시키려면) PMOS와 NMOS의 채널폭을 모두 감소시키고, 주기를 감소시키려면(즉, 주파수를 증가시키려면) PMOS와 NMOS의 채널폭을 모두 증가시킨다. 이미 설명한 바와 같이 PMOS의 채널폭의 증가 및 감소는 제어 신호 SP1, SP2, ..., SPN을 가지고 조절할 수 있으며, NMOS의 채널폭의 증가 및 감소는 제어 신호 SN1, SN2, ..., SNN을 가지고 조절할 수 있다.
측정부(20)에 포함되는 반전기 역시 상기 도 3에 도시된 바와 같은, 반전기 기반 회로(10)에 포함된 반전기의 동일한 구성의 반전기를 사용할 수 있으며, 이 경우 제어부(30)로부터의 제어 신호는 측정부(20)에 포함되는 반전기에도 인가되도록 한다. 그러면 제어부(30)로부터의 제어 신호를 조정하면서 반전기 기반 회로(10)와 더불어 측정부(20)에 포함되는 반전기의 특성에 해당하는 링 오실레이터로부터의 펄스 파형의 주기 또는 주파수를 확인하면서 이를 요구되는 범위 내에 들어오도록 할 수 있다.
상술한 측정부(20)의 실시예에서, 측정의 대상이 되는 반전기 또는 링 오실레이터는 반전기 기반 회로(10)에 포함된 반전기와 별도의 것으로 설명되었으나, 반전기 기반 회로(10)에 포함된 반전기 또는 링 오실레이터를 측정부(20)의 측정의 대상으로 삼을 수 있다. 이 경우 측정부(20)를 위한 별도의 반전기 회로가 요구되지 않는 장점이 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반전기 기반 시스템의 블록도이다.
도 2는 본 발명의 이해를 돕기 위하여 기존의 CMOS 반전기를 나타낸 도면이다.
도 3은 반전기 기반 회로(10)를 구성하는 반전기로서, 본 발명의 일 실시예에 따른 반전기를 나타낸다.
도 4는 본 발명의 일 실시예에서 측정부(20)가 반전기 기반 회로(10)로부터 생성되는 출력 신호의 특성을 측정하는 형태를 설명하기 위한 참고도이다.
도 5는 본 발명의 다른 실시예에서 측정부(20)가 반전기 기반 회로(10)로부터 생성되는 출력 신호의 특성을 측정하는 형태를 설명하기 위한 참고도이다.

Claims (12)

  1. 삭제
  2. 반전증폭기들을 포함하며 상기 반전증폭기들을 이용하여 입력 신호를 처리하여 출력 신호를 생성하는 반전증폭기 기반 회로;
    적어도 하나의 반전증폭기를 포함하며 상기 반전증폭기의 특성을 측정하는 측정부; 및
    상기 측정부의 측정 결과에 따라서 상기 반전증폭기 기반 회로에 포함된 반전증폭기의 특성을 조정하기 위한 제어 신호를 생성하는 제어부를 포함하고,
    상기 반전증폭기 기반 회로에 포함된 반전증폭기는,
    각각이 VDD 전원에 연결되고, 각각의 게이트가 공통인 복수 개의 제1 PMOS 트랜지스터들;
    각각이 VSS 전원에 연결되고, 각각의 게이트가 공통인 복수 개의 제1 NMOS 트랜지스터들;
    상기 복수 개의 제1 PMOS 트랜지스터 각각에 직렬로 연결되고, 게이트에 입력되는 상기 제어부로부터의 제어 신호에 따라 온 또는 오프되는 복수 개의 제2 PMOS 트랜지스터들; 및
    상기 복수 개의 제1 NMOS 트랜지스터들 각각에 직렬로 연결되고, 게이트에 입력되는 상기 제어부로부터의 제어 신호에 따라 온 또는 오프되는 복수 개의 제2 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반전증폭기 기반 장치.
  3. 제2항에 있어서,
    상기 VDD 전원과 상기 VSS 전원 사이에 상기 VDD 전원으로부터 상기 VSS 전원으로 상기 제1 PMOS 트랜지스터, 상기 제2 PMOS 트랜지스터, 상기 제2 NMOS 트랜지스터, 및 상기 제1 NMOS 트랜지스터가 순서대로 직렬로 연결되는 것을 특징으로 하는 반전증폭기 기반 장치.
  4. 제2항에 있어서,
    상기 반전증폭기의 입력단은 공통으로 연결된 상기 제1 PMOS 트랜지스터들의 게이트 및 상기 제1 NMOS 트랜지스터들의 게이트에 해당하고,
    상기 반전증폭기의 출력단은 공통으로 연결된 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 연결단들에 해당하는 것을 특징으로 하는 반전증폭기 기반 장치.
  5. 제2항에 있어서,
    상기 측정부는 펄스 파형을 상기 반전증폭기로의 입력 신호로 하여 상기 반전증폭기로부터 출력되는 신호의 상승 시간 또는 하강 시간을 상기 반전증폭기의 특성으로서 측정하는 것을 특징으로 하는 반전증폭기 기반 장치.
  6. 제5항에 있어서,
    상기 제어부는 상기 측정된 상승시간 또는 하강 시간에 따라서 상기 제2 PMOS 트랜지스터들 및 상기 제2 NMOS 트랜지스터들을 각각 온 또는 오프시키기 위한 제어 신호를 생성하는 것을 특징으로 하는 반전증폭기 기반 장치.
  7. 제2항에 있어서,
    상기 측정부는, 반전증폭기들로 이루어지는 링 오실레이터를 포함하고, 상기 링 오실레이터로부터 출력되는 일정 주기를 가지는 펄스 파형의 주기 또는 주파수를 상기 반전증폭기의 특성으로서 측정하는 것을 특징으로 하는 반전증폭기 기반 장치.
  8. 제7항에 있어서,
    상기 제어부는 상기 측정된 주기 또는 주파수에 따라서 상기 제2 PMOS 트랜지스터들 및 상기 제2 NMOS 트랜지스터들을 각각 온 또는 오프시키기 위한 제어 신호를 생성하는 것을 특징으로 하는 반전증폭기 기반 장치.
  9. 제2항에 있어서,
    상기 측정부에 포함된 반전증폭기 역시 상기 반전증폭기 기반 회로에 포함된 반전증폭기와 동일한 구성을 가지는 것을 특징으로 하는 반전증폭기 기반 장치.
  10. 각각이 VDD 전원에 연결되고, 각각의 게이트가 공통인 복수 개의 제1 PMOS 트랜지스터들;
    각각이 VSS 전원에 연결되고, 각각의 게이트가 공통인 복수 개의 제1 NMOS 트랜지스터들;
    상기 복수 개의 제1 PMOS 트랜지스터 각각에 직렬로 연결되고, 각각의 게이트에 입력되는 외부로부터의 제어 신호에 따라 온 또는 오프되는 복수 개의 제2 PMOS 트랜지스터들; 및
    상기 복수 개의 제1 NMOS 트랜지스터들 각각에 직렬로 연결되고, 각각의 게이트에 입력되는 외부로부터의 제어 신호에 따라 온 또는 오프되는 복수 개의 제2 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반전증폭기.
  11. 제10항에 있어서,
    상기 VDD 전원과 상기 VSS 전원 사이에 상기 VDD 전원으로부터 상기 VSS 전원으로 상기 제1 PMOS 트랜지스터, 상기 제2 PMOS 트랜지스터, 상기 제2 NMOS 트랜지스터, 및 상기 제1 NMOS 트랜지스터가 순서대로 직렬로 연결되는 것을 특징으로 하는 반전증폭기.
  12. 제10항에 있어서,
    상기 반전증폭기의 입력단은 공통으로 연결된 상기 제1 PMOS 트랜지스터들의 게이트 및 상기 제1 NMOS 트랜지스터들의 게이트에 해당하고,
    상기 반전증폭기의 출력단은 공통으로 연결된 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 연결단들에 해당하는 것을 특징으로 하는 반전증폭기.
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