KR100608526B1 - 지연 회로 및 그 회로를 이용한 반도체 장치 - Google Patents

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Abstract

본 발명은 신호의 지연 시간을 넓은 주파수 대역에서 고정밀도로 조정할 수 있고, 신호간의 타이밍을 고정밀도로 조정할 수 있는 지연 회로 및 그 회로를 이용한 반도체 장치와, 기준 전압이 변동하는 경우에 있어서도 안정 동작을 실현하는 반도체 집적 회로를 제공하는 것을 목적으로 한다.
제어 전류(I)가 공급되고, 그 제어 전류(I)에 따라 신호의 지연 시간을 조정하는 지연 수단(10)과, 저항치의 변화량에 따라 신호의 지연 시간이 선형으로 변화되도록 제어 전류(I)를 조정하는 제어 전류 조정 수단(20, 21, 23)을 구비함으로써 상기 과제를 해결한다.

Description

지연 회로 및 그 회로를 이용한 반도체 장치{DELAY CIRCUIT HAVING DELAY TIME ADJUSTABLE BY CURRENT}
도 1은 본 발명에 따른 지연 회로의 원리를 설명하는 회로도.
도 2는 본 발명의 제1 실시 형태에 따른 지연 회로의 구성을 도시한 회로도.
도 3은 본 발명의 제2 실시 형태에 따른 지연 회로의 구성을 도시한 회로도.
도 4는 저항치 Nr의 가변 저항의 일례를 도시한 회로도.
도 5는 저항치 r/N의 가변 저항의 일례를 도시한 회로도.
도 6은 지연 시간과 N과의 관계의 일례를 도시한 도면.
도 7은 본 발명에 따른 지연 회로를 구비한 반도체 장치의 구성을 도시한 블록도.
도 8은 본 발명의 제4 실시 형태에 따른 반도체 집적 회로의 구성을 도시한 회로도.
도 9는 도 8에 도시된 반도체 집적 회로의 동작을 나타낸 타이밍 차트.
도 10은 도 8에 도시된 반도체 집적 회로에 있어서의 동작 시뮬레이션의 결과를 나타낸 그래프.
도 11은 도 8에 도시된 반도체 집적 회로의 구체예를 나타낸 회로도.
도 12는 도 11에 도시된 가변 저항의 구체적인 구성예를 나타낸 회로도.
도 13은 도 11에 도시된 연산 증폭기의 구성예를 나타낸 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
10, 12, INV1, INV2 : 반전 회로
13, 15, 24, PT1∼PT5 : P 채널 MOS 트랜지스터
14, 16, NT1∼NT9 : N 채널 MOS 트랜지스터
20, 31, R1 : 저항
22 : 전류원
23 : 연산 증폭기
26, 42 : 노드
21, 25, 30, 41 : 가변 저항
40 : 기준 전압 생성 회로
45 : 제어 신호 생성 회로
47 : 출력 노드
100 : 반도체 장치
102 : 연산 처리 회로
104 : 어드레스 입력 회로
106 : 명령 입력 회로
108 : 지연 회로
110 : 데이터 입출력 회로
SW, SW1∼SW9 : 스위치
pcon : 게이트 전압
I : 제어 전류
C : 부하 용량
C1 : 용량 소자
본 발명은 지연 회로 및 그 회로를 이용한 반도체 장치와 반도체 집적 회로에 관한 것으로, 더욱 상세하게는 신호를 지연시켜 타이밍을 조정하는 지연 회로 및 그 회로를 이용한 반도체 장치와 안정 동작을 실현하는 반도체 집적 회로에 관한 것이다.
최근, 반도체 장치는 넓은 주파수 대역에서 고정밀도로 동작하는 것이 요구되고 있다. 따라서, 반도체 장치 내부의 신호간의 타이밍 또는 외부로부터 공급되는 클록과 반도체 장치 내부의 클록과의 타이밍을 조정하는 지연 회로는 넓은 주파수 대역에서 고정밀도로 신호를 지연하는 것을 구할 수 있다.
종래, 지연 회로는, 예컨대 반전 회로, NAND 회로 등의 논리 회로를 복수 직렬 접속함으로써 통과하는 신호를 지연시키고 있었다. 또, 신호의 지연 시간은 통과하는 논리 회로의 단수를 증감시킴으로써 조정된다.
즉, 종래의 지연 회로는 통과하는 논리 회로의 단수에 비례하도록 신호의 지연 시간을 조정하고 있었다.
그러나, 논리 회로의 단수에 의해 신호의 지연 시간을 조정하는 지연 회로는 지연 시간의 조정 단위가 하나의 논리 회로의 지연 시간이 되고, 그 이상의 조정 정밀도를 얻을 수 없다. 따라서, 종래의 지연 회로는 하나의 논리 회로를 통과하는 신호의 지연 시간 이상의 정밀도를 원리상 실현할 수 없다고 하는 문제가 있었다.
또한, 넓은 주파수 대역에서 고정밀도로 신호를 지연하는 지연 회로를 실현할 수 없으면, 반도체 장치 내부의 신호간의 타이밍 또는 외부로부터 공급되는 클록과 반도체 장치 내부의 클록과의 타이밍을 넓은 주파수 대역에서 고정밀도로 조정할 수 없다. 따라서, 넓은 주파수 대역에서 고정밀도로 동작하는 반도체 장치를 실현할 수 없다고 하는 문제도 있었다.
한편, 최근의 반도체 집적 회로에 있어서는, 그 회로내에서 기준 전압을 생성하고, 그것을 이용하는 것이 대부분이지만, 그 기준 전압에 생기는 과도적인 노이즈에 의해 반도체 집적 회로의 안정 동작이 손상되는 경우가 있다. 그 때문에, 종래부터 그 노이즈를 제거하는 기술이 필요로 되었다.
보다 구체적으로, 종래의 반도체 집적 회로에 있어서는 기준 전압 발생 회로와 그 기준 전압 발생 회로에서 생성된 기준 전압을 이용한 회로 사이에 저역 필터(LPF)를 삽입하여 과도적인 노이즈를 평활화하였다. 그러나, 이와 같이 저역 필터를 삽입하면, 기준 전압의 변화에 대한 응답성이 손상된다고 하는 문제가 있고, 기준 전압은 일정하다고 하는 것이 요구되었다.
따라서, 기준 전압이 순차적으로 변화되는 경우에는, 저역 필터를 삽입하기는 곤란해지기 때문에 종래의 반도체 집적 회로에 있어서는, 그 기준 전압이 변화 할 때의 과도적인 노이즈를 필터링하는 것은 곤란하였다.
본 발명은 상기 문제를 해소하기 위해 이루어진 것으로, 신호의 지연 시간을 넓은 주파수 대역에서 고정밀도로 조정할 수 있고, 신호간의 타이밍을 고정밀도로 조정할 수 있는 지연 회로 및 그 회로를 이용한 반도체 장치와, 기준 전압이 변동하는 경우에 있어서도 안정 동작을 실현하는 반도체 집적 회로를 제공하는 것을 목적으로 한다.
본 발명의 목적은 신호의 지연 시간을 조정하는 지연 회로에 있어서, 제어 전류가 공급되고, 그 제어 전류에 따라 상기 신호의 지연 시간을 조정하는 지연 수단과, 저항치의 변화량에 따라 상기 신호의 지연 시간이 선형으로 변화되도록 상기 제어 전류를 조정하는 제어 전류 조정 수단을 구비한 것을 특징으로 하는 지연 회로를 제공함으로써 달성된다.
이와 같이, 저항치의 변화량에 따라 신호의 지연 시간이 선형으로 변화되도록 제어 전류를 조정할 수 있기 때문에, 저항치의 변화의 정밀도에 따라 신호의 지연 시간을 넓은 주파수 대역에서 고정밀도로 조정할 수 있다. 따라서, 하나의 논리 회로를 통과하는 신호의 지연 시간 이상의 정밀도를 실현할 수 있다.
또한, 상기 지연 수단은 상기 제어 전류에 따라 상기 신호를 지연시키는 논리 소자에 의해 구성되는 것을 특징으로 한다. 이와 같이, 지연 수단은 제어 전류에 따라 통과하는 신호를 지연시키는 논리 소자, 예컨대 전류 제어형 반전 회로로 구성할 수 있다.
또한, 상기 제어 전류 조정 수단은 저항치를 가변하는 저항치 가변 수단과, 상기 저항치에 따른 전압치를 생성하고, 상기 제어 전류를 생성하는 제어 전류 생성 수단을 제어하는 제어 전류 제어 수단을 구비하는 것을 특징으로 한다. 이와 같이, 저항치 가변 수단에 의해 임의로 저항치를 가변하고, 그 저항치에 따른 제어 전류가 생성되도록 제어 전류 생성 수단을 제어하기 위한 전압치를 생성할 수 있다.
또한, 상기 제어 전류 조정 수단은 제1 전압을 생성하는 제1 저항치 가변 수단과, 제2 전압을 생성하는 제2 저항치 가변 수단과, 상기 제1 및 제2 전압에 따른 전압을 생성하고, 상기 제어 전류를 생성하는 제어 전류 생성 수단을 제어하는 제어 전류 제어 수단을 구비하는 것을 특징으로 한다. 이와 같이, 제어 전류 조정 수단은 제1 저항치 가변 수단, 제2 저항치 가변 수단, 제어 전류 제어 수단을 구비함으로써 저항치 가변 수단에 의해 임의로 저항치를 가변하고, 그 저항치에 따른 제어 전류가 생성되도록 제어 전류 생성 수단을 제어하기 위한 전압치를 생성할 수 있다.
또한, 상기 제1 저항치 가변 수단은 저항기와 제1 가변 저항기로 구성되고, 상기 제2 저항치 가변 수단은 상기 제1 가변 저항기와 같은 저항치인 제2 가변 저항기로 구성되는 것을 특징으로 한다. 이와 같이, 제1 저항치 가변 수단 및 제2 저항치 가변 수단은 저항기와 가변 저항기로 용이하게 구성할 수 있다.
또한, 상기 제1 가변 저항기, 제2 가변 저항기 및 가변 저항기는 N 단계로 저항치가 변화되는 것을 특징으로 한다. 이와 같이, 제1 가변 저항기, 제2 가변 저항기 및 가변 저항기의 저항치를 N 단계로 변화시킬 수 있고, 그 결과, 하나의 지연 수단에 의해 N 단계의 지연 시간을 설정할 수 있다. 또, N을 크게 하면 더욱 지연 시간의 정밀도를 향상시키는 것이 가능하다. 따라서, 신호의 지연 시간을 넓은 주파수 대역에서 고정밀도로 조정할 수 있고, 하나의 논리 회로를 통과하는 신호의 지연 시간 이상의 정밀도를 실현할 수 있다.
또한, 신호의 지연 시간을 조정하는 지연 회로를 포함하는 반도체 장치에 있어서, 본 발명의 지연 회로를 반도체 장치에 적용함으로써 신호의 지연 시간을 넓은 주파수 대역에서 고정밀도로 조정할 수 있고, 신호간의 타이밍을 고정밀도로 조정하는 것이 가능한 반도체 장치를 실현할 수 있다. 따라서, 넓은 주파수 대역에서 고정밀도로 동작하는 반도체 장치를 실현할 수 있다.
또한, 본 발명의 목적은 제어 신호에 따른 기준 전압을 생성하는 기준 전압 생성 수단과, 입력 신호를 기준 전압과 비교하여 비교 결과를 나타내는 신호를 출력하는 증폭 수단을 포함하는 반도체 집적 회로로서, 기준 전압 생성 수단과 증폭 수단 사이에 접속되고, 기준 전압 생성 수단과 증폭 수단을 소정의 타이밍에 있어서 소정 기간 절단하는 스위칭 수단을 구비한 것을 특징으로 하는 반도체 집적 회로를 제공함으로써 달성된다. 이러한 수단에 따르면, 기준 전압 생성 수단에 의해 생성된 기준 전압에 생긴 노이즈가 증폭 수단으로 전달되는 것을 막을 수 있다.
여기서, 스위칭 수단은 제어 신호에 동기하여 전환되는 것으로 하면, 제어 신호의 변화에 의해 기준 전압이 변경될 때에 생기는 노이즈의 증폭 수단으로의 전 달을 확실하게 막을 수 있다.
또한, 기준 전압 생성 수단과 증폭 수단 사이에 있어서 스위칭 수단과 병렬로 접속되고, 증폭 수단에 공급되는 기준 전압의 전위를 유지하는 전위 유지 수단을 더 구비하며, 스위칭 수단은 제어 신호의 천이시에서부터 소정 기간 오프하는 것으로 하면, 제어 신호의 변화에 의해 기준 전압이 변경될 때에 생기는 노이즈의 증폭 수단으로의 전달을 보다 확실하게 막을 수 있는 동시에 증폭 수단에 공급되는 전압을 안정화할 수 있다.
이하에 있어서, 본 발명의 실시 형태를 도면을 참조하면서 설명한다. 또, 도면중 동일 부호는 동일 또는 상당 부분을 나타낸다.
[제1 실시 형태]
최초에, 본 발명의 원리에 대해서 도 1을 참조하여 설명한다. 도 1은 본 발명의 제1 실시 형태에 따른 지연 회로의 원리를 설명하는 회로도를 나타낸다.
도 1에 도시된 지연 회로는 반전 회로(10)에 공급하는 제어 전류(I)를 조정함으로써 지연 시간(td)을 조정한다. 이것은, 제어 전류(I)를 증감하여 다음단의 부하 용량으로의 충전 시간을 조정함으로써 논리 임계치에 도달할 때까지의 시간을 조정하는 것이다.
예컨대, 제어 전류(I0)일 때의 지연 시간을 td0, 그 제어 전류(I0)에서 ΔI 변화되었을 때의 지연 시간의 변화를 Δtd라고 하면 수학식 1 및 수학식 2가 성립된다.
I0×td0=C×Vt
(I0-ΔI)×(td0+Δtd)=C×Vt
또, 수학식 1 및 수학식 2에 있어서, Vt는 지연 회로(10, 12)의 논리 임계치, C는 다음단의 부하 용량으로 한다. 그리고, 수학식 1 수학식 2로부터 수학식 3을 산출할 수 있다.
ΔI=I0×Δtd/(td0+Δtd)
따라서, 원하는 지연 시간을 얻기 위한 제어 전류(I)는 수학식 4에 의해 산출할 수 있다.
I=I0-ΔI=I0×tdO/(tdO+Δtd)
이상, 수학식 4를 충족시키도록 제어 전류(I)를 조정함으로써 원하는 지연 시간을 얻을 수 있다. 그래서, 수학식 4를 충족시키는 전류(I)를 생성하는 회로에 대해서 도 2를 참조하여 설명한다.
도 2는 본 발명의 제1 실시 형태에 따른 지연 회로의 구성을 도시한 회로도이다. 또, 도 2는 그 지연 회로 중 설명에 필요한 부분을 도시한 것이다. 여기서, 도 2에 도시된 바와 같이, 전류원(22)의 출력 노드는 저항(20)과 가변 저항(21) 및 연산 증폭기(23)의 반전 입력 단자에 접속되어 있다.
또한, 저항(20)은 저항치 R의 저항이고, 가변 저항(21)은 예컨대 자연수 N에 대하여 N×r(정수)의 저항치가 되는 가변 저항이다. 그리고, 저항(20) 및 가변 저항(21)은 전류원(22)과 접지(Vss) 사이에 병렬 접속되어 있다. 또한, 연산 증폭기(23)의 출력은 P 채널 MOS 트랜지스터(24)의 게이트에 공급된다.
P 채널 MOS 트랜지스터(24)는 소스에 전원이 접속되고, 드레인에 연산 증폭기(23)의 비반전 입력 단자 및 가변 저항(25)을 통해 접지가 접속되어 있다. 가변 저항(25)은 가변 저항(21)과 마찬가지로 자연수(N)에 대하여 N×r(정수)의 저항치가 되는 가변 저항이다.
우선, 연산 증폭기(23)의 반전 입력 단자에 공급되는 전압(V)은 수학식 5와 같이 나타낼 수 있다.
V=(R×Nr)/(R+Nr)×I0
여기서, 한쪽을 접지(Vss)에 접속한 가변 저항(25)에 있어서의 다른쪽 노드(26)의 전압은 수학식 5에 의해 나타낸 전압(V)과 같아지기 때문에, 가변 저항(25)에 흐르는 전류(I)는 수학식 6과 같이 나타낼 수 있다.
I=V/Nr=I0×R/(R+Nr)
상기 수학식 6과 수학식 4를 비교하면, R과 td0, Nr과 Δtd가 대응하고 있는 것을 알 수 있다. 즉, R, r의 값을 적당히 설정하면, N을 1, 2, 3,·····으로 증가시켜 나갔을 때에 지연 시간이 선형으로 변화되는 제어 전류(I)를 생성할 수 있다.
예컨대, 도 2에 도시된 바와 같이, P 채널 MOS 트랜지스터(24)의 게이트 전압(pcon)을 도 1의 전류 제어형 반전 회로(10)의 전류원을 구성하는 P 채널 MOS 트랜지스터(13)의 게이트에 공급하면, 가변 저항(21, 25)의 변화에 대응하여 지연 시간이 선형으로 변화되는 제어 전류(I)를 생성하는 것이 가능하다.
[제2 실시 형태]
도 3은 본 발명의 제2 실시 형태에 따른 지연 회로의 구성을 도시한 회로도이다. 또, 도 3은 그 지연 회로 중 설명에 필요한 부분을 도시한 것이다. 또한, 도 3에 도시된 회로는 도 2에 도시된 회로와 일부를 제외하고 동일한 것이다.
도 3에 도시된 바와 같이, 전류원(22)의 출력 노드는 저항(20)과 가변 저항(30) 및 연산 증폭기(23)의 반전 입력 단자에 접속되어 있다. 또한, 가변 저항(30)은 예컨대 자연수 N에 대하여 r(정수)/N의 저항치가 되는 가변 저항이고, 저항(20) 및 가변 저항(30)은 전류원(22)과 접지(Vss) 사이에 병렬 접속되어 있다.
P 채널 MOS 트랜지스터(24)는 소스에 전원이 접속되고, 드레인에 연산 증폭기(23)의 비반전 입력 단자 및 저항(31)을 통해 접지가 접속되어 있다. 저항(31)은 저항치 R의 저항이다.
우선, 연산 증폭기(23)의 반전 입력 단자에 공급되는 전압(V)은 수학식 7과 같이 나타낼 수 있다.
V=(R×r/N)/[R+(r/N)]×I0
여기서, 한쪽을 접지(Vss)에 접속한 저항(31)의 다른쪽 노드(26)에 있어서의 전압은 수학식 7에 나타낸 전압(V)과 같아지기 때문에, 저항(31)에 흐르는 전류(I)는 수학식 8과 같이 나타낼 수 있다.
I=V/R=I0×r/(NR+r)
상기 수학식 8과 수학식 4를 비교하면, r과 td0, NR과 Δtd가 대응하고 있는 것을 알 수 있다. 즉, R, r의 값을 적당하게 설정하면, N을 1, 2, 3,·····으로 증가시켜 나갔을 때에 지연 시간이 선형으로 변화되는 제어 전류(I)를 생성할 수 있다.
따라서, 상기 제1 실시 형태와 같이, P 채널 MOS 트랜지스터(24)의 게이트 전압(pcon)을 도 1의 전류 제어형 반전 회로(10)의 전류원을 구성하는 P 채널 MOS 트랜지스터(13)의 게이트에 공급하면, 가변 저항(30)의 변화에 대응하여 지연 시간이 선형으로 변화되는 제어 전류(I)를 생성하는 것이 가능하다.
다음에, 도 4, 도 5를 참조하여 가변 저항(21, 25, 30)에 대해서 설명한다. 도 4는 저항치 Nr의 가변 저항(21, 25)의 일례의 회로도를 도시한다. 도 5는 저항치 r/N의 가변 저항(30)의 일례를 도시한 회로도이다. 또, r은 임의의 값을 갖는 것으로 한다.
도 4의 가변 저항은 2n-1×r(n=1∼9)의 저항과, 그 저항 각각에 병렬로 접속되어 있는 스위치(SW1∼SW9)를 직렬 접속하도록 구성되어 있다. 이 가변 저항은 스위치(SW1∼SW9)의 온/오프의 조합에 의해 r∼(2n-1)r의 저항치를 임의로 생성할 수 있다. 또, 도 4에서는 n=1∼9의 예에 대해서 설명하였지만, 이것에 한정되지 않는다.
도 5의 가변 저항은 r/2n-1(n=1∼9)의 저항과 그 저항 각각에 직렬로 접속되어 있는 스위치(SW1∼SW9)를 병렬 접속하도록 구성되어 있다. 이 가변 저항은 스위치(SW1∼SW9)의 온/오프의 조합에 의해 r∼r/(2n-1)의 저항치를 임의로 생성할 수 있다. 또, 도 5에서는 n=1∼9의 예에 대해서 설명하였지만, 이것에 한정되지 않는다.
또한, 예컨대 도 4에서는 2n-1×r의 저항치를 갖는 n종류의 저항으로 구성되어 있지만, 2k-1×r의 저항치를 갖는 저항과, 2k×r의 저항치를 갖는 저항과의 조합이어도 좋다. 또, 도 5의 가변 저항에서도 마찬가지로 실현할 수 있다.
도 3의 지연 회로를 이용하여 생성한 제어 전류(I)에 의해 복수단 직렬 접속된 전류 제어형 반전 회로의 지연 시간을 제어하면, 상기 N과 지연 시간과의 관계는 예컨대 도 6에 도시된 바와 같아진다. 도 6은 지연 시간과 N과의 관계를 설명하는 일례의 도면을 도시한다.
도 6에서는 N=0∼511에 대한 지연 시간(ns)이 표시되어 있고, N에 대하여 지연 시간이 선형으로 변화되고 있는 것을 알 수 있다. 또한, 지연 시간은 약 40 ps(40 ps=20 ns/512) 단위로 조정할 수 있고, 고정밀도로 지연 시간의 제어가 가능하다. 또, 정밀도를 더욱 향상시키는 경우, N을 증가하면 실현이 가능하다.
[제3 실시 형태]
다음에, 상기 지연 회로를 구비한 제3 실시 형태에 따른 반도체 장치에 대해서, 도 7을 참조하여 설명한다. 도 7은 상기 반도체 장치의 구성을 도시한 블록도이다. 또, 도 7에 도시된 반도체 장치(100)에 있어서는, 본 발명에 따른 지연 회로를 설명하기 위해서 필요한 부분만이 도시되고, 그 밖의 부분은 생략되고 있다.
반도체 장치(100)는 연산 처리 회로(102), 어드레스 입력 회로(104), 명령 입력 회로(106), 지연 회로(108) 및 데이터 입출력 회로(110)를 포함하도록 구성된다. 지연 회로(108)는 외부 클록(CLK)이 공급되고, 그 외부 클록(CLK)과 반도체 장치(100) 내부에서 이용하는 내부 클록과의 타이밍을 조정한다.
구체적으로, 지연 회로(108)는 공급된 외부 클록(CLK)을 상술한 바와 같이 지연시켜 내부 클록을 생성하고 있다. 그리고, 생성된 내부 클록을 반도체 장치(100)내의 각 부분에 공급하고 있다.
이와 같이, 본 발명의 지연 회로(108)를 이용한 반도체 장치는 외부로부터 공급되는 클록과 반도체 장치 내부의 클록과의 타이밍을 넓은 주파수 대역에서 고정밀도로 조정할 수 있다. 또, 도 7에서는 외부로부터 공급되는 클록과 반도체 장치 내부의 클록과의 타이밍을 조정하는 예에 대해서 설명하였지만, 반도체 장치 내부의 신호간의 타이밍을 조정하는 것도 마찬가지로 가능하다.
또, 특허청구범위에 기재된 지연 수단은 예컨대 반전 회로(10)에 대응하고, 제어 전류 조정 수단은 예컨대 저항(20), 가변 저항(21, 25) 및 연산 증폭기(23)에 대응하며, 저항치 가변 수단은 예컨대 저항(20), 가변 저항(21, 25)에 대응하고, 제어 전류 제어 수단은 예컨대 연산 증폭기(23)에 대응하며, 제1 저항치 가변 수단은 예컨대 저항(20), 가변 저항(21)에 대응하고, 제2 저항치 가변 수단은 예컨대 가변 저항(25)에 대응한다.
[제4 실시 형태]
도 8은 본 발명의 제4 실시 형태에 따른 반도체 집적 회로의 구성을 도시한 회로도이다. 도 8에 도시된 바와 같이, 본 제4 실시 형태에 따른 반도체 집적 회로는 기준 전압 생성 회로(40), 스위치(SW), 저항(R1), 연산 증폭기(23), P 채널 MOS 트랜지스터(24), 노드(26), 저항(31)을 구비한다. 그리고, 기준 전압 생성 회로(40)는 직렬 접속된 전류원(22) 및 가변 저항(41)과, 그 전류원(22)과 가변 저항(41) 사이에 위치하는 노드(42)를 포함한다.
여기서, P 채널 MOS 트랜지스터(24)와 저항(31)은 직렬 접속되고, 노드(26)는 P 채널 MOS 트랜지스터(24)와 저항(31) 사이에 위치한다. 또한, 스위치(SW) 및 저항(R1)은 노드(42)와 연산 증폭기(23)의 마이너스 단자 사이에 병렬 접속되고, 연산 증폭기(23)의 출력단은 P 채널 MOS 트랜지스터(24)의 게이트에 접속된다. 또한, 연산 증폭기(23)의 플러스 단자는 노드(26)에 접속된다. 또, 가변 저항(41)에는 저항치를 결정하는 제어 신호(CS)가 공급된다. 여기서, 가변 저항(41)은 제어 신호(CS)에 따라 이산적인 저항치를 갖도록 변화된다. 또한, 스위치(SW)에는 온/오프를 제어하는 전환 신호(SP)가 공급되고, 연산 증폭기(23)에는 바이어스 전압(NB)이 공급된다.
또한, 상기와 같은 구성을 갖는 반도체 집적 회로는 노드(26)로부터 출력 전 압(VO)을 출력한다. 이하에 있어서, 도 8에 도시된 본 제4 실시 형태에 따른 반도체 집적 회로의 동작을 설명한다.
기준 전압 생성 회로(40)는 가변 저항(41)에 공급되는 제어 신호(CS)에 따라 노드(42)로부터 기준 전압(ref)을 출력한다. 그리고, 연산 증폭기(23)의 마이너스 단자에는 그 기준 전압(ref)이 스위치(SW)를 통해 공급됨으로써 기준 전압(ref1)을 갖는 입력 신호(MIN)가 입력된다. 한편, 연산 증폭기(23)의 플러스 단자에는 노드(26)로부터 입력 신호(PIN)가 공급된다.
그리고, 상기 연산 증폭기(23)와, P 채널 MOS 트랜지스터(24)와, 저항(31)에 의해 전압 조절기를 구성하고, 그 전압 조절기는 노드(26)로부터 기준 전압(ref1)과 같은 크기의 출력 전압(VO)을 출력한다. 또, 연산 증폭기(23)의 출력 노드로부터는 신호(AO)가 P 채널 MOS 트랜지스터(24)의 게이트로 공급된다.
여기서, 도 9(b)에 도시된 바와 같이, 가변 저항(41)에 공급되는 제어 신호(CS)가 시각 T1, T2, T3에 있어서 천이하는 것으로 하면, 스위치(SW)에 공급되는 전환 신호(SP)는 도 9(a)에 도시된 바와 같이, 제어 신호(CS)가 천이하는 시각 T1, T2, T3에 있어서 로우 레벨에서 하이 레벨로 천이하는(상승하는) 주기 신호가 된다. 그리고, 도 9(c)에 도시된 바와 같이, 스위치(SW)는 제어 신호(CS)가 하이 레벨의 기간에 있어서 오프되고, 로우 레벨의 기간에 있어서 온된다.
도 10은 도 8에 도시된 반도체 집적 회로에 있어서의 동작 시뮬레이션의 결과를 나타내는 그래프이다. 도 10에 도시된 그래프는 종축이 전압(V)을 나타내고, 횡축이 시간(ns)을 나타낸다. 이 그래프에 있어서는, 도 8에 도시된 기준 전압(ref)이 시간의 경과와 함께 순차적으로 저감되는 경우를 나타낸다.
여기서, 도 10에 도시된 바와 같이, 기준 전압(ref)의 레벨이 내려갈 때에는 스파이크형의 불규칙한 변화(노이즈)가 생기는 경우가 있는 것을 알 수 있다. 그리고, 보다 상세히 조사하면, 이러한 노이즈는 가변 저항(41)에 공급되는 제어 신호(CS)에 따라 기준 전압(ref)이 변화되었을 때, 그 변화 후에 있어서의 일정한 짧은 기간내에만 생기고 있는 것을 알 수 있다.
따라서, 이러한 시뮬레이션 결과에 기초하여 도 8에 도시된 스위치(SW)를 예컨대 시각 T1에서 시각 T2 사이의 짧은 기간내에 오프시키고, 기준 전압(ref1)이 안정되는 시각 T2에 있어서 스위치(SW)를 온한다. 또, 스위치(SW)를 온함으로써 연산 증폭기(23)의 마이너스 단자와 노드(42)가 단락되며, 기준 전압(ref1)의 크기가 기준 전압(ref)의 크기와 같아진다.
그리고, 스위치(SW)를 이와 같이 전환함으로써 기준 전압(ref1)은 도 10에 도시된 점선으로 나타낸 바와 같이 변화되고, 기준 전압(ref)에 생기는 그 노이즈의 영향을 막을 수 있다. 또한, 상기와 같은 스파이크형의 노이즈가 생길 수 있는 기간, 예컨대 시각 T1에서 시각 T2의 사이를 제외하고, 연산 증폭기(23)의 마이너스단자와 노드(42)를 단락함으로써 그 노이즈의 영향을 연산 증폭기(23)로 부여하지 않도록 하는 동시에 기준 전압 생성 수단(40)의 동작에 대한 연산 증폭기(23)의 응답성을 담보할 수 있다.
또, 도 10에는 상기한 바와 같이 스위치(SW)가 전환될 때의 출력 전압(VO)의 경시 변화가 도시되지만, 그 그래프를 참조하면, 이러한 경우에는 출력 전압(VO)에 서도 기준 전압(ref)에 생기는 노이즈의 영향을 막을 수 있는 것을 알 수 있다.
도 11은 도 8에 도시된 반도체 집적 회로의 구체예를 나타내는 회로도이다. 도 11에 도시된 바와 같이, 도 8에 도시된 전류원(22)은 게이트에 바이어스 전압(PB)이 공급되는 P 채널 MOS 트랜지스터(PT1)에 의해 구성되고, 스위치(SW)는 반전 회로(INV2)와, 병렬 접속된 N 채널 MOS 트랜지스터(NT1) 및 P 채널 MOS 트랜지스터(PT2)로 구성된다. 또한, 도 8에 도시된 저항(R1)은 병렬 접속된 N 채널 MOS 트랜지스터(NT2) 및 P 채널 MOS 트랜지스터(PT3)에 의해 구성된다.
또한, 도 11에 도시된 반도체 집적 회로는 제어 신호 생성 회로(45)를 구비하고, 전환 신호(SP)에 기초하여 제어 신호(CS1∼CS4)를 생성하여 가변 저항(41)에 공급한다. 또한, 상기 전환 신호(SP)는 반전 회로(INV1)를 통해 스위치(SW)를 구성하는 N 채널 MOS 트랜지스터(NT1)의 게이트 및 반전 회로(INV2)로 공급된다. 또한, 도 11에 도시된 반도체 집적 회로는 연산 증폭기(23)의 마이너스 단자와 접지 노드 사이에 접속되는 용량 소자(C1)를 구비한다.
여기서, 도 11에 도시된 가변 저항(41)의 구성예가 도 12의 회로도에 도시된다. 도 12에 도시된 바와 같이, 가변 저항(41)은 노드(42)와 접지 노드 사이에 병렬 접속되어 크기가 각각 r, r/2, r/4, r/8의 저항과, 이들 저항과 상기 접지 노드 사이에 접속되는 N 채널 MOS 트랜지스터(NT3∼NT6)를 포함한다. 그리고, 상기 N 채널 MOS 트랜지스터(NT3∼NT6)의 게이트에는 각각 대응하는 제어 신호(CS1∼CS4)가 공급된다.
한편, 도 11에 도시된 연산 증폭기(23)의 구성예가 도 13에 도시된다. 도 13 에 도시된 바와 같이, 연산 증폭기(23)는 N 채널 MOS 트랜지스터(NT7∼NT9)와 P 채널 MOS 트랜지스터(PT4, PT5)로 구성되는 전류 미러 회로로 이루어진다. 여기서, N 채널 MOS 트랜지스터(NT7)의 게이트에는 입력 신호(PIN)가 공급되고, N 채널 MOS 트랜지스터(NT8)의 게이트에는 입력 신호(MIN)가 공급된다. 또한, N 채널 MOS 트랜지스터(NT9)의 게이트에는 바이어스 전압(NB)이 공급되고, 출력 노드(43)로부터 신호(AO)가 출력된다.
이하에 있어서, 상기와 같은 구성을 갖는 반도체 집적 회로의 동작을 설명한다. 제어 신호 생성 회로(45)는 도 9(a) 및 도 9(b)에 도시된 바와 같이, 전환 신호(SP)가 로우 레벨에서 하이 레벨로 천이하는 소위 상승 타이밍(시각 T1에서 시각 T3)에 대하여 동기하도록 변화되는 제어 신호(CS1∼CS4)를 생성한다.
그리고, 이 제어 신호(CS1∼CS4)는 도 12에 도시된 N 채널 MOS 트랜지스터(NT3∼NT6)의 게이트에 공급됨으로써 가변 저항(41)의 저항치가 원하는 값으로 세트된다. 한편, 상기 전환 신호(SP)는 스위치(SW)로 공급되지만, 전환 신호(SP)가 하이 레벨의 기간에 있어서는 도 11에 도시된 N 채널 MOS 트랜지스터(NT1) 및 P 채널 MOS 트랜지스터(PT2)는 모두 오프되고, 로우 레벨의 기간에 있어서는 온된다.
이에 따라, 가변 저항(41)으로 새로운 저항치가 세트될 때에 생기는 과도적인 노이즈는 그 연산 증폭기(23)로의 전달을 막을 수 있기 때문에, 상기와 같은 스위치(SW)의 동작은 저항(R1)에 노이즈를 제거하는 일종의 필터로서의 역할을 다하게 한다.
또, 제어 신호(CS1∼CS4)가 가변 저항(41)에 공급되고, 노드(42)로부터 출력되는 기준 전압(ref)이 변화될 때까지는 소정의 시간이 걸리기 때문에, 실제적으로는 기준 전압(ref)이 변화되기 직전에 스위치(SW)가 오프되게 된다.
또한, 저항(R1)은 스위치(SW)가 오프의 기간에 있어서, 연산 증폭기(23)의 입력 노드가 플로팅 상태가 되는 것을 막는 책임을 다한다. 또한, 용량 소자(C1)는 입력 신호(MIN)에 생기는 노이즈를 흡수하는 역할을 다한다.
이상으로부터, 본 발명의 제4 실시 형태에 따른 반도체 집적 회로에 의하면, 기준 전압 생성 회로(40)와, 기준 전압 생성 회로(40)에 의해 생성된 기준 전압(ref)을 참조하는 연산 증폭기(23) 사이에 저역 필터를 삽입하지 않고, 기준 전압(ref)의 천이시에 발생하는 노이즈를 필터링하는 것이 가능하기 때문에, 응답성을 손상시키지 않고 반도체 집적 회로의 정밀하고도 안정된 제어를 실현할 수 있다.
(부기 1) 신호의 지연 시간을 조정하는 지연 회로에 있어서, 제어 전류가 공급되고, 그 제어 전류에 따라 상기 신호의 지연 시간을 조정하는 지연 수단과, 저항치의 변화량에 따라 상기 신호의 지연 시간이 선형으로 변화되도록 상기 제어 전류를 조정하는 제어 전류 조정 수단을 구비하는 지연 회로.
(부기 2) 상기 지연 수단은 상기 제어 전류에 따라 상기 신호를 지연시키는 논리 소자에 의해 구성되는 것을 특징으로 하는 부기 1에 기재된 지연 회로.
(부기 3) 상기 제어 전류 조정 수단은 저항치를 가변하는 저항치 가변 수단과, 상기 저항치에 따른 전압치를 생성하고, 상기 제어 전류를 생성하는 제어 전류 생성 수단을 제어하는 제어 전류 제어 수단을 구비하는 것을 특징으로 하는 부기 1에 기재된 지연 회로.
(부기 4) 상기 제어 전류 조정 수단은 제1 전압을 생성하는 제1 저항치 가변 수단과, 제2 전압을 생성하는 제2 저항치 가변 수단과, 상기 제1 및 제2 전압에 따른 전압치를 생성하고, 상기 제어 전류를 생성하는 제어 전류 생성 수단을 제어하는 제어 전류 제어 수단을 구비하는 것을 특징으로 하는 부기 1에 기재된 지연 회로.
(부기 5) 상기 제1 저항치 가변 수단은 저항기와 제1 가변 저항기로 구성되고, 상기 제2 저항치 가변 수단은 상기 제1 가변 저항기와 동일한 저항치인 제2 가변 저항기로 구성되는 것을 특징으로 하는 부기 4에 기재된 지연 회로.
(부기 6) 상기 제1 저항치 가변 수단은 제1 저항기와 가변 저항기로 구성되고, 상기 제2 저항치 가변 수단은 제2 저항기로 구성되는 것을 특징으로 하는 부기 4에 기재된 지연 회로.
(부기 7) 상기 제1 가변 저항기, 제2 가변 저항기 및 가변 저항기는 N 단계로 저항치가 변화되는 것을 특징으로 하는 부기 5 또는 부기 6 중 어느 한쪽에 기재된 지연 회로.
(부기 8) 신호의 지연 시간을 조정하는 지연 회로를 이용한 반도체 장치에 있어서, 부기 1 내지 부기 7 중 어느 한쪽에 기재된 지연 회로를 포함하는 반도체 장치.
(부기 9) 제어 신호에 따른 기준 전압을 생성하는 기준 전압 생성 수단과, 입력 신호를 상기 기준 전압과 비교하여 상기 비교 결과를 나타내는 신호를 출력하는 증폭 수단을 포함하는 반도체 집적 회로로서, 상기 기준 전압 생성 수단과 상기 증폭 수단 사이에 접속되고, 상기 기준 전압 생성 수단과 상기 증폭 수단을 소정의 타이밍에 있어서 소정 기간 절단하는 스위칭 수단을 구비한 것을 특징으로 하는 반도체 집적 회로.
(부기 10) 상기 스위칭 수단은 상기 제어 신호에 동기하여 전환되는 부기 9에 기재된 반도체 집적 회로.
(부기 11) 상기 기준 전압 생성 수단과 상기 증폭 수단 사이에 있어서 상기 스위칭 수단과 병렬로 접속되고, 상기 증폭 수단에 공급되는 상기 기준 전압의 전위를 유지하는 전위 유지 수단을 더 구비하며, 상기 스위칭 수단은 상기 제어 신호의 천이시에서부터 소정 기간 오프하는 부기 9에 기재된 반도체 집적 회로.
(부기 12) 상기 전위 유지 수단은 저항으로 이루어지는 부기 11에 기재된 반도체 집적 회로.
(부기 13) 상기 증폭 수단은 상기 기준 전압 생성 수단에 의해 생성된 상기 기준 전압을 입력하는 기준 전압 입력 노드를 포함하고, 상기 기준 전압 입력 노드와 접지 노드 사이에 접속된 용량 소자를 더 구비한 부기 9에 기재된 반도체 집적 회로.
전술한 바와 같이, 본 발명에 따른 지연 회로에 의하면, 저항치의 변화량에 따라 신호의 지연 시간이 선형으로 변화되도록 제어 전류를 조정할 수 있기 때문 에, 저항치의 변화의 정밀도에 따라 신호의 지연 시간을 넓은 주파수 대역에서 고정밀도로 조정할 수 있다. 따라서, 하나의 논리 회로를 통과하는 신호의 지연 시간 이상의 정밀도를 실현할 수 있다.
또한, 본 발명에 따른 지연 회로를 반도체 장치에 적용함으로써 신호의 지연 시간을 넓은 주파수 대역에서 고정밀도로 조정할 수 있고, 신호간의 타이밍을 고정밀도로 조정할 수 있는 반도체 장치를 실현할 수 있다. 따라서, 넓은 주파수 대역에서 고정밀도로 동작하는 반도체 장치를 실현할 수 있다.
또한, 기준 전압 생성 수단과 증폭 수단 사이에 접속되고, 기준 전압 생성 수단과 증폭 수단을 소정의 타이밍에 있어서 소정 기간 절단하는 스위칭 수단을 구비한 것을 특징으로 하는 반도체 집적 회로에 따르면, 기준 전압 생성 수단에 의해 생성된 기준 전압에 생긴 노이즈가 증폭 수단으로 전달되는 것을 막을 수 있기 때문에, 반도체 집적 회로의 안정 동작을 실현할 수 있다.
여기서, 스위칭 수단이 제어 신호에 동기하여 전환되는 것으로 하면, 제어 신호의 변화에 의해 기준 전압이 변경될 때에 생기는 노이즈의 증폭 수단으로의 전달을 확실하게 막을 수 있으므로, 동작의 신뢰성을 높일 수 있다.
또한, 증폭 수단에 공급되는 기준 전압의 전위를 유지하는 전위 유지 수단을 더 구비하고, 스위칭 수단은 제어 신호의 천이시에서부터 소정 기간 오프하는 것으로 하면, 제어 신호의 변화에 의해 기준 전압이 변경될 때에 생기는 노이즈의 증폭 수단으로의 전달을 보다 확실하게 막을 수 있는 동시에 증폭 수단에 공급되는 전압을 안정화할 수 있으므로, 동작의 신뢰성을 높일 수 있다.

Claims (10)

  1. 지연 회로로서, 상기 지연 회로는,
    제어 전류에 따라 변화되는 지연 시간만큼 신호를 지연시키는 지연 수단과,
    저항치의 변화량에 따라 상기 지연 시간이 선형으로 변화되도록 상기 제어 전류를 조정하는 제어 전류 조정 회로
    를 구비하고,
    상기 제어 전류 조정 회로는,
    제1 전압을 생성하는 제1 저항치 수단과,
    제2 가변 저항기를 구비하여 제2 전압을 생성하는 제2 저항치 수단
    을 구비하며,
    상기 제어 전류 조정 회로가 상기 제2 가변 저항기의 저항치에 따라 상기 제어 전류를 제어하도록 상기 제2 가변 저항기의 저항치가 단계적으로 또는 이산적으로 변화하면서도 전체적으로는 선형으로 변화하고,
    상기 제어 전류 조정 회로는 상기 제1 전압 및 상기 제2 전압에 따라 상기 제어 전류를 제어하며,
    상기 제1 저항치 수단은 고정 저항기와 제1 가변 저항기를 구비하고,
    상기 제2 저항치 수단은 상기 제1 가변 저항기와 동일한 저항치를 갖는 상기 제2 가변 저항기를 구비하는
    것인 지연 회로.
  2. 제1항에 있어서, 상기 지연 수단은 상기 제어 전류에 따라 상기 지연 시간만큼 상기 신호를 지연시키는 논리 소자를 구비하는 것인 지연 회로.
  3. 제1항에 있어서, 상기 제1 가변 저항기와 상기 제2 가변 저항기의 각각은 이산적 저항치를 가지는 것인 지연 회로.
  4. 지연 회로로서, 상기 지연 회로는,
    제어 전류에 따라 변화되는 지연 시간만큼 신호를 지연시키는 지연 수단과,
    저항치의 변화량에 따라 상기 지연 시간이 선형으로 변화되도록 상기 제어 전류를 조정하는 제어 전류 조정 회로
    를 구비하고,
    상기 제어 전류 조정 회로는,
    제1 전압을 생성하고 제1 고정 저항기와 제1 가변 저항기를 구비하는 제1 저항치 수단과,
    제2 전압을 생성하고 제2 가변 저항기를 구비하는 제2 저항치 수단과,
    상기 제1 전압 및 상기 제2 전압에 따라 상기 제어 전류를 제어하는 제어 전류 제어 회로
    를 구비하는 지연 회로.
  5. 제4항에 있어서, 상기 제1 가변 저항기와 상기 제2 가변 저항기의 각각은 이산적 저항치를 가지는 것인 지연 회로.
  6. 반도체 장치로서, 상기 반도체 장치는,
    소정의 신호를 지연시키는 지연 회로와,
    상기 지연 회로에 의해서 지연된 소정의 신호를 이용하여 작동하는 내부 회로
    를 구비하고,
    상기 지연 회로는,
    제어 전류에 따라 변화되는 지연 시간만큼 신호를 지연시키는 지연 수단과,
    저항치의 변화량에 따라 상기 지연 시간이 선형으로 변화되도록 상기 제어 전류를 조정하는 제어 전류 조정 회로
    를 구비하고,
    상기 제어 전류 조정 회로는,
    제1 전압을 생성하는 제1 저항치 수단과,
    제2 가변 저항기를 구비하여 제2 전압을 생성하는 제2 저항치 수단
    을 구비하며,
    상기 제어 전류 조정 회로가 상기 제2 가변 저항기의 저항치에 따라 상기 제어 전류를 제어하도록 상기 제2 가변 저항기의 저항치가 단계적으로 또는 이산적으로 변화하면서도 전체적으로는 선형으로 변화하고,
    상기 제어 전류 조정 회로는 상기 제1 전압 및 상기 제2 전압에 따라 상기 제어 전류를 제어하며,
    상기 제1 저항치 수단은 고정 저항기와 제1 가변 저항기를 구비하고,
    상기 제2 저항치 수단은 상기 제1 가변 저항기와 동일한 저항치를 갖는 상기 제2 가변 저항기를 구비하는
    것인 반도체 장치.
  7. 제6항에 있어서, 상기 제1 가변 저항기와 상기 제2 가변 저항기의 각각은 이산적 저항치를 가지는 것인 반도체 장치.
  8. 제6항에 있어서, 상기 지연 수단은 상기 제어 전류에 따라 상기 지연 시간만큼 상기 신호를 지연시키는 논리 소자를 구비하는 것인 반도체 장치.
  9. 반도체 장치로서, 상기 반도체 장치는,
    소정의 신호를 지연시키는 지연 회로와,
    상기 지연 회로에 의해서 지연된 소정의 신호를 이용하여 작동하는 내부 회로
    를 구비하고,
    상기 지연 회로는,
    제어 전류에 따라 변화되는 지연 시간만큼 신호를 지연시키는 지연 수단과,
    저항치의 변화량에 따라 상기 지연 시간이 선형으로 변화되도록 상기 제어 전류를 조정하는 제어 전류 조정 회로
    를 구비하고,
    상기 제어 전류 조정 회로는,
    제1 전압을 생성하고 제1 고정 저항기와 제1 가변 저항기를 구비하는 제1 저항치 수단과,
    제2 전압을 생성하고 제2 가변 저항기를 구비하는 제2 저항치 수단과,
    상기 제1 전압 및 상기 제2 전압에 따라 상기 제어 전류를 제어하는 제어 전류 제어 회로
    를 구비하는 반도체 장치.
  10. 제9항에 있어서, 상기 소정의 신호는 외부 클록이고, 상기 내부 회로는 데이터 입출력 회로인 것인 반도체 장치.
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